KR100634438B1 - 읽기 특성을 향상시킬 수 있는 불 휘발성 메모리 장치의공통 소오스 라인 제어 스킴 - Google Patents

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Abstract

여기에 개시되는 불 휘발성 메모리 장치는 각각이 복수의 워드 라인들을 갖는 메모리 블록들을 포함한다. 메모리 블록들에 공유되도록 공통 소오스 라인이 배열되어 있다. 공통 소오스 라인에는 제 1 트랜지스터가 연결되고, 제 2 트랜지스터는 읽기 동작 동안 제 1 트랜지스터를 기준 전압에 연결한다. 읽기 동작 동안 제 1 트랜지스터의 게이트에는 전원 전압보다 높은 고전압이 인가된다.

Description

읽기 특성을 향상시킬 수 있는 불 휘발성 메모리 장치의 공통 소오스 라인 제어 스킴{COMMON SOURCE LINE CONTROL SCHEME OF NON-VOLATILE MEMORY DEVICE CAPABLE OF IMPROVING READ CHARACTERISTIC}
도 1은 종래 기술에 따른 불 휘발성 메모리 장치를 보여주는 블록도;
도 2는 도 1에 도시된 불 휘발성 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도;
도 3은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도;
도 4는 도 3에 도시된 공통 소오스 라인 구동 회로를 보여주는 회로도;
도 5는 본 발명에 따른 불 휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도; 그리고
도 6은 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 불 휘발성 메모리 장치 120 : 메모리 셀 어레이
140 : 공통 소오스 라인 구동 회로 160 : 읽기 전압 발생 회로
본 발명은 불 휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로는 읽기 특성을 향상시킬 수 있는 불 휘발성 메모리 장치의 공통 소오스 라인 제어 스킴에 관한 것이다.
반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 메모리 장치의 일예가 NAND형 플래시 메모리 장치이다. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들 (예를 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다.
NAND형 플래시 메모리 장치와 같은 불 휘발성 메모리 장치는 메모리 셀들로서 전기적으로 소거 및 프로그램 가능한 롬 셀들 (Electrically Erasable and Programmable Read-Only Memory cells)을 포함한다. 통상적으로, 메모리 셀은 셀 트랜지스터를 포함하며, 셀 트랜지스터는 제 1 도전형 (예를 들면, P형)의 반도체 기판 (또는 벌크), 서로 소정 간격 떨어진 제 2 도전형 (예를 들면, N형)의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 (source and drain regions) 사이의 채널 영역 상에 위치하며 전하들을 저장하는 부유 게이트 (floating gate), 그리고 부유 게이트 상에 위치한 제어 게이트 (control gate)를 포함한다.
전술한 구조를 갖는 메모리 셀들을 갖는 메모리 셀 어레이가 도 1에 도시되어 있다. 도 1을 참조하면, 메모리 셀 어레이 (10)는 비트 라인들에 각각 대응하는 복수 개의 셀 스트링들 (11) (또는 낸드 셀 스트링이라 불림)을 포함한다. 각 셀 스트링 (11)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터 (SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터 (GST), 그리고 선택 트랜지스터들 (GST, SST) 사이에 직렬 연결된 복수 개의 메모리 셀들 (MC0-MCm)로 구성된다. 스트링 선택 트랜지스터 (SST)는 대응하는 비트 라인에 연결된 드레인 및 스트링 선택 라인 (SSL)에 연결된 게이트를 가지며, 접지 선택 트랜지스터 (GST)는 공통 소오스 라인 (CSL)에 연결된 소오스 및 접지 선택 라인 (GSL)에 연결된 게이트를 갖는다. 그리고, 스트링 선택 트랜지스터 (SSL)의 소오스 및 접지 선택 트랜지스터 (GSL)의 드레인 사이에는 상기 메모리 셀들 (MCm-MC0)이 직렬 연결되며, 메모리 셀들 (MCm-MC0)은 대응하는 워드 라인들 (WLm-WL0)에 각각 연결된다.
도 1에 도시된 바와 같이, 비트 라인들 (BL0-BLn)은 대응하는 페이지 버퍼들 (PB0-PBn)에 각각 연결되어 있다. 잘 알려진 바와 같이, 각 페이지 버퍼는 읽기 동작시 감지 증폭기로서 그리고 쓰기 동작시 기입 드라이버로서 기능한다. 예시적인 페이지 버퍼가 U.S. Patent No. 5,936,890에 "SEMICONDUCTOR FLASH MEMORY HAVING PAGE BUFFER FOR VERIFYING PROGRAMMED MEMORY CELLS"라는 제목으로 그리고 U.S. Patent No. 6,671,204에 "NONVOLATILE MEMORY DEVICE WITH PAGE BUFFER HAVING DUAL REGISTERS AND METHODS OF USING THE SAME"라는 제목으로 각각 게재되어 있으 며, 이 출원의 레퍼런스로 포함된다.
공통 소오스 라인 (CSL)은 공통 소오스 라인 구동 회로 (common source line driving circuit) (20)에 연결되어 있다. 도 1에 도시된 공통 소오스 라인 구동 회로 (20)는 U.S. Patent No. 5,696,717의 도 3에 도시된 소거 전압 조절 수단 (10)의 일부분에 대응하는 것이다. 공통 소오스 라인 구동 회로 (20)는 공핍형 MOS 트랜지스터 (21)와 NMOS 트랜지스터 (22)를 포함한다. 트랜지스터들 (21, 22)의 채널들은 공통 소오스 라인 (CSL)과 접지 전압과 같은 기준 전압에 사이에 직렬 연결되어 있다. 공핍형 MOS 트랜지스터 (21)의 게이트에는 전원 전압 (VDD)이 인가되고, NMOS 트랜지스터 (22)의 게이트에는 제어 신호 (READ)가 인가된다. 제어 신호 (READ)는 읽기 동작시 하이로 활성화되고 나머지 동작들에서는 로우로 비활성화된다. 여기서, 읽기 동작은 일반적인 읽기 동작 뿐만 아니라 프로그램/소거 검증 읽기 동작을 포함한다. 공핍형 MOS 트랜지스터 (21)는 공통 소오스 라인 (CSL)에 고전압이 전달될 때 NMOS 트랜지스터 (22)가 파괴되는 것을 방지하기 위한 것이다.
도 1에 도시된 메모리 셀 어레이 (10)는 단지 하나의 메모리 블록을 포함한다. 하지만, 메모리 셀 어레이 (10)가 보다 많은 메모리 블록들을 포함함은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이때, 공통 소오스 라인은 메모리 블록들에 공유되지도록 메모리 셀 어레이 (10)에 배치될 것이다.
잘 알려진 바와 같이, 읽기 동작은 프리챠지 구간 (precharge interval), 발전 구간 (develop interval), 그리고 감지 구간 (sense interval)으로 구분된다. 프리챠지 구간에서는 비트 라인들 (BL0-BLn)이 대응하는 페이지 버퍼들 (PB0-PBn) 에 의해서 소정의 프리챠지 전압으로 충전된다. 발전 구간에서는 선택된 메모리 셀들의 상태들에 따라 비트 라인들의 전위가 낮아지거나 그대로 유지된다. 예를 들면, 선택된 메모리 셀이 온 셀 (또는 소거된 메모리 셀)인 경우, 페이지 버퍼를 통해 공급되는 감지 전류는 선택된 메모리 셀을 포함한 셀 스트링을 통해 공통 소오스 라인 (CSL)으로 흐른다. 이는 비트 라인의 전위가 낮아지게 한다. 이에 반해서, 선택된 메모리 셀이 오프 셀 (또는 프로그램된 메모리 셀)인 경우, 페이지 버퍼를 통해 공급되는 감지 전류는 선택된 메모리 셀 (즉, 프로그램된 메모리 셀)에 의해서 차단된다. 이는 비트 라인의 전위가 유지되게 한다. 감지 구간에서는 각 비트 라인의 전위가 대응하는 페이지 버퍼에 의해서 감지된다. 읽기 동작시, 도 2에 도시된 바와 같이, 제어 신호 (READ)는 하이로 활성화된다. 이는 읽기 동작시 셀 스트링들을 통해 공통 소오스 라인 (CSL)으로 흐르는 전류가 공통 소오스 라인 구동 회로 (20)에 의해서 방전되게 한다.
읽기 동작시, 도 2에 도시된 바와 같이, 제어 신호 (READ)가 하이로 활성화되어 NMOS 트랜지스터 (22)를 통해 공통 소오스 라인 (CSL)의 전류가 방전된다. 잘 알려진 바와 같이, 공핍형 MOS 트랜지스터 (21)의 전류 구동 능력은 동일한 전압 조건에서 NMOS 트랜지스터의 그것보다 떨어진다. 그러한 이유때문에, 도 1에 도시된 공통 소오스 라인 구동 회로 (20)의 경우, 공통 소오스 라인 (CSL)의 전류 방전은 NMOS 트랜지스터 (22)가 아니라 게이트가 전원 전압 (VDD)에 연결된 공핍형 MOS 트랜지스터 (21)에 의해서 제한된다. 발전 구간 동안 많은 양의 전류가 동시에 공통 소오스 라인 (CSL)으로 흐를 때, 도 2에 도시된 바와 같이, 공통 소오스 라인 (CSL)의 전위가 접지 전압으로 유지되지 못한다. 이는 전류 구동 능력 뿐만 아니라 메모리 셀 어레이 전체에 배열된 공통 소오스 라인 (CSL)의 RC 로딩에 기인한다.
만약 읽기 동작의 발전 구간 동안 공통 소오스 라인 (CSL)으로 흐르는 전류가 충분히 구동 회로 (20)를 통해 방전되지 않으면, 선택된 메모리 셀의 상태를 판별하는 것이 어렵다. 이는 선택된 메모리 셀의 프로그램/소거 상태를 감지하는 데 필요한 시간이 증가될 수 있음을 의미한다. 또한, 최악의 경우, 온 셀이 오프 셀로서 감지될 수 있다. 결과적으로, 읽기 특성이 나빠진다.
본 발명의 목적은 읽기 특성을 향상시킬 수 있는 불 휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 읽기 동작시 향상된 전류 구동 능력을 갖는 공통 소오스 라인 구동 회로를 포함하는 불 휘발성 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 각각이 복수의 워드 라인들을 갖는 메모리 블록들을 포함하는 불 휘발성 메모리 장치는 상기 메모리 블록들에 공유되도록 배열된 공통 소오스 라인과; 상기 공통 소오스 라인에 연결된 제 1 트랜지스터와; 그리고 읽기 동작 동안 상기 제 1 트랜지스터를 기준 전압에 연결하는 제 2 트랜지스터를 포함하며, 상기 읽기 동작 동안 상기 제 1 트랜지스터의 게이트에는 전원 전압보다 높은 고전압이 인가된다.
이 실시예에 있어서, 상기 고전압은 상기 읽기 동작 동안 메모리 블록의 비 선택된 워드 라인들로 공급되는 읽기 전압이다.
이 실시예에 있어서, 상기 제 1 트랜지스터는 공핍형 MOS 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS 트랜지스터이다.
이 실시예에 있어서, 상기 제 1 트랜지스터의 게이트는 프로그램 동작 동안 상기 전원 전압을 공급받고 소거 동작 동안 상기 기준 전압으로서 접지 전압을 공급받는다.
본 발명의 다른 특징에 따르면, 불 휘발성 메모리 장치는 메모리 블록들과; 상기 메모리 블록들에 의해서 공유되도록 배열된 공통 소오스 라인과; 그리고 상기 공통 소오스 라인을 구동하는 공통 소오스 라인 구동 회로를 포함한다. 상기 공통 소오스 라인 구동 회로는 동작 모드에 따라 가변되는 전압을 갖는 제어 신호를 발생하는 신호 발생기와; 상기 제어 신호에 의해서 제어되며, 상기 공통 소오스 라인에 연결된 공핍형 MOS 트랜지스터와; 그리고 읽기 동작 동안 상기 공핍형 MOS 트랜지스터를 기준 전압에 연결하는 NMOS 트랜지스터를 포함하며, 상기 제어 신호는 상기 읽기 동작 동안 전원 전압보다 높은 고전압을 갖는다.
이 실시예에 있어서, 상기 고전압은 상기 읽기 동작 동안 메모리 블록의 비선택된 워드 라인들로 공급되는 읽기 전압이다.
이 실시예에 있어서, 상기 메모리 블록들 각각은 낸드 셀 스트링들을 포함한다.
이 실시예에 있어서, 상기 제어 신호는 프로그램 동작 동안 전원 전압을 그리고 소거 동작 동안 상기 기준 전압으로서 접지 전압을 갖는다.
본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 메모리 블록들과; 상기 메모리 블록들에 의해서 공유되도록 배열된 공통 소오스 라인과; 그리고 상기 공통 소오스 라인을 구동하는 공통 소오스 라인 구동 회로를 포함한다. 상기 공통 소오스 라인 구동 회로는 동작 모드에 따라 가변되는 전압을 갖는 제어 신호를 발생하는 신호 발생기와; 프로그램 동작 동안 내부 노드를 전원 전압에 연결하는 제 1 트랜지스터와; 읽기 동작 동안 상기 내부 노드를 접지 전압에 연결하는 제 2 트랜지스터와; 상기 제어 신호에 의해서 제어되며, 상기 내부 노드와 상기 공통 소오스 라인 사이에 연결된 제 1 공핍형 MOS 트랜지스터와; 상기 공통 소오스 라인에 연결된 일단을 갖는 저항기와; 상기 저항기의 타단에 연결된 드레인과 상기 전원 전압에 연결된 게이틀 갖는 제 2 공핍형 MOS 트랜지스터와; 그리고 소거 동작 동안 상기 제 2 공핍형 MOS 트랜지스터의 소오스를 상기 접지 전압에 연결하는 제 3 트랜지스터를 포함하며, 상기 제어 신호는 상기 읽기 동작 동안 상기 전원 전압보다 높은 고전압, 상기 프로그램 동작 동안 상기 전원 전압, 그리고 상기 소거 동작 동안 상기 접지 전압을 갖는다.
이 실시예에 있어서, 상기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 및 제 3 트랜지스터들은 NMOS 트랜지스터들이다.
이 실시예에 있어서, 상기 신호 발생기는 상기 프로그램 동작 동안 상기 전원 전압을 상기 제어 신호의 라인으로 전달하는 PMOS 트랜지스터와; 상기 소거 동작 동안 상기 제어 신호의 라인을 상기 접지 전압에 연결하는 NMOS 트랜지스터와; 그리고 상기 읽기 동작 동안 상기 제어 신호의 라인으로 상기 고전압을 공급하는 스위치 펌프를 포함한다.
이 실시예에 있어서, 상기 고전압은 상기 읽기 동작 동안 메모리 블록의 비선택된 워드 라인들로 공급되는 읽기 전압이다.
본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 메모리 블록들과; 상기 메모리 블록들에 의해서 공유되도록 배열된 공통 소오스 라인과; 읽기 동작 동안 상기 메모리 블록들에 인가될 읽기 전압을 발생하는 읽기 전압 발생 회로와; 그리고 상기 읽기 전압을 공급받고, 상기 공통 소오스 라인을 구동하는 공통 소오스 라인 구동 회로를 포함하며, 상기 공통 소오스 라인 구동 회로는 동작 모드에 따라 가변되는 전압을 갖는 제어 신호를 발생하는 신호 발생기와; 상기 제어 신호에 의해서 제어되며, 상기 공통 소오스 라인에 연결된 공핍형 MOS 트랜지스터와; 그리고 상기 읽기 동작 동안 상기 공핍형 MOS 트랜지스터를 기준 전압에 연결하는 NMOS 트랜지스터를 포함하며, 상기 제어 신호는 상기 읽기 동작 동안 전원 전압보다 높은 상기 읽기 전압을 갖는다.
이 실시예에 있어서, 상기 메모리 블록들 각각은 낸드 셀 스트링들을 포함한다.
이 실시예에 있어서, 상기 제어 신호는 프로그램 동작 동안 상기 전원 전압을 그리고 소거 동작 동안 상기 기준 전압으로서 접지 전압을 갖는다.
이 실시예에 있어서, 상기 신호 발생기는 프로그램 동작 동안 상기 전원 전압을 상기 제어 신호의 라인으로 전달하는 PMOS 트랜지스터와; 소거 동작 동안 상기 제어 신호의 라인을 상기 기준 전압으로서 접지 전압에 연결하는 NMOS 트랜지스 터와; 그리고 상기 읽기 동작 동안 상기 제어 신호의 라인으로 상기 읽기 전압을 공급하는 스위치 펌프를 포함한다.
이하 본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 3은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 불 휘발성 메모리 장치는 NAND형 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, FRAM, NOR형 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 3을 참조하면, 본 발명에 따른 불 휘발성 메모리 장치 (100)는 메모리 셀 어레이 (120)를 포함하며, 메모리 셀 어레이 (120)는 복수 개의 메모리 블록들 (MB0-MBi)을 갖는다. 메모리 블록들 (MB0-MBi) 각각은 도 1에 도시된 것과 실질적으로 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략된다. 메모리 셀 어레이 (120)에는 메모리 블록들 (MB0-MBi)에 의해서 공유되도록 공통 소오스 라인 (CSL)이 배열되어 있다. 공통 소오스 라인 (CSL)에는 공통 소오스 라인 구동 회로 (140)가 연결되어 있고, 읽기 전압 발생 회로 (160)는 읽기 동작시 임의의 메모리 블록의 비선택된 워드 라인들로 공급될 전압 (Vread) (이하, 읽기 전압이라 칭함)을 발생한다. 공통 소오스 라인 구동 회로 (140)는 읽기 동작시 읽기 전압 발생 회로 (160)로부터의 읽기 전압에 응답하여 공통 소오스 라인 (CSL)으로 전달되는 전류를 방전한다. 읽기 전압 (Vread)은, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 프로그램된 메모리 셀이 충분히 턴 온되도록 전원 전압 (VDD)보다 높게 설정된다.
도 4는 도 3에 도시된 공통 소오스 라인 구동 회로를 보여주는 회로도이다. 도 4를 참조하면, 본 발명에 따른 공통 소오스 라인 구동 회로 (140)는 구동기 (142) 및 제어 신호 발생기 (144)를 포함한다. 구동기 (142)는 PMOS 트랜지스터 (201), NMOS 트랜지스터들 (202, 206), 저항기 (204), 그리고 공핍형 MOS 트랜지스터들 (203, 205, 210)을 포함한다. PMOS 트랜지스터 (201)는 전원 전압 (VDD)에 연결된 소오스, 공핍형 MOS 트랜지스터 (210)를 통해 N1 노드에 연결된 드레인, 그리고 제어 신호 (/PGM)를 받아들이도록 연결된 게이트를 갖는다. 공핍형 MOS 트랜지스터 (210)의 게이트는 접지 전압에 연결되어 있다. NMOS 트랜지스터 (202)는 N1 노드에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제어 신호 (READ)를 받아들이도록 연결된 게이트를 갖는다. 공핍형 MOS 트랜지스터 (203)는 N1 노드와 공통 소오스 라인 (CSL) 사이에 연결되며, 신호 발생기 (144)로부터의 제어 신호 (DEP_CNT)에 의해서 제어된다. 저항기 (204)와 트랜지스터들 (205, 206)은 공통 소오스 라인 (CSL)과 접지 전압 사이에 직렬 연결되어 있다. 공핍형 MOS 트랜지스터 (205)의 게이트는 전원 전압 (VDD)에 연결되고, NMOS 트랜지스터 (206)의 게이트는 제어 신호 (ERASE)를 받아들이도록 연결되어 있다. NMOS 트랜지스터 (206)는 고전압에 견딜 수 있는 이 분야에 잘 알려진 고전압 트랜지스터이다.
계속해서 도 4를 참조하면, 신호 발생기 (144)는 PMOS 트랜지스터 (207), NMOS 트랜지스터 (208), 그리고 스위치 펌프 (209)를 포함한다. PMOS 트랜지스터 (207)는 전원 전압 (VDD)에 연결된 소오스, 제어 신호 (DEP_CNT)를 출력하기 위한 N2 노드에 연결된 드레인, 그리고 제어 신호 (/PGM)를 받아들이도록 연결된 게이트를 갖는다. NMOS 트랜지스터 (208)는 N2 노드에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제어 신호 (ERASE)를 받아들이도록 연결된 게이트를 갖는다. 스위치 펌프 (209)는 제어 신호 (READ)에 응답하여 N2 노드로 읽기 전압 (Vread)을 공급한다. 이러한 회로 구성에 따르면, 제어 신호 (DEP_CNT)의 전압 레벨은 동작 모드에 따라 상이하게 설정된다.
예시적인 스위치 펌프는 U.S. Patent No. 6,044,017에 "FLASH MEMORY DEVICE"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
도 5는 본 발명에 따른 불 휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 5에서, 제어 신호 (READ)는 읽기 동작을 나타내는 플래그 신호이고, 제어 신호 (/PGM)는 프로그램 동작을 나타내는 플래그 신호이며, 제어 신호 (ERASE)는 소거 동작을 나타내는 플래그 신호이다. 제어 신호들 (READ, ERASE, /PGM)은, 입력 명령에 따라, 불 휘발성 메모리 장치에 제공되는 제어 로직 (미도시됨)에 의해서 생성될 수 있다. 이하, 본 발명에 따른 불 휘발성 메모리 장치의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
읽기 동작이 시작되면, 읽기 전압 발생 회로 (160)는 읽기 전압 (Vread)을 발생하며, 읽기 전압 (Vread)은 임의의 메모리 블록의 비선택된 워드 라인들로 공급될 것이다. 읽기 동작의 프리챠지 구간에서는 비트 라인들 (BL0-BLn)이 대응하는 페이지 버퍼들 (PB0-PBn)에 의해서 각각 소정의 프리챠지 전압으로 충전된다. 발전 구간에서는 비트 라인들 (BL0-BLn)로 대응하는 페이지 버퍼들 (PB0-PBn)로부터 감지 전류가 공급되며, 감지 구간에서는 비트 라인들 (BL0-BLn) 각각의 전위가 대응하는 페이지 버퍼에 의해서 감지될 것이다. 일련의 구간들에서 공통 소오스 라인 (CSL)으로 흐르는 전류는 공통 소오스 라인 구동 회로 (140)를 통해 방전된다. 공통 소오스 라인 구동 회로 (140)의 방전 동작을 구체적으로 설명하면 다음과 같다.
읽기 동작 동안, 도 5에 도시된 바와 같이, 제어 신호 (READ)는 하이로 활성화되고 제어 신호들 (/PGM, ERASE)은 하이와 로우로 각각 비활성화된다. 제어 신호들 (/PGM, ERASE)이 비활성화됨에 따라, 신호 발생기 (144)의 PMOS 및 NMOS 트랜지스터들 (207, 208)은 턴 오프된다. 또한, 구동기 (142)의 PMOS 트랜지스터 (201)는 제어 신호 (/PGM)에 의해서 턴 오프되고, NMOS 트랜지스터 (206)는 제어 신호 (ERASE)에 의해서 턴 오프된다. 제어 신호 (READ)가 하이로 활성화됨에 따라, 스위치 펌프 (209)는 N2 노드로 읽기 전압 (Vread)을 전달한다. 즉, 제어 신호 (DEP_CNT)는 읽기 동작시 읽기 전압 (Vread)을 갖는다. 읽기 전압 (Vread)을 갖는 제어 신호 (DEP_CNT)는 구동기 (142)의 공핍형 MOS 트랜지스터 (203)의 게이트에 인가된다. 이와 동시에, 구동기 (142)의 NMOS 트랜지스터 (202)는 제어 신호 (READ)에 의해서 턴 온된다. 읽기 동작 동안 공핍형 MOS 트랜지스터 (203)의 게이트에 전원 전압 (VDD)보다 높은 읽기 전압 (Vread)이 공급됨에 따라, 공핍형 MOS 트랜지스터 (203)의 전류 구동 능력이 도 1에 도시된 것과 비교하여 볼 때 향상될 수 있다. 즉, 읽기 동작의 발전 구간에서 공통 소오스 라인 (CSL)으로 전달된 전류가 본 발명의 구동 회로 (140)를 통해 원활히 방전되며, 그 결과 공통 소오스 라인 (CSL)은 접지 전압으로 유지된다. 따라서, 도 5에 도시된 바와 같이, 읽기 동작 동안 공통 소오스 라인 (CSL)이 접지 전압으로 유지됨에 따라, 읽기 특성이 향상될 수 있다.
프로그램 동작 동안, 도 5에 도시된 바와 같이, 제어 신호 (/PGM)는 로우로 활성화되고 제어 신호들 (READ, ERASE)은 로우로 각각 비활성화된다. 제어 신호들 (READ, ERASE)이 비활성화됨에 따라, 신호 발생기 (144)의 NMOS 트랜지스터 (208) 및 스위치 펌프 (209)는 오프된다. 또한, 구동기 (142)의 NMOS 트랜지스터들 (202, 206) 역시 제어 신호들 (READ, ERASE)에 의해서 각각 턴 오프된다. 제어 신호 (/PGM)가 로우로 활성화됨에 따라, 제어 신호 (DEP_CNT)는 전원 전압 (VDD)을 갖는다. 전원 전압 (VDD)을 갖는 제어 신호 (DEP_CNT)는 구동기 (142)의 공핍형 MOS 트랜지스터 (203)의 게이트에 인가된다. 이와 동시에, 구동기 (142)의 PMOS 트랜지스터 (201)는 제어 신호 (/PGM)에 의해서 턴 온된다. 따라서, 프로그램 동작 동안 공핍형 MOS 트랜지스터 (203)의 게이트에는 전원 전압 (VDD)이 공급되고, 도 5에 도시된 바와 같이, 공통 소오스 라인 (CSL)은 소정 전압 (Vx) (Vx는 전원 전압보다 낮은 전압임)으로 구동된다.
소거 동작 동안, 도 5에 도시된 바와 같이, 제어 신호 (ERASE)는 하이로 활성화되고 제어 신호들 (READ, /PGM)은 로우 및 하이로 각각 비활성화된다. 제어 신호들 (READ, /PGM)이 비활성화됨에 따라, 신호 발생기 (144)의 PMOS 트랜지스터 (207) 및 스위치 펌프 (209)는 오프된다. 또한, 구동기 (142)의 PMOS 및 NMOS 트랜지스터들 (201, 202) 역시 제어 신호들 (/PGM, READ)에 의해서 각각 턴 오프된다. 제어 신호 (ERASE)가 하이로 활성화됨에 따라, 제어 신호 (DEP_CNT)는 접지 전압을 갖는다. 접지 전압을 갖는 제어 신호 (DEP_CNT)는 구동기 (142)의 공핍형 MOS 트랜지스터 (203)의 게이트에 인가된다. 이와 동시에, 구동기 (142)의 NMOS 트랜지스터 (206)는 제어 신호 (ERASE)에 의해서 턴 온된다. 소거 동작 동안 공핍형 MOS 트랜지스터 (203)의 게이트에는 접지 전압이 공급된다. 소거 동작시 공통 소오스 라인 (CSL)은 플로팅된다.
도 3에는 단지 하나의 공통 소오스 라인 구동 회로 (140)이 배치되어 있다. 하지만, 본 발명에 따른 공통 소오스 라인 구동 회로 (140)가 적어도 2개 이상 메모리 장치에 제공될 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 공통 소오스 라인 (CSL)에 연결된 4개의 공통 소오스 라인 구동 회로들 (140a, 140b, 140c, 140d)이 메모리 장치에 제공될 수 있다. 또한, 보다 많은 공통 소오스 라인 구동 회로들이 메모리 장치에 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 읽기 동작시 공통 소오스 라인 (CSL)에 연결되는 공핍형 MOS 트랜지스터의 게이트로 전원 전압보다 높은 읽기 전압을 공급함으로써 공통 소오스 라인 (CSL)을 접지 전압으로 유지하는 것이 가능하다. 결과적으로, 읽기 특성 을 향상시킬 수 있다.

Claims (17)

  1. 각각이 복수의 워드 라인들을 갖고 낸드 셀 스트링들을 포함한 메모리 블록들을 포함하는 불 휘발성 메모리 장치에 있어서:
    상기 메모리 블록들에 공유되도록 배열된 공통 소오스 라인과;
    상기 공통 소오스 라인에 연결된 제 1 트랜지스터와; 그리고
    읽기 동작 동안 상기 제 1 트랜지스터를 기준 전압에 연결하는 제 2 트랜지스터를 포함하며, 상기 읽기 동작 동안 상기 제 1 트랜지스터의 게이트에는 전원 전압보다 높은 고전압이 인가되는 것을 특징으로 하는 불 휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 고전압은 상기 읽기 동작 동안 메모리 블록의 비선택된 워드 라인들로 공급되는 읽기 전압인 것을 특징으로 하는 불 휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 공핍형 MOS 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 불 휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 게이트는 프로그램 동작 동안 상기 전원 전압을 공 급받고 소거 동작 동안 상기 기준 전압으로서 접지 전압을 공급받는 것을 특징으로 하는 불 휘발성 메모리 장치.
  5. 각각이 낸드 셀 스트링들을 포함한 메모리 블록들과;
    상기 메모리 블록들에 의해서 공유되도록 배열된 공통 소오스 라인과; 그리고
    상기 공통 소오스 라인을 구동하는 공통 소오스 라인 구동 회로를 포함하며,
    상기 공통 소오스 라인 구동 회로는
    동작 모드에 따라 가변되는 전압을 갖는 제어 신호를 발생하는 신호 발생기와;
    상기 제어 신호에 의해서 제어되며, 상기 공통 소오스 라인에 연결된 공핍형 MOS 트랜지스터와; 그리고
    읽기 동작 동안 상기 공핍형 MOS 트랜지스터를 기준 전압에 연결하는 NMOS 트랜지스터를 포함하며, 상기 제어 신호는 상기 읽기 동작 동안 전원 전압보다 높은 고전압을 갖는 불 휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 고전압은 상기 읽기 동작 동안 메모리 블록의 비선택된 워드 라인들로 공급되는 읽기 전압인 불 휘발성 메모리 장치.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 제어 신호는 프로그램 동작 동안 전원 전압을 그리고 소거 동작 동안 상기 기준 전압으로서 접지 전압을 갖는 불 휘발성 메모리 장치.
  9. 각각이 낸드 셀 스트링들을 포함한 메모리 블록들과; 상기 메모리 블록들에 의해서 공유되도록 배열된 공통 소오스 라인과; 그리고 상기 공통 소오스 라인을 구동하는 공통 소오스 라인 구동 회로를 포함하는 불 휘발성 메모리 장치에 있어서:
    상기 공통 소오스 라인 구동 회로는
    동작 모드에 따라 가변되는 전압을 갖는 제어 신호를 발생하는 신호 발생기와;
    프로그램 동작 동안 내부 노드를 전원 전압에 연결하는 제 1 트랜지스터와;
    읽기 동작 동안 상기 내부 노드를 접지 전압에 연결하는 제 2 트랜지스터와;
    상기 제어 신호에 의해서 제어되며, 상기 내부 노드와 상기 공통 소오스 라인 사이에 연결된 제 1 공핍형 MOS 트랜지스터와;
    상기 공통 소오스 라인에 연결된 일단을 갖는 저항기와;
    상기 저항기의 타단에 연결된 드레인과 상기 전원 전압에 연결된 게이틀 갖는 제 2 공핍형 MOS 트랜지스터와; 그리고
    소거 동작 동안 상기 제 2 공핍형 MOS 트랜지스터의 소오스를 상기 접지 전압에 연결하는 제 3 트랜지스터를 포함하며,
    상기 제어 신호는 상기 읽기 동작 동안 상기 전원 전압보다 높은 고전압, 상기 프로그램 동작 동안 상기 전원 전압, 그리고 상기 소거 동작 동안 상기 접지 전압을 갖는 것을 특징으로 하는 불 휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 및 제 3 트랜지스터들은 NMOS 트랜지스터들인 것을 특징으로 하는 불 휘발성 메모리 장치.
  11. 제 9 항에 있어서,
    상기 신호 발생기는
    상기 프로그램 동작 동안 상기 전원 전압을 상기 제어 신호의 라인으로 전달하는 PMOS 트랜지스터와;
    상기 소거 동작 동안 상기 제어 신호의 라인을 상기 접지 전압에 연결하는 NMOS 트랜지스터와; 그리고
    상기 읽기 동작 동안 상기 제어 신호의 라인으로 상기 고전압을 공급하는 스위치 펌프를 포함하는 것을 특징으로 하는 불 휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 고전압은 상기 읽기 동작 동안 메모리 블록의 비선택된 워드 라인들로 공급되는 읽기 전압인 것을 특징으로 하는 불 휘발성 메모리 장치.
  13. 제 9 항에 있어서,
    상기 제 1 트랜지스터와 상기 내부 노드 사이에 연결되는 제 3 공핍형 MOS 트랜지스터를 더 포함하며, 상기 제 3 공핍형 MOS 트랜지스터의 게이트는 접지되는 것을 특징으로 하는 불 휘발성 메모리 장치.
  14. 각각이 낸드 셀 스트링들을 포함한 메모리 블록들과;
    상기 메모리 블록들에 의해서 공유되도록 배열된 공통 소오스 라인과;
    읽기 동작 동안 상기 메모리 블록들에 인가될 읽기 전압을 발생하는 읽기 전압 발생 회로와; 그리고
    상기 읽기 전압을 공급받고, 상기 공통 소오스 라인을 구동하는 공통 소오스 라인 구동 회로를 포함하며,
    상기 공통 소오스 라인 구동 회로는
    동작 모드에 따라 가변되는 전압을 갖는 제어 신호를 발생하는 신호 발생기와;
    상기 제어 신호에 의해서 제어되며, 상기 공통 소오스 라인에 연결된 공핍형 MOS 트랜지스터와; 그리고
    상기 읽기 동작 동안 상기 공핍형 MOS 트랜지스터를 기준 전압에 연결하는 NMOS 트랜지스터를 포함하며, 상기 제어 신호는 상기 읽기 동작 동안 전원 전압보다 높은 상기 읽기 전압을 갖는 불 휘발성 메모리 장치.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 제어 신호는 프로그램 동작 동안 상기 전원 전압을 그리고 소거 동작 동안 상기 기준 전압으로서 접지 전압을 갖는 불 휘발성 메모리 장치.
  17. 제 14 항에 있어서,
    상기 신호 발생기는
    프로그램 동작 동안 상기 전원 전압을 상기 제어 신호의 라인으로 전달하는 PMOS 트랜지스터와;
    소거 동작 동안 상기 제어 신호의 라인을 상기 기준 전압으로서 접지 전압에 연결하는 NMOS 트랜지스터와; 그리고
    상기 읽기 동작 동안 상기 제어 신호의 라인으로 상기 읽기 전압을 공급하는 스위치 펌프를 포함하는 불 휘발성 메모리 장치.
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