JP5154747B2 - 読み取り特性を向上させることができる不揮発性メモリ装置の共通ソースライン制御スキーム - Google Patents
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Description
120 メモリセルアレイ
140 共通ソースライン駆動回路
160 読み取り電圧発生回路
Claims (12)
- 各々が複数のワードラインを有するメモリブロックを含む不揮発性メモリ装置において、
前記メモリブロックに共有されるように配列された共通ソースラインと、
前記共通ソースラインに連結された第1トランジスタと、
読み取り動作の間、前記第1トランジスタを基準電圧に連結する第2トランジスタと、
プログラム動作の間、前記第1トランジスタを電源電圧より第4のトランジスタの閾値分低い低電圧に連結する第3トランジスタと
を含み、
前記読み取り動作の間前記第1トランジスタのゲートには電源電圧より高い高電圧が印加され、
前記プログラム動作の間前記第1トランジスタのゲートには電源電圧が印加され、
前記高電圧は前記メモリブロックのワードラインに供給される読み取り電圧であり、
前記高電圧は前記読み取り動作の間メモリブロックの非選択されたワードラインに供給される読み取り電圧であり、
前記メモリブロックの各々はNANDセルストリングを含むことを特徴とする不揮発性メモリ装置。 - 前記第1トランジスタは空乏型MOSトランジスタであり、前記第2トランジスタはNMOSトランジスタであることを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記第1トランジスタのゲートはプログラム動作の間前記電源電圧が供給され、消去動作の間前記基準電圧として接地電圧が供給されることを特徴とする請求項1に記載の不揮発性メモリ装置。
- メモリブロックと、
前記メモリブロックによって共有されるように配列された共通ソースラインと、
前記共通ソースラインを駆動する共通ソースライン駆動回路と
を含み、
前記共通ソースライン駆動回路は
動作モードに従って可変される電圧を有する制御信号を発生する信号発生器と、
前記制御信号によって制御され、前記共通ソースラインに連結された空乏型MOSトランジスタと、
読み取り動作の間前記空乏型MOSトランジスタを基準電圧に連結するNMOSトランジスタと
プログラム動作の間前記空乏型MOSトランジスタを電源電圧より第4のトランジスタの閾値分低い低電圧に連結するPMOSトランジスタと
を含み、
前記制御信号は前記読み取り動作の間電源電圧より高い高電圧、前記プログラム動作の間前記電源電圧を有し、
前記高電圧は前記メモリブロックのワードラインに供給される読み取り電圧であり、
前記高電圧は前記読み取り動作の間メモリブロックの非選択されたワードラインに供給される読み取り電圧であり、
前記メモリブロックの各々はNANDセルストリングを含むことを特徴とする不揮発性メモリ装置。 - 前記制御信号はプログラム動作の間電源電圧を、そして消去動作の間前記基準電圧として接地電圧を有することを特徴とする請求項4に記載の不揮発性メモリ装置。
- メモリブロックと、前記メモリブロックによって共有されるように配列された共通ソースラインと、前記共通ソースラインを駆動する共通ソースライン駆動回路とを含む不揮発性メモリ装置において、
前記共通ソースライン駆動回路は、
動作モードに従って可変される電圧を有する制御信号を発生する信号発生器と、
プログラム動作の間内部ノードを電源電圧より第4のトランジスタの閾値分低い低電圧に連結する第1トランジスタと、
読み取り動作の間前記内部ノードを接地電圧に連結する第2トランジスタと、
前記制御信号によって制御され、前記内部ノードと前記共通ソースラインとの間に連結された第1空乏型MOSトランジスタと、
前記共通ソースラインに連結された一端を有する抵抗器と、
前記抵抗器の他端に連結されたドレインと前記電源電圧に連結されたゲートを有する第2空乏型MOSトランジスタと、
消去動作の間前記第2空乏型MOSトランジスタのソースを前記接地電圧に連結する第3トランジスタと
を含み、
前記制御信号は前記読み取り動作の間前記電源電圧より高い高電圧、前記プログラム動作の間前記電源電圧、そして前記消去動作の間前記接地電圧を有し、
前記高電圧は前記メモリブロックのワードラインに供給される読み取り電圧であり、
前記高電圧は前記読み取り動作の間メモリブロックの非選択されたワードラインに供給される読み取り電圧であり、
前記メモリブロックの各々はNANDセルストリングを含むことを特徴とする不揮発性メモリ装置。 - 前記第1トランジスタはPMOSトランジスタであり、前記第2及び第3トランジスタはNMOSトランジスタであることを特徴とする請求項6に記載の不揮発性メモリ装置。
- 前記信号発生器は
前記プログラム動作の間前記電源電圧を前記制御信号のラインに伝達するPMOSトランジスタと、
前記消去動作の間前記制御信号のラインを前記接地電圧に連結するNMOSトランジスタと、
前記読み取り動作の間前記制御信号のラインに前記高電圧を供給するスイッチポンプとを含むことを特徴とする請求項6に記載の不揮発性メモリ装置。 - 前記第1トランジスタと前記内部ノードとの間に連結される第3空乏型MOSトランジスタをさらに含み、
前記第3空乏型MOSトランジスタのゲートは接地されることを特徴とする請求項6に記載の不揮発性メモリ装置。 - メモリブロックと、
前記メモリブロックによって共有されるように配列された共通ソースラインと、
読み取り動作の間前記メモリブロックに印加される読み取り電圧を発生する読み取り電圧発生回路と、
前記読み取り電圧が供給され、前記共通ソースラインを駆動する共通ソースライン駆動回路と
を含み、
前記共通ソースライン駆動回路は
動作モードに従って可変される電圧を有する制御信号を発生する信号発生器と、
前記制御信号によって制御され、前記共通ソースラインに連結された空乏型MOSトランジスタと、
前記読み取り動作の間前記空乏型MOSトランジスタを基準電圧に連結するNMOSトランジスタと
プログラム動作の間前記空乏型MOSトランジスタを電源電圧より第4のトランジスタの閾値分低い低電圧に連結するPMOSトランジスタと
を含み、
前記制御信号は前記読み取り動作の間電源電圧より高い電圧、前記プログラム動作の間前記電源電圧を有し、
前記高電圧は前記メモリブロックのワードラインに供給される読み取り電圧であり、
前記高電圧は前記読み取り動作の間メモリブロックの非選択されたワードラインに供給される読み取り電圧であり、
前記メモリブロックの各々はNANDセルストリングを含むことを特徴とする不揮発性メモリ装置。 - 前記制御信号はプログラム動作の間前記電源電圧を、そして消去動作の間前記基準電圧として接地電圧を有することを特徴とする請求項10に記載の不揮発性メモリ装置。
- 前記信号発生器は
プログラム動作の間前記電源電圧を前記制御信号のラインに伝達するPMOSトランジスタと、
消去動作の間前記制御信号のラインを前記基準電圧として接地電圧に連結するNMOSトランジスタと、
前記読み取り動作の間前記制御信号のラインに前記読み取り電圧を供給するスイッチポンプとを含むことを特徴とする請求項10に記載の不揮発性メモリ装置。
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