KR20060060386A - 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 소거검증 방법 - Google Patents

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Abstract

본 발명은 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 소거 검증 방법에 관한 것으로, 듀얼 레지스터 구조의 페이지 버퍼에서 센싱 노드의 전위에 따라 구동되는 NMOS 트랜지스터와 메인 래치 신호에 따라 구동되는 NMOS 트랜지스터 사이에 센싱 노드의 전위에 따라 구동되는 NMOS 트랜지스터를 추가하고, 센싱 노드의 전위에 따라 구동되는 NMOS 트랜지스터들 사이의 전위를 소거 검증 신호로 추출함으로써 메인 래치의 출력 신호를 반전시켜 소거 검증 신호를 생성하는 종래에 비해 소거 검증 시간을 줄일 수 있고, 소거 검증에 필요한 회로수를 줄일 수 있는 페이지 버퍼 및 이를 이용한 소거 검증 방법이 제시된다.
페이지 버퍼, 소거 검증. 검증 시간

Description

페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 소거 검증 방법{Page buffer and method of erase varify of flash memory device using thereof}
도 1은 본 발명의 일 실시 예에 따른 페이지 버퍼의 구성도.
도 2는 본 발명의 일 실시 예에 따른 소거 검증 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 셀 어레이 200 : 비트라인 선택부
110 : 메인 래치 120 : 캐쉬 래치
본 발명은 NAND형 플래쉬 메모리 소자에 관한 것으로, 특히 메인 래치의 입력 단자의 전위에 따라 소거 검증 신호를 생성함으로써 검증 시간을 줄일 수 있는 페이지 버퍼 및 이를 이용한 소거 검증 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발이 진행되고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자가 개발되었다. NAND형 플래쉬 메모리 소자는 NOR형 플래쉬 메모리 소자와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 NAND형 플래쉬 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어함으로써 이루어진다.
NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하거나 저장된 정보를 독출하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공하거나 메모리 셀들의 데이터를 저장한 후 출력하는 기능을 한다. 통상 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되는 것이 보 편적이었으나, 최근 NAND형 플래쉬 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register)로 구성하고 있다.
듀얼 레지스터 구조의 페이지 버퍼를 갖는 NAND형 플래쉬 메모리 소자의 동작중 소거를 실시한 후 소거 검증을 실시하기 위해 워드라인에 0V의 전압을 인가하고, 어드레스에 의해 선택되지 않은 이븐 비트라인 또는 오드 비트라인에 0V를 가하게 되어 있다. 소거 검증을 위해 선택된 비트라인은 일반적인 독출 동작과 마찬가지로 프리차지(precharge), 이밸류에이션(evaluation), 센싱(sensing)의 세 단계를 거쳐 소거 검증을 실시하게 된다.
한편, NAND형 플래쉬 메모리 소자는 페이지 단위로 프로그램을 실시하고, 블럭 단위로 소거를 실시하기 때문에 프로그램 검증 동작은 한 페이지를 동시에 실시하지만, 소거 검증 동작은 한 페이지를 검증함으로써 한 블럭을 검증하는 것과 동일한 효과를 갖게 된다. 그런데, 프로그램 검증 및 소거 검증은 메인 래치의 출력 단자의 전위에 따라 출력되는 신호를 검출하여 실시한다. 그러나, 프로그램 검증에 따른 신호와 소거 검증에 따른 신호의 레벨은 서로 반대이기 때문에 소거 검증을 위해서는 출력 신호를 반전시켜야 한다. 또한, 프로그램 검증과는 달리 예를들어 16비트의 IO를 논리 조합하기 위해 큰 사이즈의 NAND 게이트, NOR 게이트 및 인버터가 필요하게 된다. 따라서, 소거 검증을 위해 다수의 논리 소자 및 시간이 필요하게 된다.
본 발명의 목적은 메인 래치의 입력 단자의 전위에 따른 소거 검증 신호를 생성함으로써 검증 시간을 단축시킬 수 있는 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 소거 검증 방법을 제공하는데 있다.
본 발명에 따른 페이지 버퍼는 비트라인 선택 신호에 따라 메모리 셀 어레이와 각각 연결된 이븐 비트라인 또는 오드 비트라인을 선택적으로 센싱 노드와 연결시키기 위한 비트라인 선택부; 프리차지 신호에 따라 상기 센싱 노드에 소정 전압을 공급하여 상기 이븐 비트라인 또는 오드 비트라인을 프리차지시키기 위한 제 1 스위치; 상기 선택된 셀의 상태 데이터를 저장하기 위한 메인 래치; 상기 센싱 노드의 전위 및 메인 래치 신호에 따라 상기 메인 레지스터의 제 1 단자의 전위를 조절하여 상기 메인 래치에 선택된 셀의 상태 데이터를 저장하는 동시에 소거 검증 신호를 출력하기 위한 제 2 스위치; 상기 메인 레지스터의 제 2 단자의 전위에 따라 프로그램 검증 신호를 출력하기 위한 제 3 스위치; 프로그램시 제어 신호에 따라 프로그램 데이터를 저장하기 위한 캐쉬 래치; 상기 캐쉬 래치에 저장된 데이터를 상기 메인 레지스터에 전달하기 위한 제 4 스위치; 및 프로그램 신호에 따라 상기 메인 레지스터에 저장된 프로그램 데이터를 이용하여 상기 선택된 메모리 셀에 프로그램하기 위한 제 5 스위치를 포함한다.
상기 비트라인 선택부는 제 1 및 제 2 디스차지 신호에 따라 상기 이븐 비트라인 또는 오드 비트라인에 연결된 메모리 셀을 각각 디스차지하기 위한 제 1 및 제 2 NMOS 트랜지스터; 및 제 1 및 제 2 비트라인 선택 신호에 따라 상기 이븐 비트라인 또는 오드 비트라인과 상기 노드를 각각 연결시키기 위한 제 3 및 제 4 NMOS 트랜지스터를 포함한다.
상기 제 1 스위치는 상기 프리차지 신호에 따라 상기 센싱 노드에 전원 전압을 공급하기 위한 PMOS 트랜지스터를 포함한다.
상기 제 2 스위치는 상기 센싱 노드의 전위에 따라 구동되는 제 1 및 제 2 NMOS 트랜지스터; 및 상기 메인 래치 신호에 따라 구동되는 제 3 NMOS 트랜지스터를 포함하며, 상기 제 1 및 제 2 NMOS 트랜지스터의 접속점으로부터 상기 메인 래치의 제 1 입력 단자의 전위에 따른 상기 소거 검증 신호를 출력한다.
상기 소거 검증 신호는 소거된 셀의 경우 플로팅 상태를 유지하고, 소거되지 않은 셀의 경우 로우 레벨을 유지한다.
상기 메인 래치를 초기화시키기 위한 NMOS 트랜지스터를 더 포함한다.
상기 제 3 스위치는 상기 메인 래치의 상기 제 2 단자의 전위에 따라 로우 레벨 또는 플로팅 상태의 상기 프로그램 검증 신호를 출력하는 NMOS 트랜지스터를 포함한다.
한편, 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 소거 검증 방법은 프로그램 또는 소거 검증을 위해 선택된 비트라인을 디스차지시킨 후 메인 래치를 초기화시키는 단계; 선택된 비트라인을 소정 전위로 프리차지시킨 후 상기 선택된 비트라인에 연결된 셀을 이밸류에이션하는 단계; 및 상기 선택된 메모리 셀의 상태 에 따른 데이터를 상기 메인 래치에 저장하고, 상기 메인 래치의 제 1 단자의 상태에 따른 소거 검증 신호를 출력하는 단계를 포함한다.
상기 소거 검증 신호는 상기 셀이 소거된 상태의 경우 플로팅 상태를 유지하고, 상기 셀이 소거되지 않은 상태의 경우 로우 레벨을 유지한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 페이지 버퍼의 구성도로서, 프로그램 동작시 외부로부터 프로그램 데이터를 입력하는 캐쉬 레지스터(cash register)와, 프로그램 동작시 캐쉬 레지스터로부터 데이터를 제공받아 저장한 후 비트라인 선택부(200)에 따라 메모리 셀 어레이(100)로 제공하거나 검증 동작시 메모리 셀의 상태에 따른 데이터를 저장하는 메인 레지스터(main register)를 포함하여 구성된다.
비트라인 선택부(200)를 구성하는 NMOS 트랜지스터(N101 및 N102)는 디스차지 신호(DISCHe 및 DISCHo)에 따라 각각 구동되어 신호(VIRPWR)에 따른 전압을 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 연결된 메모리 셀 어레이(100)의 메모리 셀에 인가한다. 또한, 비트라인 선택부(200)를 구성하는 NMOS 트랜지스터(N103 및 N104)는 비트라인 선택 신호(BSLe 및 BSLo)에 따라 구동되어 메모리 셀 어레이(100)의 소정 비트라인(BLe 및 BLo)와 페이지 버퍼를 연결시킨다.
PMOS 트랜지스터(P101)는 프리차지 신호(PRECHb)에 따라 구동되어 노드(S0) 에 소정의 전원을 공급한다. 메인 래치(110)는 메모리 셀 어레이(100)의 소정 셀이 상태에 따른 데이터를 저장하거나 캐쉬 래치(120)를 통해 공급된 외부로부터의 데이터를 저장한다. NMOS 트랜지스터(N105 및 N106)는 노드(S00)의 전위에 따라 구동되고, NMOS 트랜지스터(N107)는 메인 래치 신호(MLCH)에 따라 구동되어 노드(QBb)의 전위를 반전시킨다. 여기서, NMOS 트랜지스터(N105 및 N106) 사이의 전위, 즉 노드(QBb)의 전위가 소거 검증 신호(nWDO)로서 출력되는데, 소거된 셀의 경우 플로팅 상태를 유지하고, 소거되지 않은 셀 또는 프로그램된 셀의 로우 레벨로 출력된다. NMOS 트랜지스터(N108)는 메인 래치 리셋 신호(MRST)에 따라 구동되어 노드(QB)를 접지 전위로 만들어 메인 래치(110)를 초기화시킨다. NMOS 트랜지스터(N109)는 노드(QB)의 전위에 따라 구동되어 전원 전압(Vcc) 레벨 또는 플로팅 상태를 유지하는 프로그램 검증 신호(nWD)를 출력한다.
캐쉬 래치(120)는 프로그램시 외부로부터 공급된 데이터를 저장한다. NMOS 트랜지스터(N114)는 노드(S0)의 전위에 따라 구동되고, NMOS 트랜지스터(N115)는 캐쉬 래치 신호(CLCH)에 따라 구동되어 노드(QA)의 전위를 반전시킨다. NMOS 트랜지스터(N110)는 캐쉬 레지스터 셋 신호(CSET)에 따라 구동되어 노드(QAb)를 접지 전위로 만들어 캐쉬 래치(120)를 초기화시킨다. NMOS 트랜지스터(N111 및 N112)는 프로그램시 입출력 패드(YA)로부터 입력되는 데이터가 "1"일 경우 활성화되는 신호(DI1)에 따라 구동되어 "1" 데이터를 노드(QAb)에 공급한다. NMOS 트랜지스터(N113)는 프로그램시 입출력 패드로(YA)부터 입력되는 데이터가 "0"일 경우 활성화되는 신호(nDI)에 따라 구동되어 "0" 데이터를 노드(QA)에 공급한다. NMOS 트랜지 스터(N116)는 제어 신호(PDUMP)에 따라 구동되어 캐쉬 래치(120)에 저장된 데이터를 메인 래치(110)에 전달한다.
NMOS 트랜지스터(N117)는 프로그램 동작시 프로그램 신호(PGM)에 따라 구동되어 메인 래치(110)에 저장된 프로그램될 데이터가 선택된 비트라인에 전송되도록 한다. NMOS 트랜지스터(N118)는 신호(PBDO)에 따라 구동되어 노드(QB)의 전위를 출력한다.
상기와 같이 구성되는 본 발명에 따른 페이지 버퍼를 이용한 소거 검증 방법을 설명하면 다음과 같다.
디스차지 신호(DISCHe)가 로우 레벨로 인가되고, 디스차지 신호(DISCHo)가 하이 레벨로 인가되면 NMOS 트랜지스터(N101)는 턴오프되고, NMOS 트랜지스터(N102)는 턴온되어 읽기 동작시 0V의 전위를 유지하는 신호(VIRPWR)가 오드 비트라인(BLo)에 공급된다. 따라서, 이븐 비트라인(BLe)이 선택되고, 오드 비트라인(BLo)이 선택되지 않는다. 그리고, 메인 래치 리셋 신호(MRST)가 하이 레벨로 인가되어 NMOS 트랜지스터(N108)를 턴온시켜 메인 래치(110)의 출력 단자(QB)를 로우 레벨로 초기화시킨 후 프리차지 신호(PRECHb)를 로우 레벨로 인가하여 PMOS 트랜지스터(P101)를 턴온시켜 노드(SO)가 하이 레벨로 유지되도록 한다. 이후 비트라인 선택 신호(BSLe)가 제 1 전압(V1)의 전위로 인가되어 선택된 비트라인(BLe)이 V1-Vt로 프리차지되도록 한 후 비트라인 선택 신호(BSLe)가 로우 레벨로 인가되도록 하여 셀을 이밸류에이션(evaluation)시킨다. 이때, 워드라인은 모두 0V로 인가되도록 한 다. 그리고, 프리차지 신호(PRECHb)를 하이 레벨로 인가하여 PMOS 트랜지스터(P101)를 턴오프시킨 후 비트라인 선택 신호(BSLe)를 제 2 전압(V2)의 전위로 인가하고, 메인 래치 신호(MLCH)를 하이 레벨로 인가하여 NMOS 트랜지스터(N107)를 턴온시킨다. 따라서, 셀의 상태에 따라 노드(SO)의 전위가 변하게 되고, 그에 따라 메인 래치(110)의 입력 단자(QBb) 및 출력 단자(QB)의 전위가 변하게 된다. 즉, 소거된 셀의 경우 노드(SO)는 로우 레벨의 전위를 유지하고, 소거되지 않은 셀의 경우 노드(SO)는 하이 레벨의 전위를 유지하게 된다. 따라서, 노드(SO)가 로우 레벨을 유지할 경우 NMOS 트랜지스터(N105 및 N106)는 턴오프되고 노드(QBb 및 QB)의 전위는 변화되지 않기 때문에 노드(QBb)는 하이 레벨을 유지하게 된다. 따라서, 소거 검증 신호(nWDO)는 플로팅 상태를 유지한다. 이에 반해, 노드(SO)가 하이 레벨을 유지할 경우 NMOS 트랜지스터(N105 및 N106)는 턴온되고, 이때 트랜지스터(N107)가 턴온되기 때문에 노드(QBb)의 전위는 로우 레벨로 되고, 노드(QB)는 하이 레벨이 된다. 따라서, 소거 검증 신호(nWDO)는 로우 레벨로 출력된다. 한편, 프로그램 검증 동작도 위와 같은 방법으로 실시할 수 있는데, 노드(QB)의 전위에 따라 구동되는 NMOS 트랜지스터(N019)에 의해 전원 전압(Vcc) 또는 플로팅 상태의 프로그램 검증 신호(nWD)가 출력되어 프로그램 검증 동작을 실시할 수 있다. 즉, 프로그램된 셀의 경우 노드(QB)는 하이 상태를 유지하여 NMOS 트랜지스터(N109)가 턴온되어 하이 레벨의 프로그램 검증 신호(nWD)가 출력되고, 프로그램되지 않은 셀의 경우 노드(QB)는 로우 상태를 유지하여 프로그램 검증 신호(nWD)는 플로팅된다.
도 2는 본 발명의 일 실시 예에 따른 소거 검증 회로도로서, 검증 인에이블 신호(check)에 따라 다수의 페이지 버퍼로부터 출력된 소거 검증 신호(nWDO)를 조합한 신호(nWDO_E)를 논리 조합하기 위한 AND 게이트(201), 검증 인에이블 신호(check)에 따라 소거 검증 조합 신호(nWDO_E)를 전원 전압(Vcc) 레벨로 차징하기 위한 NMOS 트랜지스터(N201)로 구성된다. 그런데, NMOS 트랜지스터(N201)는 NMOS 트랜지스터의 폭(width)과 길이(length)가 1.2/10의 비로 구성된 트랜지스터이므로 플로팅 상태의 노드를 전원 전압(Vcc) 레벨로 차징할 수 있으나, 로우 레벨의 노드에는 영향을 미치지 않는다.
모든 셀이 성공적으로 소거되어 다수의 페이지 버퍼로부터 각각 출력된 소거 검증 신호(nWDO)가 모두 플로팅 상태를 유지하면, 소거 검증 조합 신호(nWDO_E) 또한 플로팅 상태를 유지한다. 이때, 검증 인에이블 신호(check)가 하이 레벨로 인가되면 NMOS 트랜지스터(N201)가 턴온되어 소거 검증 조합 신호(nWDO_E)를 하이 레벨로 차징한다. 따라서, AND 게이트(201)는 하이 레벨의 검증 인에이블 신호(check)와 하이 레벨의 소거 검증 조합 신호(nWDO_E)를 조합하여 하이 레벨의 검증 신호(WDO)를 출력하여 소거 성공으로 판정하게 한다.
그러나, 모든 셀이 성공적으로 소거되지 않고 하나의 셀이라도 소거가 되지 않아 하나의 소거 검증 신호(nWDO)라도 로우 상태로 출력되었을 경우 소거 검증 조합 신호(nWDO_E)는 로우 레벨을 유지한다. 그런데, NMOS 트랜지스터(N201)의 특성상 검증 인에이블 신호(check)가 하이 레벨로 인가되더라도 로우 레벨의 소거 검증 조합 신호(nWDO_E)의 전위에는 영향을 미치지 못한다. 따라서, AND 게이트(201)는 하이 레벨의 검증 인에이블 신호(check)와 하이 레벨의 소거 검증 조합 신호(nWDO_E)를 조합하여 하이 레벨의 검증 신호(WDO)를 출력하여 소거 실패로 판정하게 한다.
상술한 바와 같이 본 발명에 의하면 센싱 노드의 전위에 따라 구동되는 NMOS 트랜지스터와 메인 래치 신호에 따라 구동되는 NMOS 트랜지스터 사이에 센싱 노드의 전위에 따라 구동되는 NMOS 트랜지스터를 추가하고, 센싱 노드의 전위에 따라 구동되는 NMOS 트랜지스터들 사이의 전위를 소거 검증 신호로 추출함으로써 메인 래치의 출력 신호를 반전시켜 소거 검증 신호를 생성하는 종래에 비해 소거 검증 시간을 줄일 수 있고, 소거 검증에 필요한 회로수를 줄일 수 있다.

Claims (9)

  1. 비트라인 선택 신호에 따라 메모리 셀 어레이와 각각 연결된 이븐 비트라인 또는 오드 비트라인을 선택적으로 센싱 노드와 연결시키기 위한 비트라인 선택부;
    프리차지 신호에 따라 상기 센싱 노드에 소정 전압을 공급하여 상기 이븐 비트라인 또는 오드 비트라인을 프리차지시키기 위한 제 1 스위치;
    상기 선택된 셀의 상태 데이터를 저장하기 위한 메인 래치;
    상기 센싱 노드의 전위 및 메인 래치 신호에 따라 상기 메인 레지스터의 제 1 단자의 전위를 조절하여 상기 메인 래치에 선택된 셀의 상태 데이터를 저장하는 동시에 소거 검증 신호를 출력하기 위한 제 2 스위치;
    상기 메인 레지스터의 제 2 단자의 전위에 따라 프로그램 검증 신호를 출력하기 위한 제 3 스위치;
    프로그램시 제어 신호에 따라 프로그램 데이터를 저장하기 위한 캐쉬 래치;
    상기 캐쉬 래치에 저장된 데이터를 상기 메인 레지스터에 전달하기 위한 제 4 스위치; 및
    프로그램 신호에 따라 상기 메인 레지스터에 저장된 프로그램 데이터를 이용하여 상기 선택된 메모리 셀에 프로그램하기 위한 제 5 스위치를 포함하는 페이지 버퍼.
  2. 제 1 항에 있어서, 상기 비트라인 선택부는 제 1 및 제 2 디스차지 신호에 따라 상기 이븐 비트라인 또는 오드 비트라인에 연결된 메모리 셀을 각각 디스차지하기 위한 제 1 및 제 2 NMOS 트랜지스터; 및
    제 1 및 제 2 비트라인 선택 신호에 따라 상기 이븐 비트라인 또는 오드 비트라인과 상기 노드를 각각 연결시키기 위한 제 3 및 제 4 NMOS 트랜지스터를 포함하는 페이지 버퍼.
  3. 제 1 항에 있어서, 상기 제 1 스위치는 상기 프리차지 신호에 따라 상기 센싱 노드에 전원 전압을 공급하기 위한 PMOS 트랜지스터를 포함하는 페이지 버퍼.
  4. 제 1 항에 있어서, 상기 제 2 스위치는 상기 센싱 노드의 전위에 따라 구동되는 제 1 및 제 2 NMOS 트랜지스터; 및
    상기 메인 래치 신호에 따라 구동되는 제 3 NMOS 트랜지스터를 포함하며, 상기 제 1 및 제 2 NMOS 트랜지스터의 접속점으로부터 상기 메인 래치의 제 1 입력 단자의 전위에 따른 상기 소거 검증 신호를 출력하는 페이지 버퍼.
  5. 제 4 항에 있어서, 상기 소거 검증 신호는 소거된 셀의 경우 플로팅 상태를 유지하고, 소거되지 않은 셀의 경우 로우 레벨을 유지하는 페이지 버퍼.
  6. 제 4 항에 있어서, 상기 메인 래치를 초기화시키기 위한 NMOS 트랜지스터를 더 포함하는 페이지 버퍼.
  7. 제 1 항에 있어서, 상기 제 3 스위치는 상기 메인 래치의 상기 제 2 단자의 전위에 따라 로우 레벨 또는 플로팅 상태의 상기 프로그램 검증 신호를 출력하는 NMOS 트랜지스터를 포함하는 페이지 버퍼.
  8. 프로그램 또는 소거 검증을 위해 선택된 비트라인을 디스차지시킨 후 메인 래치를 초기화시키는 단계;
    선택된 비트라인을 소정 전위로 프리차지시킨 후 상기 선택된 비트라인에 연결된 셀을 이밸류에이션하는 단계; 및
    상기 선택된 메모리 셀의 상태에 따른 데이터를 상기 메인 래치에 저장하고, 상기 메인 래치의 제 1 단자의 상태에 따른 소거 검증 신호를 출력하는 단계를 포함하는 플래쉬 메모리 소자의 소거 검증 방법.
  9. 제 8 항에 있어서, 상기 소거 검증 신호는 상기 셀이 소거된 상태의 경우 플로팅 상태를 유지하고, 상기 셀이 소거되지 않은 상태의 경우 로우 레벨을 유지하는 플래쉬 메모리 소자의 소거 검증 방법.
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