KR100632950B1 - 불 휘발성 메모리 장치 및 그것의 소거 방법 - Google Patents

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Abstract

여기에는 행들과 열들로 배열된 메모리 셀들을 포함하는 불 휘발성 메모리 장치를 소거하는 방법이 제공된다. 먼저, 메모리 셀들이 동시에 소거된다. 소거 동작 후에, 소거된 메모리 셀들에 대한 소거 검증 동작이 수행된다. 본 발명에 따른 소거 검증 동작은 행들의 상이한 바이어스 조건들 하에서 각각 반복된다.

Description

불 휘발성 메모리 장치 및 그것의 소거 방법{NON-VOLATILE MEMORY DEVICE AND ERASE METHOD THEREOF}
도 1은 일반적인 불 휘발성 메모리 장치의 어레이 구조를 보여주는 도면;
도 2는 종래 기술에 따른 불 휘발성 메모리 장치의 소거 검증 동작을 설명하기 위한 타이밍도;
도 3은 종래 기술에 따른 불 휘발성 메모리 장치의 소거 절차를 보여주는 흐름도;
도 4는 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도;
도 5는 본 발명에 따른 불 휘발성 메모리 장치의 소거 절차를 보여주는 흐름도;
도 6은 본 발명에 따른 불 휘발성 메모리 장치의 소거 검증 동작을 설명하기 위한 제 1 타이밍도; 그리고
도 7은 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치의 소거 검증 동작을 설명하기 위한 타이밍도 이다
* 도면의 주요 부분에 대한 부호 설명 *
100 : 불 휘발성 메모리 장치 110 : 메모리 블록
120 : 행 디코더 회로 130 : 소거 제어 회로
131 : 상태 레지스터 140 : 고전압 발생 회로
150 : 페이지 버퍼 회로 160 : 열 디코더 회로
170 : 패스/페일 점검 회로
본 발명은 불 휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치를 소거하는 방법에 관한 것이다.
반도체 메모리 장치는, 일반적으로, DRAM, SRAM, 등과 같은 휘발성 메모리 장치와 PROM, EPROM, EEPROM, MRAM, FRAM, 플래시 EEPROM, 등과 같은 불 휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃어 버리지만, 불 휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존한다. 따라서, 플래시 EEPROM와 같은 불 휘발성 메모리 장치 (이하, 플래시 메모리 장치라 칭함)는 전원 공급이 차단될 가능성이 많은, 컴퓨터 시스템 등과 같은, 여러 응용 분야들에서 기록 저장 매체로서 광범위하게 사용되고 있다. 또한, 플래시 메모리 장치는 높은 프로그래밍 속도, 낮은 전력 소비 등의 장점들을 가지며, 특히 낸드 플래시 메모리 장치는 집적도가 뛰어나 새로운 저장 매체로 사용되고 있다.
낸드 플래시 메모리 장치는 전기적으로 소거 및 프로그램 가능한 롬 셀들 (Electrically Erasable and Programmable Read-Only Memory cells)을 포함하며, " 플래시 EEPROM 셀들"이라 불린다. 통상적으로, 플래시 EEPROM 셀은 셀 트랜지스터를 포함하며, 셀 트랜지스터는 제 1 도전형 (예를 들면, P형)의 반도체 기판 (또는 벌크), 서로 소정 간격 떨어진 제 2 도전형 (예를 들면, N형)의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 사이의 채널 영역 상에 위치하며 전하들을 저장하는 부유 게이트, 그리고 부유 게이트 상에 위치한 제어 게이트를 포함한다. 이러한 셀 트랜지스터로 구성되는 낸드 플래시 메모리 장치의 어레이가 도 1에 도시되어 있다. 낸드 플래시 메모리 장치의 어레이는 복수의 셀 스트링들 (또는 낸드 스트링들)을 포함한다. 도 1에는 단지 하나의 셀 스트링이 도시되어 있다.
셀 스트링 (11)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터 (string select transistor, SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터 (ground select transistor, GST), 그리고 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수의 메모리 셀들 (MC0-MCm)로 구성된다. 스트링 선택 트랜지스터 (SST)는 대응하는 비트 라인 (BL)에 연결된 드레인 및 스트링 선택 라인 (SSL)에 연결된 게이트를 가지며, 접지 선택 트랜지스터 (GST)는 공통 소오스 라인 (CSL)에 연결된 소오스 및 접지 선택 라인 (GSL)에 연결된 게이트를 갖는다. 그리고, 스트링 선택 트랜지스터 (SST)의 소오스 및 접지 선택 트랜지스터 (GST)의 드레인 사이에는 메모리 셀들 (MCm-MC0) (m=31)이 직렬 연결되며, 메모리 셀들 (MCm-MC0)은 대응하는 워드 라인들 (WLm-WL0)에 각각 연결된다. 비트 라인 (BL)은 페이지 버퍼 (PB)에 연결되어 있다.
도 1에 도시된 셀 스트링들의 그룹은, 이 분야에 숙련된 자들에게 잘 알려진 바와 같이, 메모리 블록이라 불린다. 낸드 플래시 메모리 장치에 있어서, 프로그램 및 읽기 동작들은 페이지 단위로 행해지고, 소거 동작은 블록 단위로 행해진다. 프로그램 동작에 앞서, 일반적으로, 메모리 셀들을 소거하기 위한 소거 절차가 행해진다. 소거 절차는, 도 3에 도시된 바와 같이, 소거 동작을 수행하는 단계 (S10)와; 그리고 소거 검증 동작을 수행하는 단계 (S20)를 포함한다. S10 단계에서는 메모리 블록의 메모리 셀들이 동시에 소거된다. 메모리 셀들은, 예를 들면, 워드 라인들 (WL0∼WL31)에 0V을 인가하고 기판 (또는 벌크)에 고전압 (예를 들면, 20V)을 인가함으로써 소거된다. 즉, 플로팅 게이트들의 전자들이 기판으로 방출되며, 그 결과 문턱 전압은 -1V∼-3V 사이의 소거 문턱 전압으로 낮아진다. S20 단계에서는 소거된 메모리 셀들의 문턱 전압들이 소거 문턱 전압 (또는 목표 문턱 전압) (예를 들면, -1V)보다 낮은 지의 여부가 판별된다. 단계들 (S10, S20)은 모든 메모리 셀들이 적절히 소거될 때까지 정해진 소거 사이클 횟수 내에서 반복된다.
도 2는 종래 기술에 따른 소거 검증 동작을 설명하기 위한 타이밍도이다. 도 2를 참조하면, 종래 기술에 따른 소거 검증 동작은, 크게, 비트 라인 방전 구간 (T0), 비트 라인 프리챠지 구간 (T1), 감지 구간 (T2), 그리고 리커버리 구간 (T3)으로 구성된다. 비트라인 방전 구간 (T0)에서는 도 1에 도시된 페이지 버퍼 (PB)를 통해 비트 라인 (BL)의 전위가 접지 전압으로 방전된다. 비트라인 프리챠지 구간 (T1)에서는 페이지 버퍼 (PB)를 통해 비트 라인 (BL)이 소정 전압으로 프리챠지된다. 감지 구간 (T2)에서는 셀 스트링을 통해 셀 전류가 흐르는 지의 여부가 감지된다. 예를 들면, 감지 구간 (T2) 동안, 모든 워드 라인들 (WL0∼WL31)에는 0V이 인가된 상태에서 감지 전류가 페이지 버퍼 (PB)에서 비트 라인 (BL)으로 공급된다. 이때, 스트링 선택 라인 (SSL)과 접지 선택 라인 (GSL)에는 읽기 전압 (Vread)이 공급된다. 이러한 바이어스 조건에 따르면, 모든 메모리 셀들의 문턱 전압들이 소거 문턱 전압에 도달하거나 그보다 낮을 때, 비트 라인 (BL)으로 공급된 감지 전류는 셀 스트링을 통해 공통 소오스 라인 (CSL)으로 방전된다. 페이지 버퍼 (PB)는 비트 라인 (BL)의 전위를 감지하고, 감지 결과로서 셀 스트링의 모든 메모리 셀들이 적절히 소거되었음을 나타내는 데이터 '1'을 래치한다. 메모리 블록의 셀 스트링들에 대응하는 래치 값들은 패스/페일 점검 회로 (도 4 참조)로 전달된다. 리커버리 구간 (T3)에서는 워드 라인들, 비트 라인들, 선택 라인들의 전위들이 0V로 초기화된다.
앞서 언급된 소거 검증 방식은 U.S. Patent No. 6,009,014에 "ERASE VERIFY SCHEME FOR NAND FLASH"라는 제목으로 게재되어 있다.
동작 전압 (또는 전원 전압)이 낮아짐에 따라, 종래 기술에 따른 소거 검증 방식은 다음과 같은 문제점을 갖는다. 앞서 설명된 바와 같이, 셀 스트링의 모든 메모리 셀들의 제어 게이트들 (또는 모든 워드 라인들)에 0V가 가해진 상태에서 감지 동작이 수행된다. 이러한 소거 검증 방식에 따르면, 비록 메모리 셀이 정상 읽기 동작시 소거된 셀로서 판별되지만, 그러한 메모리 셀 (예를 들면, 공정적으로 발생할 수 있는 위크 셀)을 포함한 셀 스트링은 소거 검증 동작시 소거 페일을 야기한다. 즉, 앞서 언급된 소거 검증 방식을 이용한 저전압 낸드 플래시 메모리 장치의 경우, 저전압 마진이 나빠져 정상 읽기 동작시 소거 셀로 판별된 셀이 소거 검증 동작시에는 소거 페일을 유발하게 된다.
본 발명의 목적은 향상된 소거 스킴을 제공하는 것이다.
본 발명의 다른 목적은 적절히 소거된 셀이 소거 검증 동작시 소거 페일을 야기하는 것을 방지할 수 있는 소거 스킴 및 그것을 이용한 불 휘발성 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 행들과 열들로 배열된 메모리 셀들을 포함하는 불 휘발성 메모리 장치를 소거하는 방법이 제공된다. 소거 방법은 a) 상기 메모리 셀들을 동시에 소거하는 단계와; 그리고 b) 상기 소거된 메모리 셀들에 대한 소거 검증 동작을 수행하는 단계를 포함하며, 상기 소거 검증 동작은 상기 행들의 상이한 바이어스 조건들 하에서 각각 반복된다.
이 실시예에 있어서, 상기 소거 검증 동작은 순차적으로 수행되는 제 1 및 제 2 소거 검증 동작들을 포함한다.
이 실시예에 있어서, 상기 제 1 소거 검증 동작은 제 1 바이어스 조건에서 수행되며, 상기 제 1 바이어스 조건에 따르면, 행들 중 일부에는 제 1 읽기 전압이 인가되고 상기 행들 중 나머지 행들에는 제 1 읽기 전압보다 높은 제 2 읽기 전압이 인가된다. 상기 제 2 소거 검증 동작은 제 2 바이어스 조건에서 수행되며, 상기 제 2 바이어스 조건에 따르면, 상기 일부 행들에는 상기 제 2 읽기 전압이 인가되고 상기 나머지 행들에는 상기 제 1 읽기 전압이 인가된다.
이 실시예에 있어서, 상기 제 1 읽기 전압은 0V이고 상기 제 2 읽기 전압은 5V이다.
이 실시예에 있어서, 상기 (a) 및 (b) 단계들은 상기 제 1 및 제 2 소거 검증 동작들의 결과들에 따라 소정의 소거 사이클 수 내에서 반복된다. 상기 제 1 및 제 2 소거 검증 동작들의 결과들의 조합은 상기 불 휘발성 메모리 장치의 상태 레지스터에 저장된다. 상기 상태 레지스터에 저장된 값은 상태 읽기 동작을 통해 외부로 출력된다.
이 실시예에 있어서, 상기 불 휘발성 메모리 장치는 낸드 플래시 메모리 장치이다.
본 발명의 다른 특징에 따르면, 각각이 스트링 선택 라인에 연결된 제 1 선택 트랜지스터, 접지 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 갖는 복수 개의 셀 스트링들을 포함하는 불 휘발성 메모리 장치를 소거하는 방법이 제공된다. 소거 방법은 a) 상기 메모리 셀들을 동시에 소거하는 단계와; b) 상기 워드 라인들 중 일부에 제 1 읽기 전압이 인가되고 나머지 워드 라인들에 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압이 인가된 상태에서 제 1 소거 검증 동작을 수행하는 단계와; 그리고 c) 상기 일부 워드 라인들에 상기 제 2 읽기 전압이 인가되고 상기 나머지 워드 라인들에 상기 제 1 읽기 전압이 인가된 상태에서 제 2 소거 검증 동작을 수행하는 단계를 포함한다.
이 실시예에 있어서, 상기 제 1 읽기 전압은 0V이고 상기 제 2 읽기 전압은 5V이다.
이 실시예에 있어서, 상기 (a), (b) 그리고 (c) 단계들은 상기 제 1 및 제 2 소거 검증 동작들의 결과들에 따라 소정의 소거 사이클 수 내에서 반복된다. 상기 (b) 및 (c) 단계들에서 상기 스트링 및 접지 선택 라인들에는 상기 제 2 읽기 전압이 인가된다.
본 발명의 또 다른 특징에 따르면, 각각이 스트링 선택 라인에 연결된 제 1 선택 트랜지스터, 접지 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 갖는 복수 개의 셀 스트링들을 포함하는 불 휘발성 메모리 장치를 소거하는 방법이 제공된다. 상기 소거 방법은 a) 상기 워드 라인들 중 제 1 워드 라인들에 제 1 읽기 전압이 인가되고 상기 워드 라인들 중 제 2 워드 라인들에 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압이 인가된 상태에서 제 1 소거 검증 동작을 수행하는 단계와; b) 상기 제 1 워드 라인들에 상기 제 2 읽기 전압이 인가되고 상기 제 2 워드 라인들에 상기 제 1 읽기 전압이 인가된 상태에서 제 2 소거 검증 동작을 수행하는 단계와; 그리고 c) 상기 제 1 및 제 2 소거 검증 동작들의 결과들에 따라 상기 메모리 셀들에 대한 소거 동작을 판별하는 단계를 포함한다. 상기 제 1 읽기 전압은 0V이고 상기 제 2 읽기 전압은 5V이다. 상기 (a) 및 (b) 단계들에서 상기 스트링 및 접지 선택 라인들에는 상기 제 2 읽기 전압이 인가된다.
본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 스트링 선택 트랜지스터에 연결된 스트링 선택 라인과; 접지 선택 트랜지스터에 연결된 접지 선택 라인과; 메모리 셀들에 연결되고 적어도 2개의 그룹들로 구분되는 워드 라인들과; 상기 워드 라인들 및 상기 선택 라인들을 제어하도록 구성되는 행 디코더 회로와; 그리고 상기 행 디코더 회로를 제어하는 소거 제어 회로를 포함하며, 상기 소거 제어 회로는 연속적으로 수행되는 제 1 및 제 2 소거 검증 동작들 각각에서 상기 제 1 그룹의 워드 라인들이 상기 제 2 그룹의 워드 라인들과 상이한 바이어스 조건으로 설정되도록 상기 행 디코더 회로를 제어한다.
이 실시예에 있어서, 상기 제 1 소거 검증 동작은 제 1 바이어스 조건에서 수행되며, 상기 제 1 바이어스 조건에 따르면, 상기 제 1 그룹의 워드 라인들에는 제 1 읽기 전압이 인가되고 상기 제 2 그룹의 워드 라인들에는 제 1 읽기 전압보다 높은 제 2 읽기 전압이 인가된다. 상기 제 2 소거 검증 동작은 제 2 바이어스 조건에서 수행되며, 상기 제 2 바이어스 조건에 따르면, 상기 제 2 그룹의 워드 라인들에는 상기 제 2 읽기 전압이 인가되고 상기 제 1 그룹의 워드 라인들에는 상기 제 1 읽기 전압이 인가된다. 상기 제 1 및 제 2 소거 검증 동작들에서, 상기 스트링 및 접지 선택 라인들에는 상기 제 2 읽기 전압이 공급된다.
이 실시예에 있어서, 상기 제 1 읽기 전압은 0V이고 상기 제 2 읽기 전압은 5V이다.
이 실시예에 있어서, 상기 소거 제어 회로는 상태 레지스터를 포함하며, 상기 상태 레지스터에는 상기 제 1 및 제 2 소거 검증 동작들의 결과들의 조합이 저장된다. 상기 상태 레지스터에 저장된 값은 상태 읽기 동작을 통해 외부로 출력된 다.
상술한 제반 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 각각이 스트링 선택 라인에 연결된 제 1 선택 트랜지스터, 접지 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 갖는 복수 개의 셀 스트링들을 포함하는 불 휘발성 메모리 장치의 소거 검증하는 방법은 상기 제 1 선택 트랜지스터 게이트에 제 1 전압을 인가하고; 상기 제 2 선택 트랜지스터 게이트에 상기 제 1 전압을 인가하고; 상기 제 1 선택 트랜지스터의 드레인에 센싱 전류를 공급하고; 상기 직렬 연결된 메모리 셀들의 제어 게이트에 0V보다 높은 전압 (예를 들면, 0.2 ~ 0.3V)를 각각 인가하는 단계들을 포함한다. 이 실시예에 있어서, 상기 제 1 전압은 5V이다.
이하, 본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 4는 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 4는 참조하면, 본 발명에 따른 불 휘발성 메모리 장치 (100)는 메모리 셀 어레이로서 메모리 블록 (110)을 포함하며, 메모리 블록 (110)은 도 1에 도시된 것과 동일하게 구성되는 셀 스트링들을 갖는다. 행 디코더 회로 (120)는 소거 제어 회로 (130)의 제어에 따라 스트링 선택 라인 (SSL), 워드 라인들 (WL0-WLm), 그리고 접지 선택 라인 (GSL)의 활성화를 제어한다. 예를 들면, 임의의 소거 사이클의 제 1 소거 검증 동작시, 소거 제어 회로 (130)는 워드 라인들 중 일부 (제 1 워드 라인들)에는 제 1 읽기 전압 (예를 들면, 0V)가 공급되고 나머지 워드 라인들 (제 2 워드 라인들)에는 제 2 읽기 전압 (예를 들면, 5V)이 공급되도록 행 디코더 회로 (120)를 제어한다. 이때, 소거 제어 회로 (130)는 스트링 및 접지 선택 라인들 (SSL, GSL)에는 제 2 읽기 전압이 공급되도록 행 디코더 회로 (120)를 제어한다. 또한, 임의의 소거 사이클의 제 2 소거 검증 동작시, 소거 제어 회로 (130)는 제 2 워드 라인들에는 제 1 읽기 전압 (예를 들면, 0V)가 공급되고 제 1 워드 라인들에는 제 2 읽기 전압 (예를 들면, 5V)이 공급되도록 행 디코더 회로 (120)를 제어한다. 제 2 읽기 전압은 소거 제어 회로 (130)의 제어하에서 고전압 발생 회로 (140)에서 제공될 것이다.
페이지 버퍼 회로 (150)는, 임의의 소거 사이클의 각 소거 검증 동작시, 비트 라인들 (BL0-BLn)으로 감지 전류를 각각 공급하고, 비트 라인들 (BL0-BLn)의 전위 변화를 감지한다. 페이지 버퍼 회로 (150)는 감지된 값들을 래치한다. 열 디코더 회로 (160)는, 각 소거 검증 동작시, 래치된 값들을 비트 구조 단위 (또는 비트 구조보다 큰 단위)로 패스/페일 점검 회로 (170)로 순차적으로 전달한다. 임의의 소거 사이클의 각 소거 검증 동작에서 패스/페일 점검 회로 (170)에 의해서 판별된 결과는 소거 제어 회로 (130)로 출력된다. 소거 제어 회로 (130)는 패스/페일 점검 회로 (170)에서 전달되는 판별 결과들 (즉, 제 1 및 제 2 소거 검증 동작들에 따라 수행된 감지된 값들의 조합)에 따라 다음의 소거 사이클을 수행할 것인 지의 여부를 결정한다. 소거 절차의 결과 값 (소거 패스/페일 값)은 상태 레지스터 (131)에 저장되며, 상태 레지스터 (131)에 저장된 값은 이 분야에 잘 알려진 상태 읽기 동작을 통해 외부로 출력된다.
소거 패스/페일을 판별하는 방식이 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 본 발명의 불 휘발성 메모리 장치 (100)는 페이지 버퍼 회로 (150)의 래치된 값들이 동시에 패스/페일 점검 회로로 전달되도록 구현될 수 있다. 이는 U.S. Patent No. 5,299,162에 "NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND OPTIMIZING PROGRAMMING METHOD THEREOF"라는 제목으로 그리고 U.S. Patent No. 6,282,121에 "FLASH MEMORY DEVICE WITH PROGRAM STATUS DETECTION CIRCUITRY AND THE METHOD THEREOF"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
도 5는 본 발명에 따른 불 휘발성 메모리 장치의 소거 절차를 보여주는 흐름도이다.
도 5를 참조하면, 본 발명에 따른 불 휘발성 메모리 장치의 소거 절차는 소거 동작을 수행하는 단계 (S100); 제 1 소거 검증 동작을 수행하는 단계 (S120); 그리고 제 2 소거 검증 동작을 수행하는 단계 (S140)를 포함한다. S100 단계에서는 앞서 언급된 것과 동일한 방식으로 소거 동작이 수행된다. S120 단계에서는 제 1 바이어스 조건 하에서 제 1 소거 검증 동작이 수행된다. 제 1 바이어스 조건에 따르면, 셀 스트링의 메모리 셀들에 연결된 워드 라인들 중 일부 (이하, 제 1 워드 라인들이라 칭함)에는 제 1 읽기 전압 (예를 들면, 0V)이 인가되는 반면에 나머지 워드 라인들 (이하, 제 2 워드 라인들이라 칭함)에는 제 1 읽기 전압보다 높은 제 2 읽기 전압 (예를 들면, 5V)이 인가된다. 이때, 스트링 선택 라인 (SSL) 및 접지 선택 라인 (GSL)에는 제 2 읽기 전압이 인가된다. 이러한 바이어스 조건 하에서 제 1 감지 동작이 수행되며, 이는 이후 상세히 설명될 것이다. 그 다음에, S140 단계에서는 제 2 바이어스 조건 하에서 제 2 소거 검증 동작이 수행된다. 제 2 바이어스 조건에 따르면, 제 2 워드 라인들에는 제 1 읽기 전압이 인가되는 반면에 제 1 워드 라인들에는 제 2 읽기 전압이 인가된다. 이러한 바이어스 조건 하에서 제 2 감지 동작이 수행되며, 이는 이후 상세히 설명될 것이다. 즉, 본 발명에 따른 소거 검증 동작은 워드 라인들의 상이한 바이어스 조건들 하에서 각각 반복적으로 수행된다.
상술한 단계들 (S100, S120, S140)은 소거 사이클을 구성하며, 소거 절차는 다수의 소거 사이클들을 포함한다. 소거 단계 (S100), 제 1 소거 검증 단계 (S120), 그리고 제 2 소거 검증 단계 (S140)은 모든 메모리 셀들이 적절히 소거될 때까지 정해진 소거 사이클 횟수 내에서 반복된다. 제 1 및 제 2 소거 검증 동작들의 판별 결과들에 따라 소거 동작이 성공적으로 수행되었는 지의 여부가 결정된다.
도 6은 본 발명에 따른 불 휘발성 메모리 장치의 소거 검증 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 소거 검증 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 메모리 블록의 워드 라인 수가 32개 (WL0∼WL31)라고 가정하자. 앞서 설명된 바와 같이, 소거 검증 동작에 앞서 소거 동작이 수행된다. 예를 들면, 메모리 셀들은 워드 라인들 (WL0∼WL31)에 0V을 인가하고 기판 (또는 벌크)에 고전압 (예를 들면, 20V)을 인가함으로써 소거된다. 즉, 각 셀 스트링 에 있어서, 메모리 셀 트랜지스터들의 플로팅 게이트들의 전자들이 기판으로 방출된다. 이는 각 메모리 셀 트랜지스터의 문턱 전압이 -1V∼-3V 사이의 소거 문턱 전압으로 낮아지게 할 것이다. 소거 동작이 수행된 후, 소거된 메모리 셀들의 문턱 전압들이 소거 문턱 전압에 도달하였는 지 (또는 소거 문턱 전압보다 낮은 지)의 여부를 판별하기 위한 소거 검증 동작이 수행된다. 종래 기술과 달리, 본 발명의 소거 절차에 따르면, 적어도 2번의 소거 검증 동작들 (이하, 제 1 및 제 2 소거 검증 동작들이라 칭함)이 워드 라인들의 상이한 바이어스 조건 하에서 연속적으로 수행된다. 제 1 및 제 2 소거 검증 동작들 각각은 비트 라인 방전 구간, 비트 라인 프리챠지 구간, 감지 구간, 그리고 리커버리 구간으로 구성된다.
먼저, 제 1 소거 검증 동작의 비트 라인 방전 구간 (T10)에서는 비트 라인들의 전위들이 접지 전압으로 방전된다. 비트 라인들은 대응하는 페이지 버퍼들에 각각 연결되어 있으며, 비트 라인들의 전위들은 대응하는 페이지 버퍼들에 의해서 방전된다. 제 1 소거 검증 동작의 비트라인 프리챠지 구간 (T11)에서는 비트 라인들이 대응하는 페이지 버퍼들을 통해 소정 전압으로 프리챠지된다. 제 1 소거 검증 동작의 감지 구간 (T12)에서는 각 셀 스트링을 통해 전류가 흐르는 지의 여부가 감지된다. 즉, 감지 구간 (T12)에서는, 각 셀 스트링을 구성하는 메모리 셀들이 적절히 소거되었는 지의 여부를 판별하기 위한 동작이 수행된다.
예를 들면, 제 1 소거 검증 동작 동안, 도 6에 도시된 바와 같이, 제 1 워드 라인들 (WL0∼WL15) (또는 제 1 그룹의 워드 라인들)에는 제 1 읽기 전압 (예를 들면, 0V)이 인가되고 제 2 워드 라인들 (WL16∼WL31) (또는 제 2 그룹의 워드 라 인들)에는 제 2 읽기 전압 (예를 들면, 5V) (이하, Vread라 표기함)이 인가된다. 이와 동시에, 스트링 선택 라인 (SSL)과 접지 선택 라인 (GSL)에는 읽기 전압 (Vread)이 공급된다. 이러한 제 1 바이어스 조건에 의하면, 제 2 워드 라인들 (WL16∼WL31)에 연결된 메모리 셀들은 셀 상태 (소거된 상태 또는 프로그램된 상태)에 무관하게 온 셀로서 기능한다. 즉, 제 2 워드 라인들 (WL16∼WL31)에 연결된 메모리 셀들은 워드 라인들의 활성화시 턴-온된 상태를 가지며, 그 결과 각 메모리 셀을 통해 전류가 제한없이 흐른다. 이에 반해서, 제 1 워드 라인들 (WL0∼WL15)에 연결된 메모리 셀들은 셀 상태에 따라 온 셀 (적절히 소거된 메모리 셀)로서 또는 오프 셀 (적절히 소거되지 않은 메모리 셀)로서 기능한다. 이때, 셀 스트링들에 연결된 비트 라인들로는 대응하는 페이지 버퍼들로부터 감지 전류가 공급된다.
이러한 바이어스 조건에 의하면, 제 1 워드 라인들 (WL0∼WL15)에 연결된 메모리 셀들의 문턱 전압들이 소거 문턱 전압에 도달하거나 그보다 낮을 때, 비트 라인들로 공급된 감지 전류는 셀 스트링을 통해 공통 소오스 라인 (CSL)으로 방전된다. 즉, 비트 라인의 전위가 낮아진다. 만약 제 1 워드 라인들 (WL0∼WL15)에 연결된 메모리 셀들 중 적어도 하나의 문턱 전압이 소거 문턱 전압보다 높을 때, 그에 대응하는 비트 라인으로 공급된 감지 전류는 셀 스트링을 통해 공통 소오스 라인 (CSL)으로 방전되지 않는다. 즉, 비트 라인의 전위가 높아진다. 페이지 버퍼들은 대응하는 비트 라인들의 전위 변화를 감지한다. 전자의 경우, 페이지 버퍼에는 대응하는 셀 스트링의 메모리 셀들 (제 1 워드 라인들에 연결됨)이 적절히 소거되었음을 나타내는 데이터 '1'이 래치된다. 후자의 경우, 페이지 버퍼에는 대응하는 셀 스트링의 메모리 셀들 (제 1 워드 라인들에 연결됨)이 적절히 소거되지 않았음을 나타내는 데이터 '0'이 래치된다. 제 1 소거 검증 동작의 감지 결과 (즉, 메모리 블록의 셀 스트링들에 대응하는 래치 값들)은 열 디코더 회로 (160)를 통해 패스/페일 점검 회로 (170)로 전달된다. 패스/페일 점검 회로 (170)는 제 1 소거 검증 동작의 판별 결과를 소거 제어 회로 (130)로 출력한다. 이후, 제 1 소거 검증 동작의 리커버리 구간 (T13)에서는 워드 라인들, 비트 라인들, 그리고 선택 라인들의 전위들이 0V로 초기화된다.
제 2 소거 검증 동작의 비트 라인 방전 구간 (T20), 비트 라인 프리챠지 구간 (T21), 감지 구간 (T22), 그리고 리커버리 구간 (T23)은 다음의 차이점을 제외하면 제 1 소거 검증 동작의 구간들과 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
제 2 소거 검증 동작의 감지 구간에서는, 도 6에 도시된 바와 같이, 제 2 워드 라인들 (WL16∼WL31) (또는 제 2 그룹의 워드 라인들)에는 제 1 읽기 전압 (예를 들면, 0V)이 인가되고 제 1 워드 라인들 (WL0∼WL15) (또는 제 1 그룹의 워드 라인들)에는 제 2 읽기 전압 (예를 들면, 5V) (이하, Vread라 표기함)이 인가된다. 이와 동시에, 스트링 선택 라인 (SSL)과 접지 선택 라인 (GSL)에는 읽기 전압 (Vread)이 공급된다. 이러한 제 2 바이어스 조건에 의하면, 제 1 워드 라인들 (WL0∼WL16)에 연결된 메모리 셀들은 셀 상태 (소거된 상태 또는 프로그램된 상태)에 무관하게 온 셀로서 기능한다. 즉, 제 1 워드 라인들 (WL0∼WL15)에 연결된 메모리 셀들은 턴-온된 상태를 가지며, 그 결과 각 메모리 셀을 통해 전류가 제한없이 흐 른다. 이에 반해서, 제 2 워드 라인들 (WL16∼WL31)에 연결된 메모리 셀들은 셀 상태에 따라 온 셀 (적절히 소거된 메모리 셀)로서 또는 오프 셀 (적절히 소거되지 않은 메모리 셀)로서 기능한다. 이때, 셀 스트링들에 연결된 비트 라인들으로는 대응하는 페이지 버퍼들로부터 감지 전류가 공급된다.
이러한 바이어스 조건에 따르면, 제 2 워드 라인들 (WL16∼WL31)에 연결된 메모리 셀들의 문턱 전압들이 소거 문턱 전압에 도달하거나 그보다 낮을 때, 비트 라인들로 공급된 감지 전류는 셀 스트링을 통해 공통 소오스 라인 (CSL)으로 방전된다. 즉, 비트 라인의 전위가 낮아진다. 만약 제 2 워드 라인들 (WL16∼WL31)에 연결된 메모리 셀들 중 적어도 하나의 문턱 전압이 소거 문턱 전압보다 높을 때, 그에 대응하는 비트 라인으로 공급된 감지 전류는 셀 스트링을 통해 공통 소오스 라인 (CSL)으로 방전되지 않는다. 즉, 비트 라인의 전위가 높아진다. 페이지 버퍼들은 대응하는 비트 라인들의 전위 변화를 감지한다. 전자의 경우, 페이지 버퍼에는 대응하는 셀 스트링의 메모리 셀들 (제 2 워드 라인들에 연결됨)이 적절히 소거되었음을 나타내는 데이터 '1'이 래치된다. 후자의 경우, 페이지 버퍼에는 대응하는 셀 스트링의 메모리 셀들 (제 1 워드 라인들에 연결됨)이 적절히 소거되지 않았음을 나타내는 데이터 '0'이 래치된다. 제 2 소거 검증 동작의 감지 결과 (즉, 메모리 블록의 셀 스트링들에 대응하는 래치 값들)은 열 디코더 회로 (160)를 통해 패스/페일 점검 회로 (170)로 전달된다. 패스/페일 점검 회로 (170)는 제 2 소거 검증 동작의 판별 결과를 소거 제어 회로 (130)로 출력한다. 이후, 제 2 소거 검증 동작의 리커버리 구간 (T13)에서는 워드 라인들, 비트 라인들, 그리고 선택 라인들 의 전위들이 0V로 초기화된다.
본 발명에 따른 불 휘발성 메모리 장치의 소거 제어 회로 (130)는 제 1 및 제 2 소거 검증 동작들의 판별 결과들에 따라 계속해서 소거 절차를 진행할 것인 지 아니면 소거 절차를 중지할 것인 지의 여부를 결정한다. 예를 들면, 제 1 및 제 2 소거 검증 동작들의 판별 결과들이 모두 소거 패스 (erase pass)를 나타낼 때, 소거 제어 회로 (130)는 상태 레지스터 (131)에 소거 절차가 성공적으로 수행되었음을 나타내는 상태 값을 저장한다. 만약 판결 결과들 중 어느 하나가 소거 페일 (erase fail)을 나타낼 때, 소거 절차는 소거 제어 회로 (130)의 제어에 따라 정해진 소거 사이클 횟수 내에서 반복될 것이다. 상태 레지스터 (131)에 저장된 값은 상태 읽기 동작 (status read operation)을 통해 외부로 출력될 것이다.
상태 읽기 동작은 프로그램/소거 동작이 완료된 후 메모리 셀들의 상태들을 별도로 읽지 않고 프로그램/소거 동작의 패스/페일 결과를 확인하기 위한 것으로, 이는 삼성전자(주)의 데이터북 (NAND FLASH MEMORY & SmartMedia DATABOOK-September 2003)에 그리고 U.S. Patent No. 5,361,227에 "NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM USING THE SAME"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
비록 소거 절차가 2번의 소거 검증 동작들을 포함하도록 구현되었지만, 본 발명에 따른 소거 절차가 더 많은 소거 검증 동작들을 포함하도록 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이러한 경우에도 앞서 설명된 것과 동일한 조건 (일부 워드 라인들에는 0V이 인가되고 나머지 워드 라인 들에는 Vread가 인가됨)에서 소거 검증 동작이 수행됨은 자명하다. 또한, 0V이 인가되는 워드 라인들의 수가 Vread 전압이 인가되는 워드 라인들의 수와 동일하게 설정되어 있다. 하지만, 0V이 인가되는 워드 라인들의 수가 Vread 전압이 인가되는 워드 라인들의 수와 다르게 설정될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 블록의 워드 라인 수가 여기의 개시에 국한되지 않음은 자명하다. 예를 들면, 메모리 블록의 워드 라인 수는 8, 16, 32, 등으로 변경될 수 있다. 즉, 하나의 셀 스트링이 8개, 16개, 또는 32개의 메모리 셀들이 직렬 연결되도록 구성될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치의 소거 검증 동작을 설명하기 위한 타이밍도이다. 도 7을 참조하면, 소거 검증 동작은 크게, 비트 라인 방전 구간 (T30), 비트 라인 프리챠지 구간 (T31), 감지 구간 (T32), 그리고 리커버리 구간 (T33)으로 구성된다. 비트 라인 방전 구간 (T30)에서는 페이지 버퍼를 통해 비트 라인의 전위가 접지 전압으로 방전되고, 비트라인 프리챠지 구간 (T31)에는 페이지 버퍼를 통해 비트 라인이 소정 전압으로 프리챠지된다. 감지 구간 (T32)에서는 셀 스트링을 통해 셀 전류가 흐르는 지의 여부가 감지된다. 리커버리 구간 (T33)에서는 워드 라인들, 비트 라인들, 그리고 선택 라인들의 전위들이 0V로 초기화된다. 본 발명의 다른 실시예에 따른 소거 검증 동작에 있어서, 도 7에 도시된 바와 같이, 감지 구간 (T32) 동안 모든 워드 라인들 (WL31-WL0)에는 0V보다 높은 전압 (예를 들면, 0.2V 내지 0.3V)이 인가된다. 이때, 스트링 및 접지 선택 라인들에는 읽기 전압 (Vread)이 인가되고, 공통 소오스 라인 (CSL)은 접지 전압으 로 설정된다. 이러한 바이어스 조건에 따르면, 각 스트링의 소거된 메모리 셀들을 통해 흐르는 온 셀 전류가 증가된다.
따라서, 동작 전압 (또는 전원 전압)이 낮아짐에 따라, 셀 스트링의 모든 메모리 셀들의제어 게이트들 (또는 모든 워드 라인들)에 0V보다 높은 특정 전압 (예를 들면, 0.2~0.3V)을 공급함으로써, 종래 기술에 따른 소거 검증 방식의 문제점으로서 저전압 마진을 극복하고 정상 읽기 동작시 소거 셀로 판별된 셀이 소거 검증 동작시에도 정상적으로 소거 셀로 판별될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 공정적으로 발생할 수 있는 위크 셀로 인한 셀 전류의 감소가 감소화되도록 워드 라인들의 상이한 바이어스 조건들 하에서 소거 검증 동작을 2번 또는 그 이상 연속적으로 수행함으로써 (또는 정상 읽기 동작과 유사한 조건 하에서 소거 검증 동작들을 수행함으로써) 소거 검증 동작의 신뢰성을 향상시킬 수 있다. 또한, 소거 검증 동작의 신뢰성 확보를 통해 수율이 향상될 수 있다.

Claims (33)

  1. 행들과 열들로 배열된 메모리 셀들을 포함하는 불 휘발성 메모리 장치를 소거하는 방법에 있어서:
    a) 상기 메모리 셀들을 동시에 소거하는 단계와; 그리고
    b) 상기 소거된 메모리 셀들에 대한 소거 검증 동작을 수행하는 단계를 포함하며,
    상기 소거 검증 동작은 상기 행들의 상이한 바이어스 조건들 하에서 적어도 2번 각각 수행되는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 소거 검증 동작은 순차적으로 수행되는 제 1 및 제 2 소거 검증 동작들을 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서,
    상기 제 1 소거 검증 동작은 제 1 바이어스 조건에서 수행되며,
    상기 제 1 바이어스 조건에 따르면, 행들 중 일부에는 제 1 읽기 전압이 인가되고 상기 행들 중 나머지 행들에는 제 1 읽기 전압보다 높은 제 2 읽기 전압이 인가되는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    상기 제 2 소거 검증 동작은 제 2 바이어스 조건에서 수행되며,
    상기 제 2 바이어스 조건에 따르면, 상기 일부 행들에는 상기 제 2 읽기 전압이 인가되고 상기 나머지 행들에는 상기 제 1 읽기 전압이 인가되는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    상기 제 1 읽기 전압은 0V이고 상기 제 2 읽기 전압은 5V인 것을 특징으로 하는 방법.
  6. 제 4 항에 있어서,
    상기 (a) 및 (b) 단계들은 상기 제 1 및 제 2 소거 검증 동작들의 결과들에 따라 소정의 소거 사이클 수 내에서 반복되는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 소거 검증 동작들의 결과들의 조합은 상기 불 휘발성 메모리 장치의 상태 레지스터에 저장되는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 상태 레지스터에 저장된 값은 상태 읽기 동작을 통해 외부로 출력되는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    상기 불 휘발성 메모리 장치는 낸드 플래시 메모리 장치인 것을 특징으로 하는 방법.
  10. 각각이 스트링 선택 라인에 연결된 제 1 선택 트랜지스터, 접지 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 갖는 복수 개의 셀 스트링들을 포함하는 불 휘발성 메모리 장치를 소거하는 방법에 있어서:
    a) 상기 메모리 셀들을 동시에 소거하는 단계와;
    b) 상기 워드 라인들 중 일부에 제 1 읽기 전압이 인가되고 나머지 워드 라인들에 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압이 인가된 상태에서 제 1 소거 검증 동작을 수행하는 단계와; 그리고
    c) 상기 일부 워드 라인들에 상기 제 2 읽기 전압이 인가되고 상기 나머지 워드 라인들에 상기 제 1 읽기 전압이 인가된 상태에서 제 2 소거 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 제 1 읽기 전압은 0V이고 상기 제 2 읽기 전압은 5V인 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서,
    상기 (a), (b) 그리고 (c) 단계들은 상기 제 1 및 제 2 소거 검증 동작들의 결과들에 따라 소정의 소거 사이클 수 내에서 반복되는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 소거 검증 동작들의 결과들의 조합은 상기 불 휘발성 메모리 장치의 상태 레지스터에 저장되는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서,
    상기 상태 레지스터에 저장된 값은 상태 읽기 동작을 통해 외부로 출력되는 것을 특징으로 하는 방법.
  15. 제 10 항에 있어서,
    상기 (b) 및 (c) 단계들에서 상기 스트링 및 접지 선택 라인들에는 상기 제 2 읽기 전압이 인가되는 것을 특징으로 하는 방법.
  16. 각각이 스트링 선택 라인에 연결된 제 1 선택 트랜지스터, 접지 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사 이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 갖는 복수 개의 셀 스트링들을 포함하는 불 휘발성 메모리 장치를 소거하는 방법에 있어서:
    a) 상기 워드 라인들 중 제 1 워드 라인들에 제 1 읽기 전압이 인가되고 상기 워드 라인들 중 제 2 워드 라인들에 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압이 인가된 상태에서 제 1 소거 검증 동작을 수행하는 단계와;
    b) 상기 제 1 워드 라인들에 상기 제 2 읽기 전압이 인가되고 상기 제 2 워드 라인들에 상기 제 1 읽기 전압이 인가된 상태에서 제 2 소거 검증 동작을 수행하는 단계와; 그리고
    c) 상기 제 1 및 제 2 소거 검증 동작들의 결과들에 따라 상기 메모리 셀들에 대한 소거 동작을 판별하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서,
    상기 제 1 읽기 전압은 0V이고 상기 제 2 읽기 전압은 5V인 것을 특징으로 하는 방법.
  18. 제 16 항에 있어서,
    상기 (a), (b) 그리고 (c) 단계들은 상기 제 1 및 제 2 소거 검증 동작들의 결과들에 따라 소정의 소거 사이클 수 내에서 반복되는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 소거 검증 동작들의 결과들의 조합은 상기 불 휘발성 메모리 장치의 상태 레지스터에 저장되는 것을 특징으로 하는 방법.
  20. 제 19 항에 있어서,
    상기 상태 레지스터에 저장된 값은 상태 읽기 동작을 통해 외부로 출력되는 것을 특징으로 하는 방법.
  21. 제 16 항에 있어서,
    상기 (a) 및 (b) 단계들에서 상기 스트링 및 접지 선택 라인들에는 상기 제 2 읽기 전압이 인가되는 것을 특징으로 하는 방법.
  22. 스트링 선택 트랜지스터에 연결된 스트링 선택 라인과;
    접지 선택 트랜지스터에 연결된 접지 선택 라인과;
    메모리 셀들에 연결되고 적어도 2개의 그룹들로 구분되는 워드 라인들과;
    상기 워드 라인들 및 상기 선택 라인들을 제어하도록 구성되는 행 디코더 회로와; 그리고
    상기 행 디코더 회로를 제어하는 소거 제어 회로를 포함하며,
    상기 소거 제어 회로는 연속적으로 수행되는 제 1 및 제 2 소거 검증 동작들 각각에서 상기 제 1 그룹의 워드 라인들이 상기 제 2 그룹의 워드 라인들과 상이한 바이어스 조건으로 설정되도록 상기 행 디코더 회로를 제어하는 불 휘발성 메 모리 장치.
  23. 제 22 항에 있어서,
    상기 제 1 소거 검증 동작은 제 1 바이어스 조건에서 수행되며,
    상기 제 1 바이어스 조건에 따르면, 상기 제 1 그룹의 워드 라인들에는 제 1 읽기 전압이 인가되고 상기 제 2 그룹의 워드 라인들에는 제 1 읽기 전압보다 높은 제 2 읽기 전압이 인가되는 불 휘발성 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제 2 소거 검증 동작은 제 2 바이어스 조건에서 수행되며,
    상기 제 2 바이어스 조건에 따르면, 상기 제 2 그룹의 워드 라인들에는 상기 제 2 읽기 전압이 인가되고 상기 제 1 그룹의 워드 라인들에는 상기 제 1 읽기 전압이 인가되는 불 휘발성 메모리 장치.
  25. 제 24 항에 있어서,
    상기 제 1 읽기 전압은 0V이고 상기 제 2 읽기 전압은 5V인 불 휘발성 메모리 장치.
  26. 제 24 항에 있어서,
    상기 소거 제어 회로는 상태 레지스터를 포함하며, 상기 상태 레지스터에는 상기 제 1 및 제 2 소거 검증 동작들의 결과들의 조합이 저장되는 불 휘발성 메모리 장치.
  27. 제 26 항에 있어서,
    상기 상태 레지스터에 저장된 값은 상태 읽기 동작을 통해 외부로 출력되는 불 휘발성 메모리 장치.
  28. 제 25 항에 있어서,
    상기 제 1 및 제 2 소거 검증 동작들에서, 상기 스트링 및 접지 선택 라인들에는 상기 제 2 읽기 전압이 공급되는 불 휘발성 메모리 장치.
  29. 각각이 스트링 선택 라인에 연결된 제 1 선택 트랜지스터, 접지 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 갖는 복수 개의 셀 스트링들을 포함하는 불 휘발성 메모리 장치의 소거 검증 방법에 있어서:
    상기 제 1 선택 트랜지스터 게이트에 제 1 전압을 인가하고;
    상기 제 2 선택 트랜지스터 게이트에 상기 제 1 전압을 인가하고;
    상기 제 1 선택 트랜지스터의 드레인에 센싱 전류를 공급하고;
    상기 직렬 연결된 메모리 셀들의 제어 게이트들에 0V보다 높은 제 2 전압을 각각인가하는 것을 특징으로 하는 방법.
  30. 제 29 항에 있어서,
    제 1 전압은 5V 인 것을 특징으로 하는 방법.
  31. 제 29 항에 있어서,
    상기 제 2 전압은 0.2V 내지 0.3V인 것을 특징으로 하는 방법.
  32. 행들과 열들로 배열된 메모리 셀들을 포함하는 불 휘발성 메모리 장치를 소거하는 방법에 있어서:
    상기 메모리 셀들을 동시에 소거하는 단계와; 그리고
    상기 소거된 메모리 셀들에 대한 소거 검증 동작을 수행하는 단계를 포함하며,
    상기 소거 검증 동작 동안 상기 행들에는 0V보다 높은 전압이 각각 인가되는 것을 특징으로 하는 방법.
  33. 제 32 항에 있어서,
    상기 행들에 공급되는 전압은 0.2V 내지 0.3V인 것을 특징으로 하는 방법.
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