KR20050007373A - Ｅｅｐｒｏｍ 구조체 제조 방법 및 동형의 대칭형ｅｅｐｒｏｍ 구조체 제조 방법 - Google Patents

Ｅｅｐｒｏｍ 구조체 제조 방법 및 동형의 대칭형ｅｅｐｒｏｍ 구조체 제조 방법 Download PDF

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KR20050007373A KR10-2004-7017655A KR20047017655A KR20050007373A KR 20050007373 A KR20050007373 A KR 20050007373A KR 20047017655 A KR20047017655 A KR 20047017655A KR 20050007373 A KR20050007373 A KR 20050007373A
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레닝거앨런엘
로젝보후밀
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Abstract

작은 산화물 윈도우, 상부 층(55, 57)을 에칭하여 폴리1층(41) 위의 폴리2층(57)을 남긴다. 선택 사양인 질화물 스페이서(51, 53)는 폴리1층 및 그의 아래에 있는 산화물층에 대한 보호 장벽으로 남는다. 소스 및 주입부(22, 24)는 자기 정렬 도구인 ONO 층을 이용하여 만들어질 수 있다.

Description

ＥＥＰＲＯＭ 구조체 제조 방법 및 동형의 대칭형 ＥＥＰＲＯＭ 구조체 제조 방법{ULTRA SMALL THIN WINDOWS IN FLOATING GATE TRANSISTORS DEFINED BY LOST NITRIDE SPACERS}
전기적으로 소거 가능한 프로그래머블 판독 전용 메모리(EEPROM) 또는 소거 가능한 프로그래머블 판독 전용 메모리(EPROM)으로 알려진 플로팅 게이트 반도체 불휘발성 메모리 셀은 30여년 전에 발명되었다. 이 셀은 통상, MOS 메모리 셀 트랜지스터의 초박막 산화물 윈도우, 즉 유전체를 이용하여, 전하가 그 초박막 산화물 윈도우를 통해서, 기판 영역에 위치한 드레인 또는 소스 전극과 기판 위에 위치한 플로팅 게이트 사이에 또는 이 사이로부터 전송될 수 있다. 플로팅 게이트라는 명칭은 이것이 전기적으로는 어떠한 전극에도 연결되어 있지 않기 때문에 붙여진 것이지만, 박막 산화물 윈도우를 비롯한 유전체 재료로 둘러싸여 있다. 이러한 전하 전송 현상은 "터널링"이라고 하는 놀라운 사건으로서, 전하가 박막 유전체 산화물 윈도우를 통과하여 플로팅 게이트에 도달하는 양자 역학적 작용이다. 그러나, 전기전도(conduction)라고 하는 용어의 일반적 의미에서는, 고려 중인 전압이 비교적낮은 경우에 유전체 재료에는 전기전도가 발생하지 않는다. 메모리 셀의 논리 상태는 소거될 때까지 전하를 저장하는 플로팅 게이트에 전하가 있는 지 또는 없는 지에 따라서 결정된다.
미국 특허 제5,108,939호에서는 플로팅 게이트 영역을 게이트 유전층 위에 종래 방식으로 형성하고 있다. 여기에서는, 사진식각 기술을 이용하여 드레인 영역을 노출시키고 게이트 유전체를 제거한다. 이어서, 이 노출된 드레인 영역 위에 터널 유전체 박층을 형성한다. 이어서, 다결정 실리콘 박층을 형성하고 에칭하여, 이전에 형성된 플로팅 게이트의 엣지를 따라서 다결정 실리콘의 매우 좁은 플로팅 게이트 연장부를 생성한다. 이와 같이 하여 형성된 플로팅 게이트 연장부는 박막 터널 유전체에 의해서 드레인 영역과 분리된다. 이어서, 두께가 플로팅 게이트 연장부 아래에 있는 터널 유전체보다 두꺼운 유전체를 드레인 영역 위에 제공하도록 다른 유전층을 형성한다. 이 특허는 플로팅 게이트에 대해서 터널 산화물을 자기 정렬시키고 터널 산화물을 서브 미크론 단위의 치수, 즉 제조 장비의 특징적 선폭 치수보다 작은 치수로 달성하는 방법을 교시한 것이다. P. Rolandi에게 허여된 미국 특허 제6,156,610호는 EEPROM 구조체를 형성하는 것과 동시에 선택 트랜지스터를 형성하는 것을 개시한 것이다.
발명자가 B. Lojek이고 본 발명의 양수인에게 양도된 종래의 미국 특허 출원 제09/847,810호(이 출원은 2002년 4월 9일에 미국 특허 제6,369,422호로서 허여됨)에서는, 박막 산화물 윈도우의 크기는 한정된 상태를 유지하지만, 전하가 통과하는 산화물 윈도우 부분을 사용되고 있는 제조 장비의 최소 구성 크기 분해능보다 작은크기까지 축소시킬 수 있는 불휘발성 메모리 셀 구조체 제조 방법을 개시하고 있다. 이것은 고정된 크기의 산화물 윈도우를, 크기가 제한되고 통과될 수 있는 전하량을 위치로써 제어하는 방식으로, 위치 지정함으로써 달성된다. 산화물 윈도우는 제1 부분이 2개의 대향하는 필드 산화물 영역 중 하나의 부분 위에 배치되고, 나머지 부분이 MOS 트랜지스터의 채널 영역 위에 배치되지만, 그것의 전면에 걸쳐서 연장하지 않도록 구성된다. 이 때문에, 슬릿이 효과적으로 생성되고, 이 슬릿의 크기는 산화물 윈도우의 위치를 이동시켜서 조정할 수 있다. 필드 산화물 영역 위에 구성된 산화물 윈도우의 부분들은 전하를 플로팅 게이트에 전송하게 하는데 이용될 수 없다. 채널 영역 위에 배치된 산화물 윈도우의 부분만이 이러한 전하 전송 허용에 이용될 수 있다. 따라서, 크기가 매우 작은, 즉 제조 장비의 최소 구성 크기보다 작은 유효 전하 전송 영역을 구성할 수 있다. 필드 산화물을 중첩하고 채널의 폭 전체에 걸쳐 뻗어있지 않은 박막 윈도우가 구성된다. 이러한 점에서, 이 박막 윈도우는 대칭형 박막 윈도우가 채널의 폭 전체에 걸쳐 완전히 뻗어있기 때문에 비대칭이다.
이러한 구성으로 트랜지스터의 크기를 작게할 수 있지만, 박막 윈도우도 더욱 작아지므로, 이 박막 윈도우는 품질을 손상시킬 수도 있는 프로세스 단계로부터 보호되어야 한다. 본 발명의 목적은 크기가 작은, 즉 제조 장비의 구성 크기보다 작은 박막 윈도우를 고안하는 것이지만, 이 박막 윈도우의 품질을 보호하는 방식으로 구성된 것이다.
본 발명은 플로팅 게이트, 불휘발성, 전기적으로 변경 가능한 메모리 셀에 관한 것으로, 특히 초소형 치수로 된 메모리 셀 및 그의 제조 방법에 관한 것이다.
도 1 내지 도 18은 본 발명의 CMOS 메모리 디바이스를 디바이스 제조 공정의 진행 단계별로 도시하는 측면도이다.
도 19 내지 도 23은 도 1 내지 도 18에 도시한 디바이스와 마찬가지로, 래터럴 방향으로 대칭인 CMOS 메모리 디바이스를 디바이스 제조 공정의 진행 단계별로 도시하는 측면도이다.
도 24는 도 23에서와 같이 래터럴 방향으로 대칭인 CMOS 디바이스를 도시한 윗면도로서, 이 대칭 CMOS 디바이스는 래터럴 방향 감지 트랜지스터를 구비하고, 메모리 셀쌍을 형성한다.
도 25는 도 25의 선 A-A'를 따라 절취한 것이 도 24로서, 도 24에 도시한 단일 메모리 셀의 윗면도이다.
도 26은 메모리 셀을 도 25의 선 B-B'을 따라 절취한 단면도이다.
도 27은 메모리 셀을 도 25의 선 C-C'을 따라 절취한 단면도이다.
전술한 목적은 EEPROM 제조 공정의 초기 단계에 박막 터널링 윈도우를 확립함으로써 달성된다. 현재, 프로세스 장비의 특징적인 최소 치수는 사진식각법을 이용하여 만들 수 있는 최소 치수에 의해서 제한되고 있다. 본 발명은 이 제조 공정상 특징적 치수보다 작은 길이 또는 너비를 갖는 박막 윈도우를 생성한다.
기판의 게이트 산화물층 위에 질화물 마스크를 씌워서, 우선, EEPROM 메모리 셀의 자기 정렬 소스 및 드레인 영역을 생성한다. 질화물 마스크는 소스 전극과 드레인 전극 사이에 존재할 향후의 채널을 보호한다. 소스 및 드레인의 형성 이후에,제2 질화물층이 증착되는데, 이 때, 질화물 스페이서는 질화물 마스크의 어느 한쪽 측면 상에 형성되고, 길이가 터널 산화물의 치수가 될 길이를 가지는 소망의 치수로 에칭된다. 질화물 마스크의 한쪽 측면 상에 있는 게이트 산화물은 에칭되어, 이 측면 상에 있는 더미 스페이서는 기판에 근접할 수 있게 된다. 이 더미 스페이서는 향후의 터널 산화물 윈도우의 길이를 정하는 것 이외에는 아무런 목적을 가지고 있지 않는 것이다. 이 스페이서의 크기는 사진식각법으로 만들 수 있는 것보다 작은 것으로서, 통상 1미크론의 몇 분의 1이다. 질화물의 사이드들에 보충적인 산화물 증착으로, 슬롯 내에 약간 질화물 스페이서를 가지는 산화물 네스트를 형성한다. 질화물을 에칭 공정으로 제거하면 이 산화물 네스트는 빈 상태가 된다. 사진식각법의 사진식각 분해능에 의지하기 보다는, 좁은 네스트 또는 슬롯을 에칭할 수 있는 능력에 의해서 이 공간 안에 작은 치수의 박막 윈도우를 형성한다. 질화물 스페이서가 제거되면, 셀의 엣지를 가로질러 박막 터널 산화물층이 도포된다.
2개의 셀이 대칭 관계로 동시에 형성되는 경우에, 박막 산화물은 셀의 엣지를 지나서, 인접한 셀의 엣지를 가로질러, 이 인접한 셀의 더미 스페이서가 이전에 점유한 영역 안까지 연장한다. 2개의 셀을 가로질러 연장하는 이러한 박막 산화물 스트립은 이 2개의 셀의 나머지의 형성을 방해하지 않는다. 예컨대, 각 셀을 가로질러서 폴리1층을 증착하고, 이 폴리1층을 다시 에칭하여 플로팅 게이트를 형성한다. 폴리1 플로팅 게이트의 엣지에 실제의 질화물 스페이서를 형성하는 것은 선택 사양이어도 좋다. 연속되는 산화물층과 폴리2층은 셀 구조체를 완성시킨다. 실제의 질화물 스페이서가 에칭으로 없어진 이전의 더미 스페이서와 동일한 위치에 있지 않다는 점을 주목하여야 한다. 선택 사양인 실제의 스페이서는 제자리에 남아서, 래터럴(lateral) 방향으로 움직이는 전자로부터 폴리1 플로팅 게이트의 엣지를 보호하거나 이온이 이 플로팅 게이트 안으로 마이그레이션하여 들어가거나 또는 이 플로팅 게이트 밖으로 마이그레이션하여 나오는 것을 방지한다.
선택 트랜지스터는 선택된 층 및 단계, 예컨대 소스 및 드레인의 형성을 위한 주입 단계, 질화물 제거에 뒤이은 산화물 증착 단계 등을 이용하여 EEPROM 구조체와 동시에 형성될 수 있다. 이 산화물 증착은 선택 트랜지스터의 게이트 산화물을 형성하지만, EEPROM 디바이스의 인터폴리 산화물도 형성한다. 산화물 증착에 뒤이어 폴리2층 증착을 행한다. 이와 같이 하여, 선택 트랜지스터와 EEPROM 트랜지스터가 완성된다.
도 1을 참조하면, 기판(11)은 어느 하나의 전도성 타입, 예컨대 p-타입일 수 있다. 기판은 디바이스의 활성 영역을 정하는 분리 장벽을 형성하는 필드 산화물 영역(13)을 갖는다. 반(半)리세스형 실리콘 이산화물 부분 확산 LOCOS 구조체가 도시되어 있지만, 주입 영역을 포함해서, 다른 분리 및 기술이 조합되거나 이것들로 대체되어도 좋다.
도 2에서, 실리콘 이산화물층(15)은 기판(11) 표면의 활성 영역에 약 350Å의 두께로 열적 성장되어, 게이트 산화물층을 형성한다. 이 게이트 산화물층은 기판을 가로질러 연장하여 필드 산화물 영역(13)에 접한다.
도 3에서, 질화물층(17)은 활성 영역에서 게이트 산화물층(15) 위에 통상1,500Å의 두께로 증착된다. 질화물층은 화학 기상 증착법으로 성장될 수 있으며, 디바이스를 가로질러 연장하여 산화물층(15)을 덮고 필드 산화물 분리 영역(13)에 접한다.
도 4에서, 질화물층(17)을 에칭하여, 기판(11)에서 메모리 트랜지스터의 채널이 될 영역을 보호하는 질화물 주입 마스크(19)를 남긴다. 질화물층의 에칭은 습식 화학 에칭법을 이용하여 행해질 수 있다.
도 5에서, 화살표 I는 매립형 주입을 위한 이온 주입을 나타내는 것이다. 질화물 마스크(19)는 바로 아래의 채널 영역에 주입되지 않도록 이온을 차단하지만, 이온은 질화물 마스크(19)의 래터럴 방향 사이드를 따라서 통과하여, 각각 매립형 주입 영역(21 및 23)을 형성한다. 이온 주입 후에, 디바이스를 700℃의 온도로 어닐링하여, 층 구조체의 작은 결정 결함 및 스트레스를 제거한다.
도 6에서, 레지스트층(14)은 산화물층(15)의 왼쪽 부분을 보호하는 반면에, 산화물층(15) 중에서, 질화물 마스크층(19)의 오른쪽 엣지에서부터 필드 산화물(13)에 이르는 영역(25)은 제거된다. 이 영역(25)은 질화물 마스크의 한쪽 사이드에 있는 산화물만이 제거되도록 반응성 이온 에칭법으로 제거될 수 있다. 이어서, 레지스트층(14)이 제거된다.
도 7에서, 이 제거된 영역(25)의 기판(11) 위에 약 80Å의 초박막 산화물층(30)이 증착된다. 화학 기상 증착법으로 증착된 이 초박막 산화물층은 웨이퍼 상의 다른 곳에도 존재할 수 있지만, 다른 곳에 존재하는 것은 무의미하다.
도 8에서, 제2 질화물층(27)은 디바이스를 가로질러 양쪽 엣지의 필드 산화물 영역(13)을 덮도록 증착된다. 제2 질화물층은 두께가 약 1,500Å이다. 그 후에, 이 질화물층은 도 9에서 보는 바와 같이 에칭되어, 질화물 마스크(19)의 양쪽 측면에 더미 질화물 스페이서(31 및 33)를 남긴다. 스페이서(31)의 크기는 향후의 터널 산화물 영역의 크기를 결정짓는다. 스페이서(31 및 33)는 트랜지스터의 게이트의 양쪽 측면에 사용되는 스페이서와 유사하게 보이지만, 이들 스페이서가 훨씬 더 얇고 다음에 없어질 것이므로, "더미" 스페이서라고 부른다. 더미 스페이서(31)는 반응성 이온 에칭법으로 생성된 공간에 이전에 증착된 초박막 산화물층의 위에 위치하고 있다는 점을 주목한다. 더미 스페이서(31)가 차지하는 범위는 결과로서 생성될 터널 산화물 윈도우의 치수에 상당한다.
도 10에 도시하는 바와 같이, 질화물층의 바깥쪽에는 열적 산화물층(37)이 증착된다. 열적 산화물층의 두께는 약 350Å이다. 이 열적 산화물층의 목적은 질화물 마스크의 오른쪽에 있는 산화물을 두껍게 하여, 더미 스페이서(31)가 존재하는 "네스트"를 형성하는데 있다.
도 11에서, 질화물층은 제거된 상태에 있다. 쇼트 산화물 에칭법으로 열적 산화물층(37)을 얇게 한 다음에, 습식 질화물 에칭법으로 질화물 마스크(19)와 더미 질화물 스페이서(31 및 33)를 제거한다.
도 11에서, 초박막 산화물층(30)은 드레인(23) 위의 개방된 영역(25)에 남아 있다. 또한, 게이트 산화물층(15)도 역시 질화물층의 제거 후에 그대로 남아 있다.
도 12에서, 초박막 산화물층(30)은 습식 산화물 에칭법으로 제거된 상태에 있고, 이어서, 도 13에서, 터널 산화물층(40)이 약 70Å의 두께로 성장된다. 영역(25)의 터널 산화물층을 주입부(23) 바로 위의 터널 산화물 윈도우라고 부른다. 이 윈도우는 사진식각법을 이용하지 않고 형성된 것이라는 점을 주목한다. 이 윈도우의 좁은 길이는 1Å보다 작다. 스페이서(31)가 이전에 점유했던 공간에 빈 스페이서 네스트가 생성되었다.
도 14에서, 제1 전도성 폴리실리콘층(41)이 산화물층(15) 위에 증착되어, 폴리1층을 형성한다. 이 폴리1층의 일부분은 기판을 향해서 아래 방향으로 강하하여, 드레인(23) 위에서 스페이서 네스트를 점유하고 있는 박막 산화물 윈도우(40)에 접한다. 이 강하 영역(43)은 전자가 폴리1층의 상측 부분, 즉 플로팅 게이트로 흘러 들어가는 경로를 형성하게 될 것이다.
도 15에서, 폴리1층(41)과 그 아래의 산화물층(15)을 에칭하여, 산화물 부분들이 각각 주입 영역(21 및 23) 위에 연장해 있는 상태에 있다. 전하는, 드레인 전극이 될 추가 주입 이후에, 주입 영역으로부터, 폴리실리콘 게이트(41)의 강하 영역(43)에 있는 터널 산화물 윈도우를 통과하여 흐를 수 있다.
도 16에서, 선택 사양인 질화물 스페이서(51 및 53)가 폴리실리콘 게이트(41)의 양쪽 측면에 증착될 수 있다. 이러한 스페이서 형성법은 공지되어 있으며, 이러한 스페이서는 움직이는 이온(mobile ion)을 제한 또는 금지시키거나 전하가 양쪽 측면을 통해서 폴리1 플로팅 게이트에 진입하지 못하게 하는 역할을 한다. 폴리1층 위에는 통상의 두께가 350Å인 ONO(Oxy-Nitride-Oxy) 또는 인터폴리 유전층이 배치된다.
도 17에서, 제어 폴리라고 부르는 제2 전도성 폴리실리콘층, 즉 폴리2층(57)이 인터폴리 유전층, 즉 층(55)과 질화물 스페이서(51 및 53) 위에 증착된 상태에 있다. 폴리2층(57)과 폴리1층(41)은 서로 평행하고, 또 서로 이격되어 있다.
도 18에서, 상부 층(55 및 57)을 에칭하여, 폴리1층(41) 위의 폴리2층(57)을 남긴다. 선택 사양인 질화물 스페이서(51 및 53)는 폴리1층(41)과 그 아래의 산화물층을 보호하는 보호 장벽으로 남아 있다. 소스 및 드레인 주입(22 및 24)은 자기 정렬 도구인 ONO 층을 이용하여 행해질 수 있다. 소스 및 드레인 주입부(22 및 24)는 주입부(21 및 23)보다 큰 도펀트 농도 및 에너지를 갖는다. 추가의 질화물 스페이서(52 및 54)는 선택 사양으로 폴리2층(57)을 보호한다.
도 19에서, 대칭된 한 쌍의 CMOS 디바이스를 동일한 종류 및 전도성으로 형성한 것이 도시되어 있다. 기판은 이전의 실시예에서와 같이 준비된다. 이전의 실시예에서의 몇 개의 단계는 하나의 단계로 통합된다. 도 19에서, 산화물층(115)은 도핑된 기판(111) 위에 증착된다. 다음에, 이 산화물층 위에 질화물층이 증착되며, 이 산화물층과 질화물층의 두께는 이전의 실시예에서 이미 설명한 두께와 동일하다. 이 질화물층을 에칭하여 질화물 마스크(118 및 119)를 만든다. 이 질화물 마스크(118 및 119)는 소스(121)와 드레인(123)을 형성한 이후에 채널 영역을 보호하는 역할을 한다. 소스(121)와 드레인(123)은 자기 정렬을 위한 질화물 마스크(118 및 119)를 이용하여 이온 주입법으로 형성된다.
도 20에서, 산화물은 에칭법으로 질화물 마스크(118 및 119)의 바깥쪽 래터럴 방향 엣지부터 제거된다. 층(115)의 산화물이 제거된 후에, 박막 산화물층이 약 80Å의 두께로 재성장되고, 이것은 도 7에 도시한 성장에 상당한다. 원래의 산화물층(115)은 드레인(123)과 이 드레인의 양쪽 사이드의 채널 영역에서 완전한 높이로 존재한다. 다음에, 활성 영역 전역에 걸쳐서 제2 질화물층을 증착하지만, 이 제2 질화물층은 다시 에칭되어, 도 21에 도시한 스페이서(131, 132, 134 및 135)를 형성한다. 이 스페이서들은 도 9를 참조하여 이미 설명한 더미 스페이서이다. 열적 산화물층은 도 10을 참조하여 이미 설명한 바와 같이 소스 위에 증착되고, 이어서 다시 에칭되어, 소스(121) 위에 약 350Å의 산화물층을 남긴다. 다음에, 도 22에 도시한 바와 같이 질화물층 전부를 제거하고, 스페이서 아래에 있는 박막 산화물층은 개구부(136 및 137)로 대체된다. 이것은 도 11 내지 도 13에 관한 설명에 상당한다.
도 23에서, 제1 폴리실리콘층을 산화물층 위에 증착하고 다시 에칭하여, 플로팅 게이트(141 및 142)를 형성한다. 이들 플로팅 게이트는 주입 영역(121) 바로 위의 박막 터널 산화물과 접하는 강하 영역(143 및 144)을 갖는다. 이와 같이 하여, 추가의 도핑으로 소스와 드레인을 만든 후에, 전자는 소스 영역에서부터 플로팅 게이트로 전달될 수 있다.
도 24에서, 최종의 선택 트랜지스터쌍(175 및 176)은 플로팅 게이트(143 및 144)가 대칭형으로 된 상태에 있다. 각 플로팅 게이트는 절연층(153), 통상 ONO로 덮이고, 이것은 다시 산화물층(155)으로 덮인 다음에, 제2 폴리실리콘층(156)으로 이어지며, 그 결과, 폴리2층을 형성한다. 동일한 폴리실리콘층은 산화물층(157) 상의 선택 트랜지스터(175)용 전극(161)을 형성한다. 플로팅 게이트 트랜지스터 상의 전도층(159)을 통해서, 유사한 메모리 셀들로 된 그룹이 소거 또는 프로그래밍될수 있다. 마찬가지로, 선택 트랜지스터(175)에서 산화물층(157) 위에 위치한 폴리2층(161)을 통해서는, 관련 메모리 셀 트랜지스터가 소거 또는 프로그래밍될 수 있다. 폴리2층(161) 위의 금속층(174)은 선택 트랜지스터 그룹과의 통신을 지원한다. 접촉부(163)는 트랜지스터쌍의 엣지에 선택 트랜지스터용 전극으로 배치되어, 선택 트랜지스터의 소스 또는 드레인과 통신할 수 있다. 금속층(159)이 워드선이면, 접촉부(163)는 비트선이 된다.
도 25에서, 각종 영역이 윗면도로 나타나 있고, 여기서, 선 201 내지 211은 도 24의 왼쪽에 있는 메모리 트랜지스터의 유사한 점선에 상당한다. 선쌍(201 및 202)은 접촉 영역(163)을 가리킨다. 선(203 및 204)은 전도층(161)의 양쪽 엣지에 상당한다. 굵은선(212 및 213)은 굵은선(214 및 215)과 마찬가지로 활성 영역의 경계를 정한다. 선(205)은 왼쪽에 있는 트랜지스터의 대략의 소스(121) 개시부를 나타낸다. 선쌍(206 및 210)은 폴리1층의 넓이를 가리킨다. 선쌍(207 및 208)은 터널 산화물층의 길이를 가리킨다. 선(208 및 209)은 전도성 전극(159)의 넓이에 상당한다. 선(210)은 폴리1층의 가장 끝부분을 가리키고, 선(211)은 박막 산화물의 가장 큰 넓이를 가리킨다.
도 26에서, 선택 트랜지스터의 구성이 도시되어 있다. 이 도면에 도시되지 않은 소스 및 드레인 영역은 필드 산화물 영역(313 및 315) 사이에 안티 펀치 쓰루(ATP) 층을 가지는 기판 내에 형성된다. 이들 필드 산화물 영역은 선택 트랜지스터의 경계를 정한다. 기판 위에는 도 24에도 도시되어 있는 후막 산화물층(157)이 있다. 이 후막 산화물층 위에는 트랜지스터의 상부 전체에 걸쳐서 뻗어 있고 도 25의선(203 및 204) 사이에 존재하는 폴리2층(161)이 있다. 선택 트랜지스터에서는 폴리1층이 사용되지 않는다는 점을 주목한다.
도 27에서, 디바이스를 둘러싸는, 메모리 셀 트랜지스터의 일부, 즉 폴리1층(143)이 2개의 필드 산화물 영역(13) 사이에 있다. 도 26의 산화물층(157)과 동일한 시점에 제조된 산화물층(155)은 폴리1층(143) 위에 위치하고 있다. 폴리2층(159)은 후막 산화물층 위에 있으며, 도 24에도 도시되어 있다. 도 26과 도 27은 한 쌍의 필드 산화물 영역의 디바이스 구조체를 도시하고 있지만, 구성은 오른쪽과 왼쪽으로 유사하게 연장하여 다른 디바이스를 유사한 디바이스의 어레이로 포함하는 것이 가능하다. 메모리 칩은 다수 비트 너비와 다수 워드 길이의 곱으로 된 셀 어레이를 포함하고 있는 것이 일반적이다. 산화물층(151 및 157)은 비교적 두껍기 때문에, 폴리2층의 제어 게이트에는 큰 전압, 예컨대 12볼트가 나타날 수 있지만, 폴리1층의 전하 저장과 관련하여서는 통상 매우 작은 전압이 사용된다.

Claims (12)

  1. 특징적인 최소 특성 치수를 가지는 프로세스 장비를 이용하여 작은 박막 윈도우를 구비하는 전기적으로 소거 가능한 프로그래머블 판독 전용 메모리(EEPROM) 구조체를 제조하는 방법으로서,
    기판(11)의 활성 영역(212, 213)을 정하는 단계와,
    상기 EEPROM 구조체에서 활성 기판 영역에 증착된 게이트 산화물층(15) 위의 층에 엣지를 정하여 질화물 마스크(19)를 형성하는 단계와,
    소스(21) 및 드레인(23)의 자기 정렬을 위한 상기 질화물 마스크(19)의 정해진 엣지를 이용하여 상기 활성 기판 영역에 매립형 주입 영역(21, 23)을 확립하는 단계와,
    상기 소스 영역과 상기 드레인 영역 중 하나 위에 바닥을 갖는 스페이서 네스트를 형성하도록 상기 질화물 마스크(19)의 엣지를 따라서 상기 게이트 산화물층(15)을 지나 상기 기판(11)의 근처까지 아래 방향으로 에칭하는 단계와,
    상기 스페이서 네스트에서 상기 질화물 마스크(19)의 측면 상에 인접하게 더미 질화물 스페이서(31)를 형성하고 상기 스페이서 네스트의 상기 바닥 위에 배치하는 단계와,
    상기 스페이서 네스트를 개방하도록 상기 질화물 마스크(19)와 상기 더미 질화물 스페이서(31) 모두를 동시에 제거하는 단계와,
    상기 스페이서 네스트의 상기 바닥을 포함하는 상기 기판의 일부를 가로질러박막 터널 산화물층(40)을 증착하는 단계와,
    상기 게이트 산화물층(15) 위에 배치되도록 폴리1 플로팅 게이트층(41)을 증착하고 상기 폴리1 플로팅 게이트층(41)으로부터 절연층(55)에 의해서 이격되도록 폴리2 제어층(57)을 증착함으로써 상기 EEPROM 구조체를 완성하는 단계
    를 포함하고,
    상기 폴리1 플로팅 게이트층(41)은 상기 박막 터널 산화물층(40) 위의 상기 스페이서 네스트를 점유하는 강하 영역(43)을 가지며,
    상기 소스 및 드레인 영역(21, 23) 중 상기 하나는 상기 박막 터널 산화물층(40)을 통해서 상기 폴리1 플로팅 게이트층(41)의 상기 강하 영역(43)에 전하를 전송하는 것인 EEPROM 구조체 제조 방법.
  2. 제1항에 있어서, 상기 스페이서 네스트는 상기 프로세스 장비의 특징적 특성 치수보다 짧은 길이를 가지는 것인 EEPROM 구조체 제조 방법.
  3. 제1항에 있어서, 상기 소스 및 드레인 영역은 이온 주입법에 의해서 확립되는 것인 EEPROM 구조체 제조 방법.
  4. 제1항에 있어서, 상기 질화물 마스크 및 게이트 산화물층은 상기 기판 위에 두께를 가지고, 상기 질화물 마스크의 두께는 상기 게이트 산화물층의 두께를 3 대 1보다 큰 비율로 초과하는 것인 EEPROM 구조체 제조 방법.
  5. 제1항에 있어서, 상기 EEPROM 구조체 제조 방법은 상기 폴리1 플로팅 게이트층의 형성 이후에 상기 폴리1 플로팅 게이트층의 래터럴 방향 엣지들에 질화물 스페이서들을 증착하는 단계를 더 포함하는 것인 EEPROM 구조체 제조 방법.
  6. 특징적인 최소 특성 치수를 가지는 프로세스 장비를 이용하여 작은 치수의 박막 윈도우를 구비하는 전기적으로 소거 가능한 프로그래머블 판독 전용 메모리(EEPROM) 구조체를 제조하는 방법으로서,
    자기 정렬되는 소스 및 드레인 전극 주입에 적합하도록 기판 상의 게이트 산화물 위에 질화물 마스크를 확립하는 단계와,
    소스 및 드레인 전극을 주입하는 단계와,
    상기 질화물 마스크의 래터럴 방향 엣지들에 더미 질화물 스페이서들(이들 더미 질화물 스페이서들 중 하나는 상기 소스 전극과 상기 드레인 전극 중 하나에 근접함)을 구축하는 단계와,
    상기 소스와 상기 드레인의 적어도 일부를 덮도록 상기 질화물 마스크 주변에 산화물층을 확립하는 단계와,
    상기 소스 전극과 상기 드레인 전극 중 하나에 근접한 더미 질화물 스페이서의 아래에 위치한 산화물 대신에 스페이서 네스트를 생성하도록, 상기 더미 질화물 스페이서를 포함하는 모든 질화물을 제거하는 단계와,
    적어도 상기 스페이서 네스트에 초박막 터널 산화물층을 증착하는 단계와,
    상기 게이트 산화물층 위에 배치되도록 폴리1 플로팅 게이트층을 증착하고 상기 폴리1 플로팅 게이트층으로부터 절연층에 의해서 이격되도록 폴리2 제어층을 증착함으로써 상기 EEPROM 구조체를 완성시키는 단계
    를 포함하고,
    상기 플로팅 게이트층은 상기 박막 터널 산화물층 위의 상기 스페이서 네스트를 점유하는 강하 영역을 가지며,
    상기 소스 및 드레인 전극 중 상기 하나는 상기 박막 터널 산화물을 통해서 상기 플로팅 게이트의 상기 강하 영역에 전하를 전송하는 것인 EEPROM 구조체 제조 방법.
  7. 제6항에 있어서, 상기 각 EEPROM 구조체의 상기 스페이서 네스트는 상기 프로세스 장비의 특징적 특성 치수보다 짧은 길이를 가지는 것인 EEPROM 구조체 제조 방법.
  8. 제6항에 있어서, 상기 더미 스페이서는 질화물 재료로 만들어지는 것인 EEPROM 구조체 제조 방법.
  9. 제6항에 있어서, 상기 EEPROM 구조체 제조 방법은 필드 산화물 영역을 가지는 활성 영역을 정하는 단계를 더 포함하고, 상기 초박막 터널 산화물은 상기 폴리1층의 강하 영역의 한쪽 측면으로부터 필드 산화물 영역까지 연장하는 것인 EEPROM구조체 제조 방법.
  10. 제6항에 있어서, 상기 EEPROM 구조체 제조 방법은 상기 EEPROM 구조체를 형성함과 동시에 선택 트랜지스터를 형성하는 단계를 더 포함하고, 상기 선택 트랜지스터는 상기 EEPROM 구조체에 인접한 것인 EEPROM 구조체 제조 방법.
  11. 특징적인 최소 특성 치수를 가지는 프로세스 장비를 이용하여 작은 치수의 박막 윈도우를 각각 구비하는 동형의 대칭형 전기적으로 소거 가능한 프로그래머블 판독 전용 메모리(EEPROM) 구조체를 제조하는 방법으로서,
    2개의 EEPROM 구조체를 형성하기 위해서, 자기 정렬되는 소스 및 드레인 전극 주입에 적합하도록 기판 상에서 이격되어 있는 2개의 각 게이트 산화물층 위에 질화물 마스크를 확립하는 단계와,
    각 EEPROM 구조체에 소스 및 드레인 전극을 주입하는 단계와,
    상기 질화물 마스크의 래터럴 방향 엣지들에 더미 질화물 스페이서들(이들 각 더미 질화물 스페이서쌍 중 하나는 상기 소스 전극과 상기 드레인 전극 중 하나에 근접함)을 구축하는 단계와,
    상기 소스와 상기 드레인의 적어도 일부를 덮도록 상기 질화물 마스크 주변에 산화물층을 확립하는 단계와,
    상기 소스 전극과 상기 드레인 전극 중 하나에 근접한 더미 질화물 스페이서의 아래에 위치한 산화물 대신에 스페이서 네스트를 생성하도록, 상기 더미 질화물스페이서를 포함하는 모든 질화물을 제거하는 단계와,
    적어도 상기 스페이서 네스트에 초박막 터널 산화물층을 증착하는 단계와,
    상기 게이트 산화물층 위에 배치되도록 폴리1 플로팅 게이트층을 증착하고 상기 폴리1 플로팅 게이트층으로부터 절연층에 의해서 이격되도록 폴리2 제어층을 증착함으로써 상기 EEPROM 구조체를 완성시키는 단계
    를 포함하고,
    상기 각 플로팅 게이트층은 상기 박막 터널 산화물층 위의 상기 스페이서 네스트를 점유하는 강하 영역을 가지며,
    상기 소스 및 드레인 전극 중 상기 하나는 상기 박막 터널 산화물을 통해서 상기 EEPROM 구조체의 상기 플로팅 게이트의 상기 강하 영역에 전하를 전송하는 것인 동형의 대칭형 EEPROM 구조체 제조 방법.
  12. 제11항에 있어서, 상기 동형의 대칭형 EEPROM 구조체 제조 방법은 상기 EEPROM 구조체들을 형성함과 동시에 대향하는 선택 트랜지스터쌍을 형성하는 단계를 더 포함하고, 상기 각 선택 트랜지스터는 상기 EEPROM 구조체들 중 하나에 인접한 것인 동형의 대칭형 EEPROM 구조체 제조 방법.
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