KR100303916B1 - 플레쉬 메모리 셀의 제조방법 - Google Patents
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Abstract
본 발명은 플레쉬 메모리 셀의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상의 활성영역에 제 1 게이트산화막을 형성하고 상기 제 1 게이트산화막 상에 상기 활성영역의 일측을 제외한 부분에 제 1 다결정실리콘층을 형성하는 공정과, 상기 반도체기판의 상기 활성영역의 일측에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 제 1 게이트산화막의 노출된 부분을 제거하고 상기 반도체기판 및 제 1 다결정실리콘층의 노출된 측면에 제 1 게이트산화막 보다 얇은 두께의 제 2 게이트산화막을 선택적으로 형성하는 공정과, 상기 제 1 다결정실리콘층을 활성영역의 중앙 부분에만 잔류하도록 타측에 형성된 것을 상기 제 1 게이트산화막이 노출되도록 제거하는 공정과, 상기 제 1 다결정실리콘층의 측면에 측벽 형상의 제 2 다결정실리콘층을 형성하고 상기 반도체기판에 제 2 도전형을 이온 주입하여 소오스 및 드레인영역을 형성하되 상기 소오스영역을 상기 저농도영역에 에워싸이도록 형성하는 공정과, 상술한 구조 상에 제 3 다결정실리콘층, 층간절연막 및 제 4 다결정실리콘층을 순차적으로 형성하고 상기 제 4 다결정실리콘층, 층간절연막 및 제 3 다결정실리콘층을 순차적으로 패터닝하여 상기 제 1, 제 2 및 제 3 다결정실리콘층으로 이루어진 플로팅게이트와 상기 제 4 다결정실리콘으로 이루어진 콘트롤게이트를 형성하는 공정을 구비한다.
Description
본 발명은 플레쉬 메모리 셀의 제조방법에 관한 것으로서, 특히, 소오스영역에서 높은 항복전압(breakdown voltage)을 가지며 프로그램시 드레인 디스터브(disturb) 특성을 향상시킬 수 있는 플레쉬 메모리 셀의 제조방법에 관한 것이다.
플레쉬 메모리 셀은 메모리 어레이 셀들을 동시에 소거(erase)시킬 수 있으므로 소거 속도가 빠른 비활성 메모리 소자이다.
플레쉬 메모리 셀은 반도체기판 및 소오스를 접지시킨 상태에서 드레인에 5V 정도의 전압을 인가하여 드레인영역 근방에서 발생되는 열전자(hot electron)을 콘트롤게이트에 약 12V 정도의 고전압을 인가하여 플로팅게이트에 주입시키므로써 데이터를 프로그램(program)한다. 그리고, 반도체기판 및 콘트롤게이트를 접지시키고 드레인을 플로팅시킨 상태에서 소오스에 12V 정도의 고전압을 인가하여 플로팅게이트에서 소오스로 전자를 Fowler-Nordheim 터널링시키므로써 프로그램된 데이터를 소거(erase)한다.
ETOX(EEPROM Tunneling Oxide) 구조를 갖는 플레쉬 메모리는 셀은 터널링산화막으로도 불리는 게이트산화막 상에 부유게이트(floating gate)가 형성되고, 이 부유게이트 상에 실리콘산화물 또는 실리콘산화물/실리콘질화물/실리콘산화물(이하, ONO라 칭함)로 이루어진 층간유전막이 형성되며, 이 층간유전막 상에 제어게이트(control gate)가 중첩되게 형성된 구조를 갖는다.
도 1a 내지 도 1d는 종래 기술에 따른 플레쉬 메모리 셀의 제조공정도이다.
도 1a를 참조하면, P형의 반도체기판(11) 상에 LOCOS(Local Oxidation of Silicon) 방법 또는 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역을 한정하는 필드절연막(13)을 형성한다.
반도체기판(11)의 필드절연막(13)이 형성되지 않은 소자의 활성영역에 열산화 방법에 의해 터널링산화막으로 이용되는 게이트산화막(15)을 형성한다. 필드절연막(13) 및 게이트산화막(15) 상에 제 1 다결정실리콘층(17)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 두껍게 증착한다. 그리고, 제 1 다결정실리콘층(17)을 채널의 길이 방향으로 스트라이프 형상을 갖도록 포토리쏘그래피(photolithography) 방법으로 패터닝한다.
도 1b를 참조하면, 반도체기판(11) 상에 패터닝된 제 1 다결정실리콘층(27)을 덮는 ONO 구조의 층간절연막(19)을 형성하고, 이 층간절연막(19) 상에 CVD 방법에 의해 제 2 다결정실리콘층(21)을 형성한다.
도 1c를 참조하면, 제 2 다결정실리콘층(21) 상에 포토레지스트(도시되지 않음)를 도포한 후 노광 및 현상에 의해 채널의 길이 방향과 수직하는 채널의 폭 방향으로 길게 패터닝한다.
그리고, 포토레지스트를 마스크로 사용하여 제 2 다결정실리콘층(21), 층간절연막(19), 제 1 다결정실리콘층(17) 및 게이트산화막(15)을 순차적으로 패터닝한다. 이 때, 제 1 및 제 2 다결정실리콘층(17)(21)의 식각되지 않고 잔류하는 부분은 각각 플로팅게이트(23) 및 콘트롤게이트(25)가 된다. 포토레지스트를 제거한다.
상술한 구조의 전 표면에 다시 포토레지스트(27)를 도포한 후 노광 및 현상하여 플로팅게이트(23) 및 콘트롤게이트(25)의 일측을 노출시킨다. 그리고, 포토레지스트(27)를 마스크로 사용하여 반도체기판(11)의 노출된 부분에 인(P) 등의 확산 속도가 빠른 N형의 불순물을 5×1014∼1×1015/㎠ 정도의 도우즈로 이온 주입하여 저농도영역(29)을 형성한다. 이 때, 저농도영역(29)은 측방으로도 확산되어 플로팅게이트(23)와 소정 부분 중첩되게 형성된다.
도 1d를 참조하면, 포토레지스트(27)를 제거한다. 그리고, 콘트롤게이트(25)를 마스크로 사용하여 As 등의 확산 속도가 느린 N형의 불순물을 5×1015∼1×1016/㎠ 정도의 도우즈로 이온 주입하여 고농도의 소오스 및 드레인영역(31)(33)을 형성한다. 이 때, As 등의 불순물은 확산 속도가 늦으므로 소오스 및 드레인영역(31)(33)은 얕은 깊이로 형성되며, 특히, 소오스영역(33)은 저농도영역(29)에 의해 에워싸여 형성된다.
상술한 바와 같이 형성된 플레쉬 메모리 셀은 소오스영역에 고전압을 인가하여 플로팅게이트에 저장된 전하를 소오스영역으로 터널링시켜 소거할 때 저농도영역에 의해 소오스영역과 반도체기판의 접합이 파괴되는 항복 현상의 발생을 억제하는 데, 상기에서 터널링산화막이 얇으므로 전하의 터널링이 용이하다.
그러나, 상술한 구조의 플레쉬 메모리 셀은 플로팅게이트와 소오스영역의 중첩면적이 작으로 소거 효율이 저하되는 문제점이 있었다. 또한, 게이트산화막이 얇게 형성되므로 프로그램시 인가되는 드레인 전압에 의해 원하지 않는 셀이 프로그램되는 드레인 디스터브(drain disturb) 현상이 발생되어 소자의 신뢰성을 저하시키는 문제점이 있었다.
따라서, 본 발명의 목적은 플로팅게이트와 소오스영역의 중첩 면적을 증가시켜 소거 효율을 향상시킬 수 있는 플레쉬 메모리 셀의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 프로그램시 원하지 않는 셀이 프로그램되는 드레인 디스터브(drain disturb) 현상의 발생을 억제하여 소자의 신뢰성을 향상시킬 수 있는 플레쉬 메모리 셀의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 플레쉬 메모리 셀의 제조 방법은 제 1 도전형의 반도체기판 상의 활성영역에 제 1 게이트산화막을 형성하고 상기 제 1 게이트산화막 상에 상기 활성영역의 일측을 제외한 부분에 제 1 다결정실리콘층을 형성하는 공정과, 상기 반도체기판의 상기 활성영역의 일측에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 제 1 게이트산화막의 노출된 부분을 제거하고 상기 반도체기판 및 제 1 다결정실리콘층의 노출된 측면에 제 1 게이트산화막 보다 얇은 두께의 제 2 게이트산화막을 선택적으로 형성하는 공정과, 상기 제 1 다결정실리콘층을 활성영역의 중앙 부분에만 잔류하도록 타측에 형성된 것을 상기 제 1 게이트산화막이 노출되도록 제거하는 공정과, 상기 제 1 다결정실리콘층의 측면에 측벽 형상의 제 2 다결정실리콘층을 형성하고 상기 반도체기판에 제 2 도전형을 이온 주입하여 소오스 및 드레인영역을 형성하되 상기 소오스영역을 상기 저농도영역에 에워싸이도록 형성하는 공정과, 상술한 구조 상에 제 3 다결정실리콘층, 층간절연막 및 제 4 다결정실리콘층을 순차적으로 형성하고 상기 제 4 다결정실리콘층, 층간절연막 및 제 3 다결정실리콘층을 순차적으로 패터닝하여 상기 제 1, 제 2 및 제 3 다결정실리콘층으로 이루어진 플로팅게이트와 상기 제 4 다결정실리콘으로 이루어진 콘트롤게이트를 형성하는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 플레쉬 메모리 셀의 제조공정도
도 2a 내지 도 2e는 본 발명에 따른 플레쉬 메모리 셀의 제조공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 플레쉬 메모리 셀의 제조공정도이다.
도 2a를 참조하면, P형의 반도체기판(41) 상에 LOCOS 방법 또는 STI 방법에 의해 소자의 활성영역을 한정하는 필드절연막(43)을 형성한다.
반도체기판(41)의 필드절연막(43)이 형성되지 않은 소자의 활성영역에 열산화 방법에 의해 200∼400Å 정도 두께의 제 1 게이트산화막(45)을 형성한다. 필드절연막(43) 및 제 1 게이트산화막(45) 상에 CVD 방법에 의해 불순물이 도핑된 제 1 다결정실리콘층(47)을 형성한다. 그리고, 제 1 다결정실리콘층(47)을 포토리쏘그래피 방법으로 채널의 길이 방향으로 길게 패터닝한다. 이 때, 제 1 다결정실리콘층(47)을 소자의 활성영역의 일측에 형성된 제 1 게이트산화막(45)이 노출되도록 패터닝한다.
제 1 게이트산화막(45)의 노출된 부분을 관통하도록 인(P) 등의 확산 속도가 빠른 N형의 불순물을 5×1013∼1×1014/㎠ 정도의 도우즈로 이온 주입하여 반도체기판(41)에 저농도영역(49)을 형성한다. 이 때, 저농도영역(49)은 측방으로도 확산되어 제 1 다결정실리콘층(47)와 소정 부분 중첩되게 형성된다.
도 2b를 참조하면, 제 1 게이트산화막(45)의 노출된 부분을 반도체기판(41)이 노출되도록 습식 식각하여 제거한다. 반도체기판(41)의 노출된 부분과 제 1 다결정실리콘층(47) 표면을 80∼150Å 정도 두께로 산화하여 터널링산화막으로 사용되는 제 2 게이트산화막(51)을 형성한다. 그리고, 제 2 게이트산화막(51)을 반도체기판(41)과 제 1 다결정실리콘층(47)의 측면에만 남도록 선택적으로 식각한다.
제 1 다결정실리콘층(47)을 소자의 활성영역의 타측에 형성된 제 1 게이트산화막(45)이 노출되도록 패터닝한다. 이 때, 제 1 다결정실리콘층(47)은 소자의 활성영역의 중앙 부분에만 잔류하게 된다.
도 2c를 참조하면, 제 1 다결정실리콘층(47)의 측면에 측벽 형상의 제 2 다결정실리콘층(53)을 형성한다. 상기에서 제 2 다결정실리콘층(53)은 상술한 구조의 전 표면에 CVD 방법으로 제 1 다결정실리콘(47)을 덮도록 증착한 후 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법 등으로 제 1 및 제 2 게이트산화막(45)(51)이 노출되도록 에치백(etchback)하므로써 형성된다.
제 1 및 제 2 다결정실리콘(47)(53)을 마스크로 사용하여 As 등의 확산 속도가 느린 N형의 불순물을 5×1015∼1×1016/㎠ 정도의 도우즈로 이온 주입하여 고농도의 소오스 및 드레인영역(55)(57)을 형성한다. 이 때, As 등의 불순물은 확산 속도가 늦으므로 소오스 및 드레인영역(55)(57)은 얕은 깊이로 형성되는 데, 특히, 소오스영역(55)은 저농도영역(49)에 에워싸이도록 형성된다.
도 2d를 참조하면, 상술한 구조 상에 제 3 다결정실리콘층(59), ONO 구조의 층간절연막(61) 및 제 4 다결정실리콘층(63)을 순차적으로 형성한다. 이 때, 제 3 다결정실리콘층(59)은 제 1 및 제 2 다결정실리콘층(47)(53)과 접촉되어 전기적으로 연결된다.
도 2e를 참조하면, 제 4 다결정실리콘층(63) 상에 포토레지스트(도시되지 않음)를 도포한 후 노광 및 현상에 의해 채널의 길이 방향과 수직하는 채널의 폭 방향으로 길게 패터닝한다.
포토레지스트를 마스크로 사용하여 제 4 다결정실리콘층(63), 층간절연막(61) 및 제 3 다결정실리콘층(59)을 순차적으로 패터닝한다. 이 때, 제 1 및 제 2 게이트산화막(51)(45)도 제거되어 소오스 및 드레인영역(55)(57)이 노출되도록 하며, 또한, 제 1 및 제 2 다결정실리콘층(47)(53)의 식각되지 않도록하여 제 3 다결정실리콘층(59)이 소오스영역(55)과 충분히 넓은 면적이 중첩되도록 한다. 상기에서 잔류하는 제 1, 제 2 및 제 3 다결정실리콘층(47)(53)(59)은 플로팅게이트(65)가 되며, 제 4 다결정실리콘층(63)은 콘트롤게이트(67)이 된다. 제 3 다결정실리콘층(59)에 의해 플로팅게이트(65)이 소오스영역(31)과 충분히 넓은 면적이 중첩되므로 소거 효율이 증가된다.
상술한 바와 같이 본 발명에 따라 형성된 플레쉬 메모리 셀은 소오스영역의 부근에 소거시 터널링이 용이하도록 얇은 두께의 제 2 게이트산화막이 형성되면서 드레인영역의 부근에는 프로그램시 선택되지 않은 셀의 플로팅게이트에 열전자가 터널링되지 않을 정도의 두께를 갖는 제 1 게이트산화막이 형성된다. 그리고, 제 3 다결정실리콘층에 의해 플로팅게이트가 소오스영역과 충분히 넓은 면적이 중첩된다.
따라서, 본 발명은 플로팅게이트와 소오스영역의 중첩 면적을 증가되므로 소거 효율을 향상시킬 수 있으며, 또한, 드레인영역 부근의 두께운 제 1 게이트산화막에 의해 프로그램시 선택되지 않는 셀이 프로그램되는 드레인 디스터브(drain disturb) 현상의 발생을 억제하여 소자의 신뢰성을 향상시킬 수 있는 잇점이 있다.
Claims (3)
- 제 1 도전형의 반도체기판 상의 활성영역에 제 1 게이트산화막을 형성하고 상기 제 1 게이트산화막 상에 상기 활성영역의 일측을 제외한 부분에 제 1 다결정실리콘층을 형성하는 공정과,상기 반도체기판의 상기 활성영역의 일측에 제 2 도전형의 저농도영역을 형성하는 공정과,상기 제 1 게이트산화막의 노출된 부분을 제거하고 상기 반도체기판 및 제 1 다결정실리콘층의 노출된 측면에 제 1 게이트산화막 보다 얇은 두께의 제 2 게이트산화막을 선택적으로 형성하는 공정과,상기 제 1 다결정실리콘층을 활성영역의 중앙 부분에만 잔류하도록 타측에 형성된 것을 상기 제 1 게이트산화막이 노출되도록 제거하는 공정과,상기 제 1 다결정실리콘층의 측면에 측벽 형상의 제 2 다결정실리콘층을 형성하고 상기 반도체기판에 제 2 도전형을 이온 주입하여 소오스 및 드레인영역을 형성하되 상기 소오스영역을 상기 저농도영역에 에워싸이도록 형성하는 공정과,상술한 구조 상에 제 3 다결정실리콘층, 층간절연막 및 제 4 다결정실리콘층을 순차적으로 형성하고 상기 제 4 다결정실리콘층, 층간절연막 및 제 3 다결정실리콘층을 순차적으로 패터닝하여 상기 제 1, 제 2 및 제 3 다결정실리콘층으로 이루어진 플로팅게이트와 상기 제 4 다결정실리콘으로 이루어진 콘트롤게이트를 형성하는 공정을 구비하는 플레쉬 메모리 셀의 제조방법.
- 청구항 1에 있어서 상기 제 3 다결정실리콘층을 제 1 다결정실리콘층과 제 2 다결정실리콘층을 전기적으로 연결되게 형성하는 플레쉬 메모리 셀의 제조방법.
- 청구항 1에 있어서 상기 제 3 다결정실리콘층을 상기 소오스영역과 중첩되게 패터닝하는 플레쉬 메모리 셀의 제조방법.
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| KR1019980053767A KR100303916B1 (ko) | 1998-12-08 | 1998-12-08 | 플레쉬 메모리 셀의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000038690A KR20000038690A (ko) | 2000-07-05 |
| KR100303916B1 true KR100303916B1 (ko) | 2001-11-02 |
Family
ID=19561901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980053767A KR100303916B1 (ko) | 1998-12-08 | 1998-12-08 | 플레쉬 메모리 셀의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100303916B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0342842A (ja) * | 1989-07-10 | 1991-02-25 | Seiko Instr Inc | 半導体装置の製造方法 |
-
1998
- 1998-12-08 KR KR1019980053767A patent/KR100303916B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0342842A (ja) * | 1989-07-10 | 1991-02-25 | Seiko Instr Inc | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000038690A (ko) | 2000-07-05 |
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