CN113471294B - 半浮栅晶体管的制作方法 - Google Patents

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Abstract

本发明涉及一种半浮栅晶体管的制作方法。所述制作方法中，依次形成栅介质材料层、第一浮栅材料层以及掩膜材料层，然后利用图形化的掩膜材料层作掩膜且利用栅介质材料层作阻挡，刻蚀第一浮栅材料层而形成限定出半导体衬底上的接触窗口设置区的第二开口，然后利用无掩膜方式去除掩膜材料层和位于接触窗口设置区的栅介质材料层，形成半浮栅的接触窗口，相较于利用经多层涂敷得到的掩膜结构来制作接触窗口的方法，本发明的制作方法更为简便，而且利用无掩膜方式刻蚀后直接得到接触窗口，不需要再去除掩膜材料，可降低原生氧化层的影响，有助于使后续形成的半浮栅与半导体衬底之间具有良好接触，从而有助于提升器件性能，便于规模量产。

Description

半浮栅晶体管的制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半浮栅晶体管的制作方法。
背景技术
半导体存储器被用于各种电子领域。其中，非易失存储器(Non Volatile Memory，NVM)可以在断电的情况下长期保存数据。浮栅晶体管(Floating Gate Transistor，FGT)即是一种主流的非易失存储器件。一般而言，浮栅晶体管具有层叠的栅极结构，该栅极结构包括浮栅(浮置栅极)和至少部分覆盖浮栅的控制栅(控制栅极)，其中，浮栅被绝缘介质包围，通过外加高电压控制载流子以隧穿(Fowler-Nordheim)或热载流子注入的方式穿过栅极绝缘层，从而改变浮栅中的存储电荷数量，可以调节晶体管阈值电压的大小，即对应于逻辑的“0”与“1”。但是，隧穿或热载流子注入均需要较高的工作电压(～20V)和较长的时间，存在功耗和速度问题。
为了进一步提高非易失存储器的性能，半浮栅晶体管(Semi Floating GateTransistor，SFGT)的概念被提出。相较于传统的浮栅晶体管，半浮栅晶体管在被浮栅覆盖的栅极绝缘层靠近漏区的区域开了一个接触窗口，浮栅通过该接触窗口接触衬底，形成隧穿场效应晶体管(Tunneling Field-Effect Transistor，TFET)，通过接触窗口接触衬底之后，传统浮栅晶体管的浮栅在半浮栅晶体管中称为半浮栅。半浮栅晶体管利用TFET的量子隧穿效应以及pn结二极管来替代传统的氧化硅擦写窗口，实现对半浮栅的充放电，可以大大降低晶体管的工作电压，并且提高了晶体管的工作速度，实现低电压下数据快速写入与擦除，便于满足芯片低功耗的需求。
目前半浮栅晶体管的制作工艺中，通常利用接触窗口的光罩在栅极绝缘层10中形成接触窗口10a(参照图1A)后，再在上面沉积需要厚度的浮栅材料层20(参照图1B)，进而通过对浮栅材料层20执行平坦化及刻蚀工艺，以得到半浮栅30(参照图1C)。但是，该工艺中，由于接触窗口10a很小(例如0.05μm宽)，对光刻制程的要求很高，通常需采用浸入式光刻机，并利用多层涂胶工艺形成至少两层抗反射层和光刻胶层以制作掩膜；另外，在刻蚀结束去除掩膜的过程中引入了氧原子，导致接触窗口区域的衬底表面容易生长出一层原生氧化层(native oxide)，这会影响后续在接触窗口处形成的半浮栅与衬底之间的接触，进而影响器件性能，对规模量产不利。
发明内容
为了方便形成半浮栅的接触窗口，且确保半浮栅与衬底之间具有良好接触，本发明提供一种半浮栅晶体管的制作方法。
本发明提供的半浮栅晶体管的制作方法，包括以下步骤：
提供半导体衬底，所述半导体衬底上具有接触窗口设置区；
依次在所述半导体衬底上形成栅介质材料层和第一浮栅材料层，所述第一浮栅材料层覆盖所述栅介质材料层的顶表面；
在所述第一浮栅材料层上形成掩膜材料层，其中，在所述接触窗口设置区的上方，所述掩膜材料层具有露出所述第一浮栅材料层的第一开口；
利用所述掩膜材料层作掩膜且利用所述栅介质材料层作阻挡，刻蚀所述第一浮栅材料层，在所述第一浮栅材料层中形成与所述第一开口连通的第二开口，所述第二开口露出位于所述接触窗口设置区的所述栅介质材料层；以及，
采用无掩膜方式，去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层，在所述栅介质材料层中形成半浮栅的接触窗口。
可选的，所述掩膜材料层与所述栅介质材料层包括相同的材料，在去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层时，采用的刻蚀条件相同。
可选的，所述掩膜材料层与所述栅介质材料层采用氧化硅、氮化硅、氮氧化硅和氧化铪中的至少一种。
可选的，所述半导体衬底上形成的所述掩膜材料层和所述栅介质材料层的厚度相同。
可选的，采用湿法刻蚀去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层。
可选的，所述第二开口具有倒梯形的纵截面。
可选的，所述半导体衬底具有第一掺杂类型；在形成所述栅介质材料层之前，通过离子注入工艺在所述半导体衬底内形成具有第二掺杂类型的半浮栅阱区，所述半浮栅阱区从所述半导体衬底内部延伸至上表面。
可选的，在形成所述栅介质材料层之前，沿所述半导体衬底的上表面，在距所述接触窗口设置区设定距离处设置了沟槽，所述沟槽的底面位于所述半浮栅阱区的下边界以下；在形成所述栅介质材料层和所述第一浮栅材料层后，所述栅介质材料层覆盖所述沟槽的内表面，所述第一浮栅材料层覆盖所述栅介质材料层且填满所述沟槽。
可选的，在形成所述半浮栅的接触窗口后，所述制作方法还包括：形成半浮栅、栅间介质层和控制栅。
可选的，形成所述半浮栅的方法包括：
在所述半导体衬底上形成第二浮栅材料层，所述第二浮栅材料层通过所述接触窗口接触所述半导体衬底，所述第二浮栅材料层还填充所述第二开口以及覆盖所述第一浮栅材料层的上表面；以及，
对所述第一浮栅材料层和所述第二浮栅材料层形成的叠层进行平坦化处理和图形化处理，以形成半浮栅。
可选的，所述半浮栅的位于所述半导体衬底上方部分的厚度小于所述第二浮栅材料层的位于所述半导体衬底上方部分的厚度。
本发明提供的半浮栅晶体管的制作方法，依次形成栅介质材料层、第一浮栅材料层以及掩膜材料层，然后利用所述掩膜材料层作掩膜且利用所述栅介质材料层作阻挡，刻蚀第一浮栅材料层，形成的第二开口限定出了半导体衬底上的接触窗口设置区，然后利用无掩膜方式去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层，形成半浮栅的接触窗口，相较于现有技术利用多层涂敷得到的掩膜结构来制作接触窗口的方法，本发明的制作方法更为简便，而且利用无掩膜方式刻蚀后直接得到接触窗口，不需要再进行去除掩膜材料的步骤，避免引入氧原子，可降低原生氧化层的影响，有助于使后续形成的半浮栅与半导体衬底之间具有良好接触，从而有助于提升器件性能，便于规模量产。
进一步的，采用本申请的制作方法在形成半浮栅的接触窗口后，可以通过形成第二浮栅材料层，使其通过所述接触窗口接触半导体衬底、并填充所述第二开口及覆盖所述第一浮栅材料层的上表面，进而对所形成的叠层进行处理即可得到半浮栅，可以节约浮栅材料，而且，设置掩膜材料层中的第一开口的宽度大于接触窗口设置区的宽度，使所述第二开口的纵截面为倒梯形，不仅可以避免第二浮栅材料层填充第二开口时产生空洞，而且形成图形化的掩膜材料层时，相对于直接按照接触窗口设置区的宽度进行光刻的方式，形成较大的第一开口的光刻难度较低，有助于规模量产。
附图说明
图1A至图1C是一种现有的半浮栅晶体管的制作方法在制作过程中的剖面示意图。
图2是本发明实施例的半浮栅晶体管的制作方法的流程示意图。
图3A至图3H是本发明实施例的半浮栅晶体管的制作方法在制作过程中的剖面示意图。
附图标记说明：
(图1A-1C)10-栅极绝缘层；20-浮栅材料层；30-半浮栅；10a-接触窗口；
(图3A-3H)100-半导体衬底；101-半浮栅阱区；102-沟槽；103-栅介质材料层；104-第一浮栅材料层；105-掩膜材料层；105a-第一开口；104a-第二开口；103a-接触窗口；106-第二浮栅材料层；110-半浮栅；120-栅间介质层；130-控制栅；140-侧墙。
具体实施方式
以下结合附图和具体实施例对本发明的半浮栅晶体管的制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
需要说明的是，下文中的术语“第一”、“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够不同于本文所述的或所示的其它顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位(如旋转)，示例性术语“在……上”也可以包括“在……下”和其它方位关系。
图2是本发明实施例的半浮栅晶体管的制作方法的流程示意图，其中主要示出了形成接触窗口和半浮栅的步骤。具体的，参照图2，本发明实施例的半浮栅晶体管的制作方法包括：
第一步骤S1：提供半导体衬底，所述半导体衬底上具有接触窗口设置区；
第二步骤S2：依次在所述半导体衬底上形成栅介质材料层和第一浮栅材料层，所述第一浮栅材料层覆盖所述栅介质材料层的顶表面；
第三步骤S3：在所述第一浮栅材料层上形成掩膜材料层，其中，在所述接触窗口设置区的上方，所述掩膜材料层具有露出所述第一浮栅材料层的第一开口；
第四步骤S4：利用所述掩膜材料层作掩膜且利用所述栅介质材料层作阻挡，刻蚀所述第一浮栅材料层，在所述第一浮栅材料层中形成与所述第一开口连通的第二开口，所述第二开口露出位于所述接触窗口设置区的栅介质材料层；
第五步骤S5：采用无掩膜方式，去除所述掩膜材料层和位于所述接触窗口设置区的栅介质材料层，在所述栅介质材料层中形成半浮栅的接触窗口。
图3A至图3H是本发明实施例的半浮栅晶体管的制作方法在制作过程中的剖面示意图。以下结合图3A至图3H对本发明实施例的半浮栅晶体管的制作方法进行说明。
图3A是利用本发明实施例的半浮栅晶体管的制作方法提供的半导体衬底的剖面示意图。参照图3A，本发明实施例的半浮栅晶体管的制作方法中，首先执行第一步骤S1：提供半导体衬底100，所述半导体衬底100上具有接触窗口设置区WA。
半导体衬底100可以采用本领域公知的衬底，例如是硅衬底或绝缘体上硅(SOI)衬底，半导体衬底100的材料可以包括硅、锗、锗化硅、碳化硅、砷化镓、镓化铟或其它Ⅲ-Ⅴ族化合物(如GaAs、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等)，或者上述材料的组合。半导体衬底100可以整体为第一掺杂类型或者形成有第一掺杂类型的阱区。半导体衬底100例如具有第一掺杂类型，并且，在进行后续步骤之前，通过离子注入工艺在半导体衬底100内形成具有第二掺杂类型的半浮栅阱区101，半浮栅阱区101从半导体衬底100内部延伸至上表面。所述第一掺杂类型和所述第二掺杂类型相反。
根据迁移电荷类型的不同，本发明实施例的半浮栅晶体管的制作方法要制作的半浮栅晶体管可以为n型器件或p型器件。本实施例要制作的半浮栅晶体管例如为n型器件，则上述的第一掺杂类型为p型，第二掺杂类型为n型。可以理解，将器件的掺杂导电类型进行n型和p型的互换可得到p型器件。用于形成n型掺杂的掺杂物例如为磷或砷，用于形成p型掺杂的掺杂物例如为硼或铟。
本发明实施例中，半导体衬底100上具有接触窗口设置区WA，所述接触窗口设置区WA为设置半浮栅晶体管中半浮栅的接触窗口的区域，即用于使半浮栅与半导体衬底100接触的区域。作为示例，本实施例要制作的半浮栅晶体管为沟槽型半浮栅晶体管。对于沟槽型半浮栅晶体管，其中半浮栅以及介于半浮栅和半导体衬底之间的栅极介质的一部分形成于源区和漏区之间的沟槽中，使得源区和漏区之间的沟道形成为U形沟道，相对于平面沟道，可以减少晶体管的面积，有助于提高芯片密度。具体的，参照图3A，沿半导体衬底100的上表面，在距接触窗口设置区WA设定距离处形成有沟槽102，沟槽102的底面位于位于半浮栅阱区101的下边界以下。所述接触窗口设置区WA和沟槽102之间的距离根据半浮栅晶体管的设计确定，本发明不限于此。在另一实施例中，要制作的半浮栅晶体管为具有平面沟道的平面型半浮栅晶体管，对于平面型半浮栅晶体管，半导体衬底上不设置沟槽，则半浮栅以及介于半浮栅和半导体衬底之间的栅极介质均形成于半导体衬底的上表面上方。
图3B是利用本发明实施例的半浮栅晶体管的制作方法形成栅介质材料层和第一浮栅材料层后的剖面示意图。参照图3B，本发明实施例的半浮栅晶体管的制作方法中，接着执行第二步骤S2：依次在半导体衬底100上形成栅介质材料层103和第一浮栅材料层104，所述第一浮栅材料层104覆盖所述栅介质材料层103的顶表面。
栅介质材料层103用于后续形成半浮栅晶体管的介于半浮栅和半导体衬底100之间的栅极介质，并且，在后续刻蚀第一浮栅材料层104的工艺中，栅介质材料层103可以起到刻蚀阻挡作用。所述栅介质材料层103可采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)等方法制作，其可包括氧化硅、氮化硅、或氮氧化硅等绝缘材料，也可包括氧化铪等高介电常数的绝缘材料，栅介质材料层103可包括氧化硅、氮化硅、氮氧化硅和氧化铪中的至少一种。此处形成的栅介质材料层103的厚度范围例如为5nm～20nm。参照图3A和图3B，本实施例中，半导体衬底100上形成有沟槽102，则在形成栅介质材料层103时，可使栅介质材料层103保形地覆盖半导体衬底100的顶表面，即栅介质材料层103不仅覆盖半导体衬底100的上表面，而且还覆盖沟槽102的内表面，但未填满沟槽102。
第一浮栅材料层104用于后续限定出接触窗口设置区WA的栅介质材料层103的范围，以便于去除该区域的栅介质材料层102从而形成半浮栅的接触窗口；此外，第一浮栅材料层104还可以用于形成半浮栅晶体管中的半浮栅。示例的，第一浮栅材料层104为多晶硅材质，其可以通过CVD工艺沉积形成，本实施例中，所述第一浮栅材料层104填满上述沟槽102且上表面高于半导体衬底100的上表面。为了构造出如背景所述的半浮栅晶体管中的TFET，半浮栅具有p型或n型掺杂，本实施例中，可以通过原位掺杂方式或者成膜后再进行离子注入的方式使第一浮栅材料层104具有第一掺杂类型。示例的，可以通过CVD工艺沉积一定厚度的多晶硅，然后进行p型离子注入及退火，接着通过化学机械研磨(CMP)使多晶硅的上表面平坦，以得到第一浮栅材料层104。所述第一浮栅材料层104位于半导体衬底100上方的部分的厚度范围例如为
Figure BDA0003183145110000081
。可选的，此处第一浮栅材料层104位于半导体衬底100上方的厚度可以设置得大于或等于要制作的半浮栅位于半导体衬底100上方的厚度。
图3C是利用本发明实施例的半浮栅晶体管的制作方法形成掩膜材料层后的剖面示意图。参照图3C，本发明实施例的半浮栅晶体管的制作方法中，接着执行第三步骤S3：在第一浮栅材料层104上形成掩膜材料层105，其中，在接触窗口设置区WA的上方，所述掩膜材料层105具有露出第一浮栅材料层104的第一开口105a。
掩膜材料层105作为后续刻蚀第一浮栅材料层104时的掩膜。掩膜材料层105可采用热氧化、化学气相沉积、原子层沉积等方法制作。掩膜材料层105可包括氧化硅、氮化硅、或氮氧化硅等绝缘材料，或者包括氧化铪等高介电常数的绝缘材料，掩膜材料层105可包括氧化硅、氮化硅、氮氧化硅和氧化铪中的至少一种，其厚度范围例如为5nm～20nm。
掩膜材料层105中的第一开口105a可以采用常规刻蚀工艺形成。示例的，以采用氧化硅材质为例，形成掩膜材料层105可包括如下过程：首先，在第一浮栅材料层104上沉积一层氧化硅膜；然后，在氧化硅膜上涂敷光刻胶层(也可在光刻胶层下方制作一层有机抗反射层)，并利用具有第一开口图案的光罩进行曝光，经过显影，形成图形化的光刻胶层；接着，利用所述图形化的光刻胶层作为掩膜，刻蚀所述氧化硅膜，并刻蚀停止在第一浮栅材料层104，以此时在所述氧化硅膜中形成的开口作为第一开口105a，而具有第一开口105a的氧化硅膜作为掩膜材料层105。
位于接触窗口设置区WA的上方的第一开口105a用于后续对第一浮栅材料层104以及栅介质材料层103进行选择性刻蚀，以形成半浮栅的接触窗口。可选的，第一开口105a的宽度大于接触窗口设置区WA的宽度，或者，使得所述第一开口105a在半导体衬底100上表面的正投影面积大于接触窗口设置区WA的面积。此处“宽度”指沿半浮栅晶体管的源区和漏区连线方向上的尺寸。本实施例中，沟槽102设置在要形成的半浮栅晶体管的源区和漏区之间，沟槽的宽度方向即半浮栅晶体管的源区和漏区连线方向。在不影响后续接触窗口形成的情况下，设置第一开口105a的宽度大于接触窗口设置区WA的宽度，相对于形成与接触窗口设置区WA宽度一致的第一开口，形成较大的第一开口的光刻难度较低，且后续填充多晶硅材料时难度减小，有助于规模量产。另外，可选的，可将掩膜材料层105中的第一开口105a设置得使其在半导体衬底100上表面的正投影落在上述沟槽102外，以避免后续刻蚀第一浮栅材料层104时影响沟槽102内的浮栅材料。但不限于此，另一实施例中，第一开口105a在半导体衬底100上表面的正投影的一部分落在沟槽102内，在刻蚀第一浮栅材料层104时，随着刻蚀深度增加，通过控制刻蚀面逐渐收窄，也可以避免沟槽102内的浮栅材料不会被刻蚀。第一开口105a的具体尺寸可以根据光刻能力以及后续接触窗口的形成工艺具体设置。
图3D是利用本发明实施例的半浮栅晶体管的制作方法在第一浮栅材料层中形成第二开口后的剖面示意图。参照图3D，本发明实施例的半浮栅晶体管的制作方法中，接着执行第四步骤S4：利用掩膜材料层105作掩膜且利用栅介质材料层103作阻挡，刻蚀第一浮栅材料层104，在第一浮栅材料层104中形成与所述第一开口105a连通的第二开口104a，第二开口104a露出位于接触窗口设置区WA的栅介质材料层103。
本实施例中，第一浮栅材料层104为多晶硅材质，可以采用干法蚀刻或者湿法蚀刻以形成第二开口104a。作为示例，可采用各向异性的干法蚀刻工艺刻蚀第一浮栅材料层104，以形成所述第二开口104a。所述干法蚀刻工艺采用的刻蚀气体可以是选自HBr、Cl2、SF6、O2、N2、NF3、Ar、He和CF4组成的组中的一种或几种。可以理解，针对第一浮栅材料层104的干法蚀刻工艺对于掩膜材料层105和栅介质材料层103均具有较大的刻蚀选择比，因此第四步骤的刻蚀过程可以确保非暴露区域的第一浮栅材料层104以及半导体衬底100不会受到影响。
可选的，通过设置第一开口105a的宽度大于接触窗口设置区WA的宽度，并且结合第四步骤S4采用的刻蚀气体种类、气体流量、腔内压强等刻蚀条件的调整，使得第一浮栅材料层104中形成的第二开口104a具有倒梯形的纵截面(此处“纵截面”指的是与半导体衬底100的上表面垂直的截面)，即，所述第二开口104a与半导体衬底100上表面垂直的所有截面中，至少有一个截面为倒梯形。更具体的，本实施例中，要形成的半浮栅晶体管设计有源区和漏区，可以使得所述第二开口104a的平行于所述源区和漏区的连线的纵截面形成为倒梯形。通过使所述第二开口104a的纵截面形成为倒梯形，在后续将第二浮栅材料层填充于所述第二开口104a时，可获得较佳的填充效果。
图3E是利用本发明实施例的半浮栅晶体管的制作方法在栅介质材料层中形成半浮栅的接触窗口后的剖面示意图。参照图3E，本发明实施例的半浮栅晶体管的制作方法中，接着执行第五步骤S5：采用无掩膜方式，去除掩膜材料层105和位于接触窗口设置区WA的栅介质材料层103，在所述栅介质材料层103中形成半浮栅的接触窗口103a。经过上述第四步骤后，位于接触窗口设置区WA的栅介质材料层103被露出，其余区域的栅介质材料层103被第一浮栅材料层104和掩膜材料层105的叠层覆盖，也即，第一浮栅材料层104和掩膜材料层105限定出了接触窗口设置区WA的栅介质材料层103。可以理解，针对栅介质材料层103的刻蚀工艺对于第一浮栅材料层104具有较大的刻蚀选择比，因而可以利用具有第二开口104a的第一浮栅材料层104作为保护(或掩膜)，来刻蚀去除位于接触窗口设置区WA的栅介质材料层103，以获得半浮栅的接触窗口。另外，在形成第二开口104a时采用的掩膜材料层105也可以在第五步骤去除，以便于后续制作半浮栅，由于针对掩膜材料层105的刻蚀工艺对于第一浮栅材料层104具有较大的刻蚀选择比，因而去除掩膜材料层也不需要设置掩膜来保护第一浮栅材料层104。
优选方案中，掩膜材料层105与栅介质材料层103可包括相同的材料，例如均采用氧化硅、氮化硅、氮氧化硅和氧化铪中的至少一种制成，从而在去除掩膜材料层105和位于接触窗口设置区WA的栅介质材料层103时，可以采用相同的刻蚀条件，即利用同一刻蚀工艺将接触窗口设置区WA的栅介质材料层103和全部的掩膜材料层105去除。本实施例中，由于栅介质材料层103和掩膜材料层105的厚度较小，采用湿法蚀刻去除即可。例如，掩膜材料层105与栅介质材料层103均为氧化硅，可以采用稀氢氟酸进行湿法蚀刻。本发明不限于此，一些实施例中，也可以采用干法蚀刻去除掩膜材料层105和位于接触窗口设置区WA的栅介质材料层103。优选的，掩膜材料层105与栅介质材料层103的厚度基本相同或相同，从而去除干净掩膜材料层105和位于接触窗口设置区WA的栅介质材料层103需要的刻蚀时间接近，便于刻蚀时间控制，避免发生部分未去除和/或部分过刻蚀而影响要制作的半浮栅晶体管的性能。
经过上述步骤，在栅介质材料层103中形成了半浮栅的接触窗口103a。相较于如背景所述的现有技术，本发明实施例描述的方法更方便实施，而且利用无掩膜方式刻蚀栅介质材料层103和掩膜材料层105后直接得到接触窗口103a，不需要再进行去除掩膜材料的步骤，避免引入氧原子，可降低原生氧化层的影响，有助于使后续形成的半浮栅与半导体衬底之间具有良好接触，从而有助于提升器件性能，便于规模量产。
在形成半浮栅的接触窗口103a后，本发明实施例的半浮栅晶体管的制作方法还可包括进一步形成半浮栅、栅间介质层、控制栅以及源区和漏区的步骤，具体说明如下。
图3F是利用本发明实施例的半浮栅晶体管的制作方法形成第二浮栅材料层后的剖面示意图。参照图3F，本实施例的半浮栅晶体管的制作方法中，在形成接触窗口103a后，接着执行第六步骤：在半导体衬底100上形成第二浮栅材料层106，所述第二浮栅材料层106通过接触窗口103a接触半导体衬底100，所述第二浮栅材料层106还填充第一浮栅材料层104中的第二开口104a以及覆盖第一浮栅材料层104的上表面。本实施例中，第二浮栅材料层106覆盖在第一浮栅材料层104上，并且通过接触窗口103a接触半导体衬底100，还填充第二开口104a。第二浮栅材料层106的厚度可根据要形成的半浮栅的厚度以及第一浮栅材料层104的厚度设置为填满第二开口104a或者不填满第二开口104a。本实施例中，在沉积第二浮栅材料层106后，其位于半导体衬底100上方部分的厚度大于要形成的半浮栅位于半导体衬底100上方部分的厚度，尤其是，使第二开口104a处的第二浮栅材料层106的厚度高于要形成的半浮栅位于半导体衬底100上方部分的厚度，这样可以通过对第一浮栅材料层104和第二浮栅材料层106形成的叠层整体进行平坦化工艺来得到半浮栅需要的厚度。一实施例中，在形成第二浮栅材料层之前，第一浮栅材料层104位于半导体衬底100上方部分的厚度已高于要形成的半浮栅位于半导体衬底100上方部分的厚度，这种情况下，在沉积第二浮栅材料层106时，第二浮栅材料层106可以不填满第二开口104a，只要使第二开口104a内的第二浮栅材料层106的厚度高于半浮栅的设计高度即可，以节约用于获得第二浮栅材料层所需的材料及沉积时间。另外，在沉积第二浮栅材料层106的过程中，可以利用原位掺杂使第二浮栅材料层106具有第一掺杂类型，但该操作不是必需的，也可以不采用原位掺杂，而是沉积结束形成第一浮栅材料层104和第二浮栅材料层106的叠层后，再通过离子注入使第二浮栅材料层106具有第一掺杂类型。
图3G是利用本发明实施例的半浮栅晶体管的制作方法形成半浮栅后的剖面示意图。参照图3G，一实施例的半浮栅晶体管的制作方法中，在形成接触窗口后，接着执行第七步骤：对第一浮栅材料层104和第二浮栅材料层106形成的叠层进行平坦化处理和图形化处理，以形成半浮栅110。作为示例，在沉积第二浮栅材料层106从而得到第一浮栅材料层104和第二浮栅材料层106的叠层后，可以先通过平坦化工艺使所述叠层的上表面平坦，且厚度达到半浮栅的设计厚度，然后利用光刻及刻蚀工艺，去除位于半浮栅的覆盖范围外的叠层部分，得到要制作的半浮栅晶体管中的半浮栅110。在形成半浮栅110后，可以进一步通过刻蚀工艺，去除未被半浮栅110覆盖的栅介质材料层103，剩余的栅介质材料层103作为要制作的半浮栅晶体管中的栅极介质。参照图3G，半浮栅110在半浮栅晶体管中作为电荷存储层。在接触窗口103a处，半浮栅110和掺杂区101形成pn结。另外，在接触窗口103a处，半浮栅110中的离子可能会扩散进入半导体衬底100，而在接触窗口103a处的半导体衬底100顶部形成第一掺杂类型的接触区(未示出)。
所述半浮栅的制作方法并不限定于如图3F和图3G所示的方法，一实施例中，在通过上述第五步骤得到半浮栅的接触窗口后，可以将第一浮栅材料层104部分去除或者全部去除，然后再沉积第二浮栅材料层，进而，利用进行平坦化工艺以及图形化工艺，获得满足设计要求的半浮栅。
图3H是利用本发明实施例的半浮栅晶体管的制作方法形成半浮栅后的剖面示意图。参照图3H，一实施例的半浮栅晶体管的制作方法中，在形成接触窗口103a以及半浮栅110后，继续形成要制作的半浮栅晶体管的栅间介质层120、控制栅130、侧墙140以及源区S和漏区D。作为示例，所述源区S和漏区D位于半浮栅阱区101的顶部，且分别位于沟槽102的两侧，具体的，漏区D位于接触窗口103a的远离沟槽102的一侧。本实施例中，所述源区S和漏区D具有第二掺杂类型。栅间介质层120保形地覆盖半浮栅110的侧面和上表面、并延伸覆盖在源区S和漏区D相背离的一侧边界以内的半导体衬底100表面上。控制栅130设置在栅间介质层120上。所述侧墙140设置于控制栅130的侧壁。栅间介质层120、控制栅130、侧墙140以及源区S和漏区D的形成可采用本领域公开的方法，此处不再赘述。
本发明实施例的半浮栅晶体管的制作方法，在形成半浮栅110的接触窗口103a后，可以通过形成第二浮栅材料层106，使其通过所述接触窗口103a接触半导体衬底100、并填充第一浮栅材料层104中的第二开口104a及覆盖第一浮栅材料层104的上表面，进而对所形成的叠层进行处理即可得到半浮栅110，可以节约浮栅材料，而且，使所述第二开口104a的纵截面为倒梯形，不仅可以避免第二浮栅材料层106填充第二开口104a时产生空洞，而且形成图形化的掩膜材料层105时，相对于直接按照接触窗口设置区WA的尺寸进行光刻的方式，形成较大的第一开口105a的光刻难度较低，有助于规模量产。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种半浮栅晶体管的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有接触窗口设置区；
依次在所述半导体衬底上形成栅介质材料层和第一浮栅材料层，所述第一浮栅材料层覆盖所述栅介质材料层的顶表面；
在所述第一浮栅材料层上形成掩膜材料层，其中，在所述接触窗口设置区的上方，所述掩膜材料层具有露出所述第一浮栅材料层的第一开口；
利用所述掩膜材料层作掩膜且利用所述栅介质材料层作阻挡，刻蚀所述第一浮栅材料层，在所述第一浮栅材料层中形成与所述第一开口连通的第二开口，所述第二开口露出位于所述接触窗口设置区的所述栅介质材料层；以及，
采用无掩膜方式，去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层，在所述栅介质材料层中形成半浮栅的接触窗口。
2.如权利要求1所述的制作方法，其特征在于，所述掩膜材料层与所述栅介质材料层包括相同的材料，在去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层时，采用的刻蚀条件相同。
3.如权利要求1所述的制作方法，其特征在于，所述掩膜材料层与所述栅介质材料层采用氧化硅、氮化硅、氮氧化硅和氧化铪中的至少一种。
4.如权利要求1所述的制作方法，其特征在于，所述半导体衬底上形成的所述掩膜材料层和所述栅介质材料层的厚度相同。
5.如权利要求1所述的制作方法，其特征在于，采用湿法刻蚀去除所述掩膜材料层和位于所述接触窗口设置区的所述栅介质材料层。
6.如权利要求1至5任一项所述的制作方法，其特征在于，所述第二开口具有倒梯形的纵截面。
7.如权利要求1至5任一项所述的制作方法，其特征在于，所述半导体衬底具有第一掺杂类型；在形成所述栅介质材料层之前，通过离子注入工艺在所述半导体衬底内部形成第二掺杂类型的半浮栅阱区，所述半浮栅阱区从所述半导体衬底内部延伸至上表面。
8.如权利要求7所述的制作方法，其特征在于，在形成所述栅介质材料层之前，沿所述半导体衬底的上表面，在距所述接触窗口设置区设定距离处设置了沟槽，所述沟槽的底面位于所述半浮栅阱区的下边界以下；在形成所述栅介质材料层和所述第一浮栅材料层后，所述栅介质材料层覆盖所述沟槽的内表面，所述第一浮栅材料层覆盖所述栅介质材料层且填满所述沟槽。
9.如权利要求1所述的制作方法，其特征在于，在形成所述半浮栅的接触窗口后，所述制作方法还包括：形成半浮栅、栅间介质层和控制栅。
10.如权利要求9所述的制作方法，其特征在于，形成所述半浮栅的方法包括：
在所述半导体衬底上形成第二浮栅材料层，所述第二浮栅材料层通过所述接触窗口接触所述半导体衬底，所述第二浮栅材料层还填充所述第二开口以及覆盖所述第一浮栅材料层的上表面；以及，
对所述第一浮栅材料层和所述第二浮栅材料层形成的叠层进行平坦化处理和图形化处理，以形成所述半浮栅。
11.如权利要求10所述的制作方法，其特征在于，所述半浮栅的位于所述半导体衬底上方部分的厚度小于所述第二浮栅材料层的位于所述半导体衬底上方部分的厚度。
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