JP2789755B2 - 同期式半導体記憶装置 - Google Patents
同期式半導体記憶装置Info
- Publication number
- JP2789755B2 JP2789755B2 JP2005101A JP510190A JP2789755B2 JP 2789755 B2 JP2789755 B2 JP 2789755B2 JP 2005101 A JP2005101 A JP 2005101A JP 510190 A JP510190 A JP 510190A JP 2789755 B2 JP2789755 B2 JP 2789755B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- clock pulse
- active level
- chip select
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期式半導体記憶装置に関し、特にクロック
パルスのレベルに従ってデータ処理動作を行う内部回路
を備え、かつこの内部回路への電流供給を制御して低消
費電力化した構成の同期式半導体記憶装置に関する。
パルスのレベルに従ってデータ処理動作を行う内部回路
を備え、かつこの内部回路への電流供給を制御して低消
費電力化した構成の同期式半導体記憶装置に関する。
従来、この種の同期式半導体記憶装置は、一例として
第５図に示すように、チップセレクト信号CSが能動レベ
ル（低レベル）にあり、かつクロックパルスCKが高レベ
ルのときだけデータ処理動作を行う内部回路４と、クロ
ックパルスCKに同期してチップセレクト信号CSを出力端
へ伝達しチップセレクト信号CSSとして出力する入力回
路１と、この入力回路１からのチップセレクト信号CSS
が能動レベルの低レベルのとき内部回路４を活性化しこ
の内部回路４へ電流が供給されるように制御する電流制
御回路３とを有する構成となっていた。
第５図に示すように、チップセレクト信号CSが能動レベ
ル（低レベル）にあり、かつクロックパルスCKが高レベ
ルのときだけデータ処理動作を行う内部回路４と、クロ
ックパルスCKに同期してチップセレクト信号CSを出力端
へ伝達しチップセレクト信号CSSとして出力する入力回
路１と、この入力回路１からのチップセレクト信号CSS
が能動レベルの低レベルのとき内部回路４を活性化しこ
の内部回路４へ電流が供給されるように制御する電流制
御回路３とを有する構成となっていた。
第６図はこの例の動作を説明するための各部信号のタ
イミング図である。
イミング図である。
第６図から分るように、内部回路４はチップセレクト
信号CSSが低レベルのとき活性化して内部回路４に電流
源回路から電流Ｉが供給される。また、チップセレクト
信号CSSが高レベルの待機状態になると非活性化状態と
なり、内部回路４への電流Ｉの供給は停止される。
信号CSSが低レベルのとき活性化して内部回路４に電流
源回路から電流Ｉが供給される。また、チップセレクト
信号CSSが高レベルの待機状態になると非活性化状態と
なり、内部回路４への電流Ｉの供給は停止される。
従って、待機状態には電力が消費されないので、消費
電力を低減することができる。
電力を低減することができる。
上述した従来の同期式半導体記憶装置は、チップセレ
クト信号CSSが高レベルの待機状態のとき内部回路４へ
の電流Ｉの供給を停止して低消費電力化をはかる構成と
なっているものの、内部回路４は、第７図に示すよう
に、クロックパルスCKの高レベルのときのみデータ処理
動作を行い、低レベルのときはデータ処理動作を行なわ
ないので、データ処理を行なわないクロックパルスCKの
低レベルの期間中も内部回路４に電流が流れ、無駄な電
力を消費しているという欠点がある。
クト信号CSSが高レベルの待機状態のとき内部回路４へ
の電流Ｉの供給を停止して低消費電力化をはかる構成と
なっているものの、内部回路４は、第７図に示すよう
に、クロックパルスCKの高レベルのときのみデータ処理
動作を行い、低レベルのときはデータ処理動作を行なわ
ないので、データ処理を行なわないクロックパルスCKの
低レベルの期間中も内部回路４に電流が流れ、無駄な電
力を消費しているという欠点がある。
本発明の目的は、消費電力の無駄を除去し、更に低消
費電力化をはかることができる同期式半導体記憶装置を
提供することにある。
費電力化をはかることができる同期式半導体記憶装置を
提供することにある。
本発明の同期式半導体記憶装置は、クロックパルス信
号に同期してチップセレクト信号を出力する入力回路
と、前記チップセレクト信号が能動レベルにありかつ前
記クロックパルス信号が第１または第２のいずれかの一
方の能動レベルのときだけデータ処理動作を行う内部回
路と、前記クロックパルス信号と前記クロックパルス信
号の位相を遅延させた遅延パルス信号とを合成し前記ク
ロックパルスの能動レベルの開始を早めるかまたは能動
レベルの終了を遅らせた調整信号を出力する調整回路
と、前記チップセレクト信号及び前記調整信号が能動レ
ベルであるとき能動レベルの制御信号を出力する論理回
路と、前記制御信号が能動レベルのときのみ前記内部回
路へ電流が供給されるように制御する電流制御回路とを
有することを特徴とする。
号に同期してチップセレクト信号を出力する入力回路
と、前記チップセレクト信号が能動レベルにありかつ前
記クロックパルス信号が第１または第２のいずれかの一
方の能動レベルのときだけデータ処理動作を行う内部回
路と、前記クロックパルス信号と前記クロックパルス信
号の位相を遅延させた遅延パルス信号とを合成し前記ク
ロックパルスの能動レベルの開始を早めるかまたは能動
レベルの終了を遅らせた調整信号を出力する調整回路
と、前記チップセレクト信号及び前記調整信号が能動レ
ベルであるとき能動レベルの制御信号を出力する論理回
路と、前記制御信号が能動レベルのときのみ前記内部回
路へ電流が供給されるように制御する電流制御回路とを
有することを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例が第５図に示された従来の同期式半導体記
憶装置と相違する点は、入力回路１からのチップセレク
ト信号CSSが低レベルの能動レベルにあり、かつクロッ
クパルスCKが内部回路４のデータ処理動作を行う期間の
高レベルにあるときのみ能動レベルの低レベルとなる制
御信号CNTを出力する論理回路２を設け、電流制御回路
３により、制御信号CNTが能動レベルのときのみ内部回
路４へ電流Ｉが供給されるように制御した点にある。
憶装置と相違する点は、入力回路１からのチップセレク
ト信号CSSが低レベルの能動レベルにあり、かつクロッ
クパルスCKが内部回路４のデータ処理動作を行う期間の
高レベルにあるときのみ能動レベルの低レベルとなる制
御信号CNTを出力する論理回路２を設け、電流制御回路
３により、制御信号CNTが能動レベルのときのみ内部回
路４へ電流Ｉが供給されるように制御した点にある。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号
のタイミング図である。
のタイミング図である。
クロックパルスCKが高レベルの期間が内部回路４のデ
ータ処理動作期間TAであり、低レベルの期間がデータ非
処理期間TNAである。
ータ処理動作期間TAであり、低レベルの期間がデータ非
処理期間TNAである。
従って、論理回路２においては、チップセレクト信号
CSSが低レベルでクロックパルスCKが高レベルのときの
み制御信号CNTを低レベルの能動レベルとし、この期間
だけ内部回路４へ電流Ｉを供給するようにしている。
CSSが低レベルでクロックパルスCKが高レベルのときの
み制御信号CNTを低レベルの能動レベルとし、この期間
だけ内部回路４へ電流Ｉを供給するようにしている。
第５図に示された従来例では、クロックパルスCKが低
レベルの内部回路４のデータ非処理期間TNAでも内部回
路４へ電流Ｉが供給されていたが、この実施例ではデー
タ非処理期間TNAで電流Ｉの消費がないので、従来例に
対し、消費電力はTA/（TA＋TNA）に低減される。
レベルの内部回路４のデータ非処理期間TNAでも内部回
路４へ電流Ｉが供給されていたが、この実施例ではデー
タ非処理期間TNAで電流Ｉの消費がないので、従来例に
対し、消費電力はTA/（TA＋TNA）に低減される。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、内部回路４に、クロックパルスCKの立
上りと同時にデータ処理動作を行なわなければならない
という部分がある場合、クロックパルスCKの立上りと同
時に制御信号CNTを能動レベルにしたのでは、内部回路
４への電流Ｉの供給が遅れ誤動作となることもあるの
で、制御信号CNTの能動レベルの期間の開始時点がクロ
ックパルスCKの立上りより所定の期間（TPA）前になる
ように調整回路５を設けたものである。
上りと同時にデータ処理動作を行なわなければならない
という部分がある場合、クロックパルスCKの立上りと同
時に制御信号CNTを能動レベルにしたのでは、内部回路
４への電流Ｉの供給が遅れ誤動作となることもあるの
で、制御信号CNTの能動レベルの期間の開始時点がクロ
ックパルスCKの立上りより所定の期間（TPA）前になる
ように調整回路５を設けたものである。
第４図はこの実施例の動作を説明するための各部信号
のタイミング図である。
のタイミング図である。
調整回路５は、遅延素子DI1によりクロックパルスCK
を時間TDだけ遅らせると共に反転させ（CKD1）、ORゲー
トG1により、クロックパルスCKの立上りにより時間TDA
だけ立上り時点が速いクロックパルスCKD2を発生し、こ
のクロックパルスCKD2を論理回路２に供給することによ
り、クロックパルスCKの立上りにより時間TPAだけ速く
制御信号CNTを能動レベルにしている。
を時間TDだけ遅らせると共に反転させ（CKD1）、ORゲー
トG1により、クロックパルスCKの立上りにより時間TDA
だけ立上り時点が速いクロックパルスCKD2を発生し、こ
のクロックパルスCKD2を論理回路２に供給することによ
り、クロックパルスCKの立上りにより時間TPAだけ速く
制御信号CNTを能動レベルにしている。
この実施例では、クロックパルスCKの立上りに対し制
御信号CNTの能動レベルの開始時点を速めるようにした
が、クロックパルスCKの立下りに対し制御信号CNTの能
動レベルから非能動レベルへの切換時点を遅らせ、内部
回路４のクロックパルスCKの立下りによるデータ処理動
作を確実に行なわせるようにすることもできる。
御信号CNTの能動レベルの開始時点を速めるようにした
が、クロックパルスCKの立下りに対し制御信号CNTの能
動レベルから非能動レベルへの切換時点を遅らせ、内部
回路４のクロックパルスCKの立下りによるデータ処理動
作を確実に行なわせるようにすることもできる。
以上説明したように本発明は、チップセレクト信号が
能動レベルにあり、かつクロックパルスが内部回路のデ
ータ処理動作を行う期間にあるとき能動レベルとなる制
御信号により内部回路へ電流を供給するように制御する
構成とすることにより、データ非処理期間には内部回路
へ電流が流れないので、消費電力を低減することができ
る効果がある。
能動レベルにあり、かつクロックパルスが内部回路のデ
ータ処理動作を行う期間にあるとき能動レベルとなる制
御信号により内部回路へ電流を供給するように制御する
構成とすることにより、データ非処理期間には内部回路
へ電流が流れないので、消費電力を低減することができ
る効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例の回
路図及びこの実施例の動作を説明するための各部信号の
タイミング図、第３図及び第４図はそれぞれ本発明の第
２の実施例の回路図及びこの実施例の動作を説明するた
めの各部信号のタイミング図、第５図及び第６図，第７
図はそれぞれ従来の同期式半導体記憶装置の一例のブロ
ック図及びこの例の動作を説明するための各部信号のタ
イミング図である。 １……入力回路、２……論理回路、３……電源制御回
路、４……内部回路、５……調整回路、DI1……遅延素
子、G1……ORゲート。
路図及びこの実施例の動作を説明するための各部信号の
タイミング図、第３図及び第４図はそれぞれ本発明の第
２の実施例の回路図及びこの実施例の動作を説明するた
めの各部信号のタイミング図、第５図及び第６図，第７
図はそれぞれ従来の同期式半導体記憶装置の一例のブロ
ック図及びこの例の動作を説明するための各部信号のタ
イミング図である。 １……入力回路、２……論理回路、３……電源制御回
路、４……内部回路、５……調整回路、DI1……遅延素
子、G1……ORゲート。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41 G11C 11/419
Claims (2)
- 【請求項１】クロックパルス信号に同期してチップセレ
クト信号を出力する入力回路と、前記チップセレクト信
号が能動レベルにありかつ前記クロックパルス信号が第
１または第２のいずれかの一方の能動レベルのときだけ
データ処理動作を行う内部回路と、前記クロックパルス
信号と前記クロックパルス信号の位相を遅延させた遅延
パルス信号とを合成し前記クロックパルスの能動レベル
の開始を早めるかまたは能動レベルの終了を遅らせた調
整信号を出力する調整回路と、前記チップセレクト信号
及び前記調整信号が能動レベルであるとき能動レベルの
制御信号を出力する論理回路と、前記制御信号が能動レ
ベルのときのみ前記内部回路へ電流が供給されるように
制御する電流制御回路とを有することを特徴とする同期
式半導体記憶装置。 - 【請求項２】前記調整回路が、前記クロックパルス信号
を遅延し反転する反転回路と、前記反転回路の出力信号
と前記クロックパルス信号との論理和をとる論理和回路
よりなり、前記論理回路が前記チップセレクト信号の反
転信号と前記調整信号出力との否定論理積回路によりな
ることを特徴とする請求項１記載の同期式半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005101A JP2789755B2 (ja) | 1990-01-12 | 1990-01-12 | 同期式半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005101A JP2789755B2 (ja) | 1990-01-12 | 1990-01-12 | 同期式半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209693A JPH03209693A (ja) | 1991-09-12 |
| JP2789755B2 true JP2789755B2 (ja) | 1998-08-20 |
Family
ID=11601982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005101A Expired - Lifetime JP2789755B2 (ja) | 1990-01-12 | 1990-01-12 | 同期式半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789755B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116119A (en) * | 1976-03-26 | 1977-09-29 | Toshiba Corp | Power source supply system for memory unit |
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
-
1990
- 1990-01-12 JP JP2005101A patent/JP2789755B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03209693A (ja) | 1991-09-12 |
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