TW499679B - Sensing time control device and method - Google Patents
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- 238000000034 method Methods 0.000 title claims description 55
- 230000015654 memory Effects 0.000 claims abstract description 367
- 239000000872 buffer Substances 0.000 claims abstract description 160
- 238000012790 confirmation Methods 0.000 claims description 81
- 230000000875 corresponding effect Effects 0.000 claims description 18
- 230000002079 cooperative effect Effects 0.000 claims description 16
- 238000003491 array Methods 0.000 claims description 5
- 230000008030 elimination Effects 0.000 claims description 5
- 238000003379 elimination reaction Methods 0.000 claims description 5
- 238000009434 installation Methods 0.000 claims description 3
- 238000007599 discharging Methods 0.000 claims description 2
- 238000012795 verification Methods 0.000 abstract 2
- 238000001514 detection method Methods 0.000 abstract 1
- 230000000977 initiatory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 230000008447 perception Effects 0.000 description 2
- 241000345998 Calamus manan Species 0.000 description 1
- 206010065929 Cardiovascular insufficiency Diseases 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 235000012950 rattan cane Nutrition 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
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經濟部智慧財產局員工消費合作社印制衣 五、發明說明(/ ) 本發明之背暑 本發明一般係關於半導體裝置,尤其是關於一種快閃 記億體裝置,特別是具有一種記憶頁緩衝器之NAND型式 之快閃記憶體裝置。 NAND型式快閃記億體裝置一般包含一組記億胞陣 Μ ' —組X解碼器、一組γ解碼器、一組高壓電路、一組 狀態機器電路、一組位址暫存器、一組資料暫存器和感應 放大器電路以及一組I/O暫存器和緩衝器。 在一般的NAND型式快閃記憶體裝厚之記憶胞陣列 中’記憶胞是以記憶胞串列方式組成。各記憶胞串列包含 一些串接耦合之記憶胞。一般而言,對於任何所給予的記 憶胞陣列,各記憶胞串列包含著相等之記億胞數目。因此, 在一般的NAND型式快閃記憶體裝置中,記憶胞串列提供 基本的記憶胞陣列之建構記億塊。 一些記憶胞串列串接地被耦合以形成一組記憶行。在 芥記億行中,記億胞串列彼此被耦合在一組位元線上。各 位元線被耦合至資料暫存器和感應放大器電路。資料暫存 器和感應放大器電路包含一些記億頁緩衝器。一組記憶頁 緩衝器被耦合至各位元線,並且當在被耦合至各位元線之 記憶胞的讀取、規劃以及確認操作時被使用。 記憶胞陣列也被組成一些記憶列,其也被稱爲記憶 Γί 各記億胞之記億頁包含著相等數目之記億胞。在各記 .记Η t之記億胞一起被耦合在一組字組線上。一些相鄰記 憶頁被組成一組記憶胞區塊。各記憶胞區塊如記憶胞串列 4 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注 意事項再本頁) 訂· ;線· 經濟部智慧財產局員工消費合作社印製 499679 A7 _____B7_ 五、發明說明(2) 中之記憶胞般,包含著許多記億頁。因此,各記億胞區塊 包含一些相鄰之記億胞串列。 在各記億胞之芯心是一組浮動閘極,其可被電子負性 地充電。浮動閘極之充電狀態指示對應的記憶胞是否表示 一組邏輯高位或者一組邏輯低位\例如,如果浮動閘極是 在一種負性地被充電之狀態下,則記憶胞表示一組邏輯低
I 位。如果浮動閘極是在放電狀態下,則記億胞表示一組邏 輯高位= 在規劃操作時,電子被射出而進入記億胞的浮動閘 極,該記億胞目前是在放電狀態但是需要在負性地充電狀 態中。在消除操作時,電子從記憶胞之浮動閘極被移離, 該記億胞是在負性地充電狀態中。因此,一組被規劃的記 憶胞表示一組邏輯低位,而一組被消除的記億胞則表示一 組邏輯高位。一般,在一組記億胞區塊中的記億胞在各消 除操作時同時地被消除,而在各記憶頁中之記億胞則在各 規劃操作時同時地被規劃。 > 在記憶胞被規劃或者被消除之後,它們被確認以保證 規劃或者消除已分別地而正確地被達成。換句話說,在規 剡操作情況中,記億體胞在規劃確認操作時被確認以決定 足否一組足夠的電子數目已被射出而進入規劃記憶胞之浮 刺閊極。在消除操作情況中,記憶胞在消除確認操作時被 確認以決定是否電子已順利地從被消除之記億胞的浮動閘 極中被移離。 在規劃以及消除確認操作時,在資料暫存器和感應放 5 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) -----------I I ^ - — — — l·— — — ^» — — — — — 1 — (請先閱讀背面之注意事項再填寫本頁) 499679 A7 B7 五、發明說明(3 ) 々器電路中之記億頁緩衝器被使用以讀取並且儲存記億胞 之內容。因爲對於各位元線有一組相關的記億頁緩衝器, 整(固記,億頁在規劃確認操作之時間內被確認。因爲包含多 數ί固記憶頁之記憶胞區.捧的記億胞同時地被消除,故在消 除確認操作時,被整個地消除之記億胞區塊的確認被達 . Ν 成, . 在規劃確認操作時,在各記億頁緩衝器中臨限電壓節 點上的一組電壓被確認。在臨限電壓節點上之屬壓依據內 容已被證實之記憶胞的充電狀態而變化。如果該記億胞已 正確地被規劃,亦即,如果記憶胞之浮動閘極已被適當地 負性充電,則在臨限電壓節點上得到一組臨限電壓。如果 記億胞是不正確地被規劃,則臨限電壓不被達到。 由於記億胞、位元線以及記億頁緩衝器之電阻,即使 己憶胞已經正確地被規劃、臨限電壓仍無法即刻地被達 到因此,如果在一組規劃操作之下面的規劃確認操作太 ¥被進行,則可能得到記億胞不適當地被規劃之不正確的 結果 > 因此,一組設定信號,其在一組預先被規劃的延遲 之後被引動,其一般被使用以啓動規劃確認操作。該具有 規劃延遲之設定信號,一般是以狀態機器電路中之一組時 計序列而被產生。 使用具有一組預先被規劃的延遲之一組設定信號以啓 動規劃確認操作時呈現一些困難。因爲不同記憶頁中的記 憶胞具有從記億頁緩衝器至記憶胞以及從記憶胞至一組 V s s ?i壓之不同的阻抗,對於所有記億胞使用預先被設計 6 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事 — ! --- if再本頁) --線· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 499679 A7 ____ B7__ 五、發明說明(斗) 之一致的延遲可能呈現問題。進一步地,臨限節點達到臨 限電壓之時間同時也取決於溫度,並且不可能總是正確地 估計一組預先被規劃的延遲所需要的持續。 如果預先被規劃的延遲是太長,因爲不必要之另外的 等待週期,則快閃記億體裝置之速度是不利地受到影響。 如果預先被規劃的延遲是太短,即使記憶胞被確認已經正 > 確地被規劃,則在臨限電壓被達到之前,規劃確認操作可 能被嘗試。換句話說,如果規劃確認操作太早被達成,確 認可能錯誤地失去作用。如果完成太遲,則一組不必要之 另外的延遲可能延緩快閃記憶體裝置的速度。 本發明之槪要 因此,本發明提供一種感測時間控制裝置及方法,其 使用預先被規劃的參考記億胞之量測以確定一組臨限電壓 節點達到臨限電壓之時間。 本發明之一實施例是有關一種進行規劃確認操作之方 法。一組參考記憶胞以及一組記憶胞被規劃。一組設定信 ► 號使用一組參考記憶胞之內容而產生。記憶胞之規劃確認 操作使用該設定信號而啓動。 本發明之另一實施例是有關一種進行規劃確認操作之 方法,其中參考記億胞被耦合至一組參考記憶頁緩衝器, 並且該記億胞被耦合至一組資料記億頁緩衝器。參考記憶 Η緩衝器被使用以讀取以及儲存一組參考記憶胞之内容, 拉且资料記憶頁緩衝器被使用以讀取以及儲存記憶胞之內 容。 7 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公芨) — II--— — — — — — — 馨 # I I I l· I I I t ·11111! *5^ (請先閱讀背面之注意事項再填寫本頁) 499679 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(?) 本發明之再另一實施例是,當第一規劃確認操作失去 作用時’進行一組規劃確認操作之方法。利用參考記億胞 之內容’該記億胞重新被規劃並且設定信號重新被產生。 該設定信號被使用以啓動記憶胞之另一規劃確認操作。 本發明之再另一實施例/是一種進行消除確認操作之方 :去’‘ 一組參考記億胞被規劃並且一組記億胞被消除。使用 -組參考記憶胞之內容而產生一組設定信號。使用設定信 號而啓動記憶胞之消除確認操作。 本發明之再另一實施例是,當第一消除確認操作失效 時’進行一組消除確認操作之方法。利用參考記憶胞之內 容’記億胞重新被消除並且設定信號重新被產生。該設定 信號被使用以啓動記億胞之另一消除確認操作。 本發明之再另一實施例是一種進行規劃確認操作之方 ;去’其中多數個記億胞被規劃。. 本發明之再另一實施例是一種進行消除確認操作之方 法’其中多數個記億胞被消除。 本發明之再另一實施例是確認記憶胞內容之方法,其 包含規劃一組參考記憶胞,感應一組參考記憶胞之內容, 並且當參考記億胞之內容已經被感應時確認記憶胞之內 容。 - 本發明之再另一實施例是,提供一組設定信號至與記 憶胞相關的記憶頁緩·衝器之方法。被耦合至一組參考記憶 頁緩衝器之參考記億胞被規劃。在參考記億頁緩衝器中之 一節點上的電壓,依據參考記憶胞之內容而被設定。在節 8 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公茇) (請先閱讀背面之注 $項再I· 本頁) --裝 •線. 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明(έ ) 點上之電壓被提供至記億頁緩衝器而作爲設定信號。 本發明之再另一實施例是一組感測時間控制電路,其 包含一組參考記憶頁緩衝器以及多數個資料記憶頁緩衝 器。參考記憶頁緩衝器接收一組啓始信號並且產生一組設 定信號。多數個資料記憶頁緩衝器接收設定信號,並且儲 存多數個記億胞之內容。各多數個資料記億頁緩衝器儲存 | 多數個記憶胞中相關的內容。 本發明之再另一實施例是一組NAND型式之快閃記憶 體裝置,其包含具有多數個記億胞列和多數個記憶胞行以 及下述構件之一組記憶胞陣列。一組X解碼器選擇多數個 記億胞列,並且一組Y解碼器選擇多數個記憶胞行。一組 資料暫存器和感應放大器電路讀取並且規劃多數個記憶胞 列以及多數個記億胞行。一組1/0暫存器和緩衝器被耦合 兮資料暫存器和感應放大器電路。1/0暫存器和緩衝器提 供N AND型式快閃記憶體裝置一組外部界面。一組高壓電 路提供至X解碼器之電壓的規劃、讀取和消除。一組狀態 f 機器電路提供控制信號至資料暫存器和感應放大器電路。 一組位址暫存器提供一組被解碼的位址至X解碼器和Y解 碼器。 本發明許多附隨的特色,將參考下面相關附圖以及所 洽予之詳細說明而更容易地被了解。 圖形之說明 第1圖是使用本發明之感測時間控制裝置及方法的快 閃記憶體裝置之一種方塊圖; 9 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------裝-----r---訂------ ·線 (請先閱讀背面之注意事項再填寫本頁) 499679 A7 B7 五、發明說明(7 經濟部智慧財產局員工消費合作社印製 第2圖是一組記憶胞陣列以及相關的資料暫存器和感 應放大器電路之一種方塊圖; 第3圖是展示在一組參考記憶頁緩衝器以及第i組記 憶頁緩衝器之間的界面之一種方塊圖。 第4圖是展示與資料暫存器和感應放大器電路之第i 組位元線相關的一組記億頁緩衝器; 第5圖是展示與資料暫存器及感應放大器電路之參考 位元線相關的一組記億頁緩衝器; 第6圖是展示在規劃確認操作時不同信號彼此間的電 壓位準改變之一種時序圖;以及 第7圖是一種進行規劃確認操作程序之流程圖^ 本發明之詳細說明 第1圖是使用本發明之感測時間控制裝置及方法的快 閃記憶體裝置之一種方塊圖。一組記憶胞陣列1包含記憶 胞列以及記億胞行。記億胞列一般被稱爲字組線並且記憶 胞行一般被稱爲位元線。在記憶胞陣列中之記憶胞可被第 一和第二X解碼器11和13以及第一和第二Y解碼器7和 9所定址。 記憶胞陣列包含一些記億胞區塊,各記憶胞區塊包含 一些記憶胞列。第一 X解碼器被使用以選擇第一族群之記 ®胞區塊,同時第二X解碼器被使用以選擇第二族群之記 憶胞區塊。例如,第一 X解碼器被使用以選擇被偶數編號 的記憶胞區塊,亦即,記憶胞區塊0、2、4、等等,而第 二X解碼器被使用以選擇被奇數編號的記憶胞區塊,亦 (請先閲讀背面之注意事項再 • *裝|‘| »τ本頁) 訂· i線. 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 五、 發明說明(2 A7 B7 經濟部智慧財產局員工消費合作社印製 即,記憶胞區塊1、3、5、等等。 相似地,第一 Y解碼器被使用以選擇第一族群之記億 咆行,而第二Y解碼器被使用以選擇第二族群之記憶胞 行。例如,其中當η是一組記憶胞陣列中之記憶胞行的數 目時,第一 Υ解碼器被使用以選擇第一族群之η/2記憶胞 行,而第二Υ解碼器則被使用以選擇第二族群之Π/2記憶 胞行。 第一和第二X解碼器以及第一和第二Υ解碼器從位址 W存器21接收記憶體位址。記億體位址被第一和第二X 解碼器所解碼以選擇供讀取、規劃、消除以及確認操作之 記憶胞列。記憶體位址同時也被第一和第二Υ解碼器所解 碼以選擇供讀取、規劃、消除和確認操作之記憶體胞行。 高壓電路1 7提供電壓至第一以及第二X解碼器Π和 1 3以應用於被選擇記憶胞。不同的電壓位準被提供至記憶 胞以便於不同的操作。在不同的操作時應該提供至記憶胞 之電壓位準是一種習知的技術。 相似於第一及第二Υ解碼器7和9,第一及第二資料 哲存器和感應放大器電路3、5分別地界面於第一和第二 族群記憶胞行。在讀取操作時,第一及第二資料暫存器和 感應放大器電路從選擇記憶胞中讀取資料並且儲存資料。 該資料從第一及第二資料暫存器和感應放大器電路被傳輸 至一組丨/0暫存器及緩衝器1 5,並且以便從快閃記憶體裝 置被輸出。在規劃操作時,第一及第二資料暫存器和感應 放大器電路自1/0暫存器和緩衝器15中接收將被寫入被選 -------------裝-----r---訂·--— II---線 (請先閱讀背面之注意事項再填窵本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 499679 A7 B7 五、發明說明(?) 擇記億胞的資料。一組狀態機器電路1 9供應控制信號至 資料暫存器和感應放大器電路3和5。該狀態機器電路控 制在規劃確認和消除確認操作時被使用之信號時序。 第2圖是具有4096個記億胞行之一組記億胞陣列33, 以及一組包含記憶頁緩衝器之資料暫存器以及感應放大器 電路31之表示之一種方塊圖。各記憶胞行是與對應的位 元線相關的。各位元線被耦合至一組對應的記億頁緩衝 器。記億胞陣列33同時也包含一組參考記億胞行。該參 考記憶胞行是與參考位元線相關的,該參考位元線被耦合 至一組參考記億頁緩衝器35d。記憶胞陣列33可進一步地 包含另外的記憶胞行。資料暫存器和感應放大器電路31 可進一步地包含與另外的記億胞行相關之另外的記憶頁緩 衝器。 在所說明之實施例中,如第1圖之展示,實際上有兩 組資料暫存器和感應放大器電路3和5。第一資料暫存器 和感應放大器電路3包含與第一族群中之2048個記憶胞 行相關的記憶頁緩衝器,並且第二資料暫存器和感應放大 器電路5包含與第二族群中之2048個記億胞行相關的記 ' 憶頁緩衝器。 明白的說,¥料暫存器和感應放大器電路31表示第 一及第二資料暫存器和感應放大器電路3和5兩者的組 台。因此,第2圖之資料暫存器和感應放大器電路31包 含所有的4096個記憶頁暖衝器,各記憶頁緩衝器是與來 自第一及第二資料暫存器和感應放大器電路兩者之一組 12 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------------裝ir (請先閱讀背面之注意事項再本頁) 訂· --線. 經濟部智慧財產局員工消費合作社印製 4i9679 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(/G) 4096個記憶胞行相關的。 在記億胞陣列中之記億胞是被組織成爲記億胞串列 3 7a-c以及39a-c。在本發明之一實施例中,各記憶胞串列 包含十六組記億胞、一組第一選擇閘極電晶體以及一組第 二選擇閘極電晶體。在各記億胞串列中,記憶胞和第一及 第二選擇閘極電晶體串連地被耦合。 第一和第二選擇閘極電晶體是,分別地,在各記憶胞 串列之起點及末端。第一選擇閘極電晶體接收一組第一選 擇閘極信號SG1,並且在確定第一選擇閘極信號SG1之後 立即導通。當特定的記憶胞串列之第一選擇閘極電晶體被 噚通時,該特定的記憶胞串列被選擇以便與相關的記憶頁 緩衝器通訊。 第二選擇閘極電晶體接收一組第二選擇閘極信號 SG2,並且在確定第二選擇閘極信號SG2之後立即導通。 第二選擇閘極電晶體之源極被耦合至一組Vss電壓。因此, 當一組特定的記憶胞串列之第二選擇閘極電晶體被導通 時,該特定的記億胞串列被提供Vss電壓。 如第2圖實施例所展示,記憶胞陣列33包含4096組 位元線以及一組參考位元線。各第一選擇閘極電晶體之排 極被耦合至與包含第一選擇閘極電晶體之記憶胞串列相關 的位元線。該記億胞串列37a-c代表一組包含4096組相鄰 記憶胞串列之第一記憶胞區塊。因爲在本發明之快閃記憶 體裝置中有1024組記億胞區塊,故記憶胞串列39a-c代表 包含4096組相鄰記憶胞串列之第1 024組記億胞區塊。因 13 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) -------------裝-----r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) A7 -----B7 _ 五、發明說明(") 此,在各記億胞區塊中之各4096組相鄰記憶胞串列被耦 合至各相關的4096組位元線上。 在讀取和規劃操作時,4096組記憶位元在相同的時間 被讀取或者被規劃。一組記億胞列,其是與一組字組線相 關的,可在相同的時間被讀取或者被規劃。與一組字組線 相關的記億胞列,同時也被稱爲一組記億頁。因此,因爲 有1 6組記憶胞列故在各記億胞區塊中亦有1 6組記憶頁。 第一和第二X解碼器(第1圖所展示)利用所提供的選 擇閘極信號SG1和SG2 #選擇各記憶胞區塊,該信號SG1 和SG2分別地被施加在第一和第二選擇閘極電晶體上。進 一步地,第一和第二X解碼器利用提供字組線1至16之 適當的電壓而選擇在選擇記億胞區塊中之各記憶頁,各字 組線是與一組記憶頁相關的。第一 X解碼器選擇偶數記憶 胞區塊0、2、4…1 022。第二X解碍器選擇奇數的記憶胞 區塊 1、3、5 …1 0 2 3。 第一和第二Y解碼器(第1圖所展示)選擇記憶行,各 記憶行包含一起被锅合在一位元線的1 〇 2 4組記憶胞串列。 沿一 Y解碼器選擇位元線0-255、5 12-767、1024-1279、 1536-1791 、 2048-2303 、 2560-2815 、 3072-3327 以及 3 5 84-3 839。第二 Y 解碼器選擇位元線 256-511、768- 1 023、 1280-1535、 1792-2047、 2304-2559、 2816-3071 、 3328-3583 以及 3840-4095 。 資料暫存器和感應放大器電路31接收一組規劃信號 PGM、一組位元線控制信號BL_CTRL、一組設定啓始信號 14 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再 • •裝 i r 本頁) --線. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 499679 A7 __ —_B7__ 五、發明說明(/3) SET-1N1T、以及來自狀態機器電路之一組偏壓信號 BIAS(第1圖所展示)。這些控制信號由狀態機器電路所提 供’並且在讀取規劃和確認操作時被記億頁緩衝器和參考 記憶頁緩衝器所使用。參考記億頁緩衝器35d從狀態機器 電路接收設定啓始信號SETJNIT並且提供一組設定信號 至各記億頁緩衝器35a-c。 p 第3圖是一種方塊圖,其展示在一組第i組記億頁緩 衝器32和參考記億頁緩衝器34之間的一組界面。第i組 記憶頁緩衝器和參考記億頁緩衝器兩者接收規劃信號 PGM、位元線控制信號BL__CTRL和偏壓信號BIAS。參考 記憶頁緩衝器同時也接收設定啓始信號SETJNIT。參考 記憶頁緩衝器產生一組被提供至第i組記億頁緩衝器之設 定信號SET。該第i組記億頁緩衝器以及參考記憶頁緩衝 器分別地被耦合至第i組位元線以及參考位元線。第i組 記憶頁緩衝器作爲在第i組位元線以及在資料1/0界面上 之I/O暫存器和緩衝器間的一組界面。相似地,參考記憶 > 頁緩衝器作爲在參考位元線以及在參考資料1/0界面上之 1/0暫存器和緩衝器間的一組界面。 第4圖是與第i組位元線BLi相關的一組記憶頁緩衝 器。偏壓電晶體41之排極被耦合至Vcc。偏壓電晶體41 之閘極被耦合至偏壓信號BIAS。偏壓電晶體之源極被耦 台至第i組位元線BLi。因此偏壓信號BIAS控制流經過第 i組位元線BLi之電流的振幅。如果偏壓信號BIAS不被確 定的話,則幾乎沒有電流經過第i組位元線BLi ’因爲偏 15 >紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公 1Π --I---I------^ · I---^-1! #1!!! *51^ (請先閲讀背面之注意事項再填寫本頁) 499679 經濟部智慧財產局員工消費合作社印制衣 A7 ____B7 _五、發明說明(/3 ) 壓電晶體接著被切斷並且無視於被選擇的記憶胞之規劃狀 態而幾乎沒有電流經過偏壓電晶體。在被說明之實施例 中,因爲偏壓電晶體41是一組p-型式電晶體,故當偏壓 信號BIAS被確定時,則偏壓信號BIAS被設定爲低位。 一組NAND型式快閃記憶體裝置之各位元線一般被耦 合至一組位元線控制電晶體,其被置放在位元線以及一組 相關的記憶頁緩衝器之間。因此,被耦合至一組特定的位 元線之位元線控制電晶體被導通以便於在特定的位元線上 之記億胞的讀取和規劃操作。否則,如果位元線控制電晶 體被切斷,則相關的記憶頁緩衝器一般是不能進行讀取操 作或者規劃操作的。 在第4圖中,一組位元線控制電晶體53被置放在第i 組位元線BLi和記憶頁緩衝器之間,該記憶頁緩衝器中之 位元線控制電晶體53源極被耦合至第i組位元線BLi並且 位元線控制電晶體53之排極被耦合至偏壓電晶體41之源 極。因此,位元線控制電晶體53控制第i組位元線BLi是 否被允許引導電流。爲了讀取和規劃操作,位元線控制信 號BL_CTRL被確定以導通位元線控制電晶體53。 偏壓電晶體41之源極以及位元線控制電晶體53之排 極的耦合形成一個節點A $ —組資料I/O線經由規劃電晶 體43被耦合至節點A。明確地說,規劃電晶體43之源極 在節點A被耦合至偏壓電晶體41之源極並且規劃電晶體 43之排極被耦合至資料I/O線。規劃信號PGM被提供至 規劃電晶體43之閘極。 16 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再 -·裝—·1 lilt本頁) 訂: 線- 經濟部智慧財產局員工消費合作社印製 499679 A7 ——__B7____ 五、發明說明(,4) 在一組規劃操作時,規劃信號PGM被確定並且導通 規劃電晶體43。在被說明之實施例中,當規劃信號PGM 被確定時,則規劃信號PGM達到高位。利用被施加至一 組選擇記憶胞列,亦即,記億頁,之適當的電壓,來自資 料I/O線上之I/O暫存器和緩衝器的資料經由規劃電晶體 43和控制電晶體53而被供應至第i組位元線BLi並且被 | 寫入在被選擇的記憶頁上之第i組位元線BLi的選擇記憶 月g。在規劃操作時應該施加至記億胞的適當電壓是一種習 知的技術。 一旦規劃操作被完成,則被寫入之資料被確認以在規 劃確認操作時提高其可靠度。在規劃確認操作時,規劃信 號PGM不被確定。在被說明之實施例中,當其不被確定 時,規劃信號PGM保持在低位。 一組設定電晶體5 1,一組臨限電晶體49以及反相器 45、47在規劃確認操作和消除確認操作時被使用以檢査是 否規劃或者消除已經分別地被滿意達成。設定電晶體5 1 | 之源極被耦合至一組Vss電壓且設定電晶體之閘極接收設 定信號SET。當設定信號SET被確定時,則設定電晶體51 被導通並且Vss電壓被施加至被耦合至設定電晶體51之 排極的臨限電晶體49之源極。在被說明之實施例中,當 設定信號SET被確定時其保持在高位。 臨限電晶體49之一排極,形成一組節點B ’被耦合至 反相器47之一組輸入以及反相器45之一組輸出。反相器 47之輸出被耦合至反相器45之輸入。因此’反相器45和 17 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) — — — — — — — — — — — I· · I I I l· I I I 訂- I — — — — — — — (請先閱讀背面之注意事項再填寫本頁) 499679 A7 B7 五、發明說明(if ) 經濟部智慧財產局員工消費合作社印製 47形成一組鎖定器。先前之規劃確認操作或者消除確認操 作中,利用施加一邏輯高位預置電壓PRESET,使得鎖定 器被預置在節點B上之一邏輯高位。因此,資料I/O線具 有一組邏輯低位之輸出。事實上,資料I/O線被耦合至一 組反相器(未展示出),並且因此,當節點B是在邏輯高位 時,被I/O暫存器和緩衝器接收之資料是在邏輯高位。 利用提供反相器於資料1/0線上,非反向的資料被提 供至I/O暫存器和緩衝器。例如,假設一特定的記憶胞不 被規劃,亦即,該特定的記憶胞包含一組邏輯高位。如下 面之詳細說明,當記憶頁緩衝器讀取特定的記憶胞時,記 憶頁緩衝器之節點B成爲一組邏輯高位《因此,被耦合在 節點B之一組輸入之鎖定器的輸出成爲邏輯低位。因此* 反相器被提供在鎖定器之輸出以便將來自特定的記憶胞之 被反相資料再反相。因此,來自特定記憶胞之非反向的資 料被提供至1/0暫存器和緩衝器。 偏壓電晶體41和位元線控制電晶體53兩者在規劃和 消除確認操作時皆被導通。如果在規劃確認操作時,一組 選擇記億胞不包含任何電荷,亦即,記憶胞被消除或者不 規劃時,則一組電流經過第i組位元線BLi。相似地*在 消除確認操作時,如果在第i組位元線BLi上一組選擇記 愤胞區塊的所有記憶胞已經順利地被消除的話,亦即,電 子放電,則一組電流流經過第i組位元線BLi。 在那些情況中,在偏壓電晶體4 1源極以及位元線控 制電晶體53排極之間的一組臨限電壓節點A被拉低,因 18 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) .裝i — (請先閱讀背面之注意事項再ipt本頁) 訂- -.線· 499679
經濟部智慧財產局員工消費合作社印制衣 五、發明說明(/6 ) 爲有一組電壓降跨越偏壓電晶體41。因此,在臨限電壓節 點A之電壓將不足以導通臨限電晶體49。如果臨限電晶 體49不被導通,來自設定電晶體51之Vss電壓不被施加 在節點B上。因此在規劃確認操作時,當選擇記憶胞不被 規劃時,在節點B之一組鎖定器內容保持相同並且資料I/O 線經由一組反相器(未展示出)而提供一組邏輯高位至I/O 暫存器和緩衝器。相似地,在消除確認操作時,當記億胞 區塊中所有的位元線記憶胞已經被消除時,則資料I/O線 經由一組反相器(未展示出)而提供一組邏輯高位至I/O暫 存器和緩衝器。 如果選擇記億胞被規劃,則在規劃確認操作時,沒有 電流流經過第i組位元線BLi。相似地,如果在第i組位 元線BLi上之選擇記億胞區塊的一組或者多組記憶胞未順 利地被消除,則在消除確認操作時,沒有電流流經過第i 組位元線BLi。 在那些情況中,在偏壓電晶體41源極和位元線控制 電晶體53排極之間的臨限電壓節點A被拉至高位,因爲 沒有電壓降跨越偏壓電晶體41。因此,在臨限電壓節點A 之電壓將足以導通臨限電晶體49 ^當臨限電晶體49被導 通時,來自設定電晶體51之Vss電壓在節點B上起作用。 因此,當選擇記憶胞已經被規劃時,則在節點B之鎖定器 內容改變至一組邏輯低位並且資料I/O線經由反相器(未展 示出)而提供一組邏輯低位至I/O暫存器和緩衝器。 如果在確認時,一組被規劃記憶胞正確地被選擇,則 19 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) II I--- ---I l· I I I ^ ·1111111 (請先閱讀背面之注意事項再填寫本頁) 499679 經濟部智慧財產局員工消費合作社印製 A7 __ B7___五、發明說明。7) 在足夠的時間消逝之後隨著偏壓電晶體4 1和位元'線控制 電晶體53之導通,在臨限節點A之電壓達到足以導通臨 限電晶體49之一組臨限電壓位準。臨限節點A所需達到 臨限電壓位準之足夠時間是依據在記憶胞陣列內之選擇記 憶胞溫度以及相對位置之因數。 因此,在本發明中,當一組相似於被選擇記億胞被置 放之預先被規劃的記億胞被精確地量測時,則設定信號SET 被確定。換句話說,在本發明中,允許相似於被選擇記億 胞被置放之預先被規劃的記億胞被精確地量測之足夠的時 間之後,設定信號SET被提供至設定電晶體5 1。 在本發明之一實施例中,利用與參考位元線REF BL 相關的一組參考記億頁緩衝器,設定信號SET被提供。該 參考記憶頁緩衝器被展示於第5圖中。參考記憶頁緩衝器 之結構是相似於與第i組位元線BLi相關的記憶頁緩衝器 之結構。參考記億頁緩衝器包含一組偏壓電晶體6 1、一組 規劃電晶體63、反相器65、67,一組臨限電晶體69、一 組啓始電晶體7 1以及位元線控制電晶體73。 相異於與第i組位元線相關的記憶頁緩衝器之設定電 晶體,設定啓始電晶體71從狀態機器電路接收一組啓始 信號SET_IN丨T(第1圖之所展示)。設定啓始信號SET_INIT 在規劃操作結束之後被狀態機器電路產生並且立刻地被提 供至設定啓始電晶體。當規劃操作被完成以及被施加在字 机線匕之規劃電壓被減少至規劃確認電壓時,狀態機器電 路產生設定啓始信號SET_INIT。相似於第i組位元線之情 ----------------裝· (請先閱讀背面之注意事項再本 頁) 訂. --線. 20 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297
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1、發明說明(/及) 況,包含反相器65和67之鎖定器,使用在反相器65之 輸出以及臨限電晶體69排極之間的節點B上之一組預置 信號PRESET而被預置在一組邏輯高位。 因此,設定信號SET,被預置在一組邏輯低位,因爲 花被提供而作爲設定信號SET之前在節點B之邏輯高壓被 反相器67所反相。在參考位元線上字組線之參考記憶胞 被預先規劃在一組邏輯低位,亦即,參考記憶胞之浮動閘 極已經被電子負性地充電。因此,在偏壓電晶體61源極 以及位元線控制電晶體73排極之間的臨限電壓節點A上 一組電壓位準將反映被規劃之記憶胞的情況。換句話說, 因爲參考記億胞之浮動閘極已經負性地被充電,故在參考 位元線上將沒有電流流通。當沒有電流在參考位元線上流 動時,大約沒有電壓在偏壓電晶體61上。由於沒有電壓 在偏壓電晶體6 1上,在臨限電壓節點A之電壓位準接近 Vcc。因此,臨限電晶體69接收足以導通臨限電晶體69 之閘極電壓。 因此,當設定啓始信號SETJNIT被施加在設定啓始 電晶體7 1閘極並且足夠的高電壓被施加在臨限電晶體69 閘極時,則Vss電壓被施加在節點B上並且反相器67之 輸出將是一組邏輯高位。這反相器67之輸出是設定信號 SET,其被提供至設定電晶體51(第4圖所展示)以啓動規 劃或者消除確認操作。因此,規劃確認操作或者消除確認 操作時序利用被提供至參考記憶頁緩衝器之設定啓始信號 而被控制,並且更重要地,其被參考記億頁緩衝器之一組 21 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐〉 ^----l· ---I ^^藤-------^ (請先閱讀背面之注意事項再填寫本頁) 499679 A7 B7 I :〒, 五、發明說明( /54 規劃參考記憶胞感測時間所控制。 (請先閱讀背面之注意事項再填寫本頁) 第6圖是一種時序圖,其顯示在規劃確認操作時被使 用的不同信號之間的電壓轉變之相對時序。在規劃操作 時,規劃信號PGM保持在邏輯高位。當在時間ta進行規 劃操作時,狀態機器電路降低規劃信號位準至邏輯低位。 由於邏輯低位被施加至規劃電晶體閘極上,在臨限電壓節 點A之電壓位準是取決於偏壓信號BIAS狀況、位元線控 制信號BL_CTRL狀況以及選擇字組線位元線上記億胞之 浮動閘極狀況。 當規劃信號PGM在時間ta達到邏輯低位時,偏壓信 號BIAS亦達到邏輯低位。因爲記憶頁緩衝器之偏壓電晶 體是一種P-型式電晶體,故被施加在偏壓電晶體閘極之邏 輯低位偏壓信號BIAS導通偏壓電晶體,以便準備好電流 的流通。當偏壓電晶體被導通時,如果沒有電流流經過, 則在偏壓電晶體源極之電壓,以及其之臨限電壓節點A, 接近被施加在偏壓電晶體閘極之電壓Vcc位準。但是,當 電流流經過偏壓電晶體時,則在其上之電壓防止在臨限電 壓節點A之電壓接近Vcc電壓。 經濟部智慧財產局員工消費合作社印製 當偏壓電晶體在時間ta導通時,位元線控制信號 EL — CTRL·達到高位並且導通位元線控制電晶體。如果分別 的記億胞已經被規劃,則沒有電流流經過位元線並且在臨 限電壓節點A之電壓位準接近Vcc。如果分別的記憶胞未 被規劃,則一組電流流經過位元線並且在臨限電壓節點A 之電壓位準不接近Vcc。 22 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 499679 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(3C ) 偏壓信號BIAS和位元線控制信號BL_CTRL兩者大致 同時地被施加在資料位元線和參考位元線,兩者上。因此, 資料位元線和參考位元線兩者在臨限電壓節點A之臨限電 壓將在相同的時間被調整。設定啓始信號SET_INIT在時 間tb被施加在參考記憶頁緩衝器之設定電晶體上。設定啓 始信號SET_INIT是大約1.0以s之持續脈波,如第6圖所 展示。由於脈波被保持在高位,一旦在臨限電壓節點A之 臨限電壓達到足夠的位準以導通參考記億頁緩衝器之臨限 電晶體時,則設定信號SET在時間te被參考記憶頁緩衝器 產生。 由於在與位元線相關的記憶頁緩衝器之設定電晶體閘 極上設定信號SET之確定,如果對應的記憶胞已經被規 劃,則在臨限電壓節點A之臨限電壓將被達到並且與記憶 頁緩衝器相關的資料I/O線將被調整至一組邏輯高位。但 是,如果,對應的記億胞未被規劃,則臨限電晶體不導通 並且鎖定器將保持在已於節點B上被預置於一組邏輯高位 的預置値,並且因此在資料I/O線保持一組邏輯低位。 因此,在規劃確認操作期間,分別的記憶胞內容被儲 存在包含反相器45和47之鎖定器中。在各記憶頁緩衝器 中節點B的鎖定器內容(第4圇所展示)接著與在I/O暫存 器和緩衝器中之資料相比較。如果資料暫存器和感應放大 器電路中鎖定器之內容匹配於I/O暫存器和緩衝器之內 容,則規劃操作已順利地被進行並且不需要進一步地被規 劃。否則,無法通過規劃確認操作之記憶頁將重新被規劃。 23 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) — — — — — — — — — — — — — · I I I l· I I I ·11111111 (請先W讀背面之注意事項再填寫本頁) 499679 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(N ) 相似地,在消除確認操作時,在節點B之鎖定器內容 被確認是否在一邏輯高位狀態。如果節點B之任何記憶頁 緩衝器是在一邏輯低位狀態,則對於與記憶頁緩衝器相關 的一組或者更多的記憶胞,消除操作失效,並且消除確認 操作失效。因此,對於該記憶胞區塊,消除操作需要再一 次地被達成。 第7圖是記憶胞之記憶頁的規劃程序和確認程序之流 程圖3在步驟81之處理程序規劃一組參考記憶胞至一種 被充電狀態。步驟83之處理程序在規劃操作時規劃一組 記憶頁。步驟85之處理程序鎖定在步驟81中被規劃之一 組參考記憶胞內容並且輸出作爲設定信號之內容。步驟85 產生之設定信號在步驟87處理程序中被使用以鎖定步驟83 中所規劃之記憶頁的記憶胞內容。 步驟89之處理程序比較記億頁緩衝器之鎖定器內容 與被儲存在1/0暫存器和緩衝器中供規劃確認之對應資 料。如果記憶頁緩衝器內容是匹配於對應的資料,則處理 程序返回。如果任何記億頁緩衝器內容不匹配於所對應的 資料,則處理程序再一次地進行步驟83記憶頁之規劃操 作以及供規劃確認之步驟。 因此,本發明提供一種感測時間控制裝置及方法以便 減低資料感知潛伏期以及改進資料感知可靠度。雖然本發 明已經在某些特定實施例上予以說明’但是對於熟習本技 術者將明白本發明可有許多另外的修改和變化。因此’應 該了解,本發明可以有上面明確的說明之外的其他應用。 24 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) <請先閱讀背面之注 意事項再»τ本頁) .裝 訂- -•線- 499679 A7 B7 五、發明說明(> 示 展 爲 作 僅 是 例 施&t 實力 之附 明由 發是 本疇 , 範 此之。 因明定 專 請 丰 圍 範 發決 本所 且明 並說 , 的 制面 限前 br # 非 --------------裝--- (請先閱讀背面之注意事項再填寫本頁) ;線- 經濟部智慧財產局員工消費合作社印製 25 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 499679 A7 _B7五、發明說明(>3 ) 經濟部智慧財產局員工消費合作社印製 元件標號對照表 1……記憶胞陣列 3……資料暫存器和感應放大器電路 5……資料暫存器和感應放大器電路 7……Y解碼器 9……Y解碼器 1 1……X解碼器 13……X解碼器 15……I/O暫存器和緩衝器 17......r%壓電路 19……狀態機器電路 21……位址暫存器 3 1……感應放大器電路 32……第i組記憶頁緩衝器 33……記憶胞陣列 34……參考記憶頁緩衝器 35a-35d……參考記憶頁緩衝器 37a-37c……記憶胞串列 3 9 a - 3 9 c......記憶胞串列 4 1……偏壓電晶體 43……規劃電晶體 45……反相器 47……反相器 (請先閱讀背面之注意事項再βτ本頁) -裝 -線- 26 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297 ^¥7 499679 A7 B7 五、發明說明(^) 49……臨限電晶體 51……電晶體 53……控制電晶體 61......偏歷電晶體 63……規劃電晶體 65……反相器 67……反相器 69……臨限電晶體 71……啓始電晶體 73……位元線控制電晶體 8 1-89......處理程序步驟 -------------裝-----r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 27 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Claims (1)
- 499679 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1· 一種進行規劃確認操作之方法,其包含: 規劃一組參考記憶胞; 規劃一組記憶胞; 使用該參考記憶胞之內容而產生一組設定信號;以及 使用該設定信號以啓動該記億胞之規劃確認操作^ 2 · 如申請專利範圍第1項之進行規劃確認操作的方 法’其中該參考記億胞被規劃爲一種負性地充電狀態。 3 . 如申請專利範圍第1項之進行規劃確認操作的方 法’其中一組參考記憶頁緩衝器被耦合至該參考記億胞並 且一組資料記憶頁緩衝器被耦合至該記憶胞,該參考記憶 頁緩衝器被使用以讀取以及儲存該參考記憶胞之內容,並 且該資料記億頁緩衝器被使用以讀取以及儲存該記憶胞之 內容。 4. 如申請專利範圍第3項之進行規劃確認操作的方 法’其中利用該參考記憶胞內容而產生該設定信號之步驟 包含:提供一組啓始信號至該參考記憶頁緩衝器以儲存該參 考記憶胞內容作爲該參考記憶頁緩衝器內容,並且輸出該 參考記憶頁緩衝器內容作爲設定信號。 5 · 如申請專利範圍第3項之進行規劃確認操作的方 法’其中使用設定信號以啓動記億胞之規劃確認操作之步 驟包含有:提供該設定信號至該資料記憶頁緩衝器以儲存該 記憶胞內容作爲該資料記憶頁緩衝器內容。 6. 如申請專利範圍第5項之進行規劃確認操作的方 法,其進一步地包含比較該資料記憶頁緩衝器內容與對應 28 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公» ) (請先閲讀背面之注意事項再 •裝i I 本頁) 訂: i線- 499679 • 經濟部智慧財產局員工消费合作社印製六、申請專利範圍 A8B8C8D8 的ι/ο暫存器和緩衝器之內容。 7 .如申請專利範圍第6項之進行規劃確認操作的方 丨去’其進一步地包含:當該資料記憶頁緩衝器之內容不與對 應的I/O暫存器和緩衝器內容匹配時,則重新規劃該記億 胞’利用該參考記憶胞之內容而重新產生該設定信號並且 使用該設定信號以啓動該記憶胞之另一規劃確認操作。 8·如申請專利範圍第1項之進行規劃確認操作的方 法’其進一步地包含規劃多數個記憶胞並且使用該設定信 號以啓動該等多數個記憶胞之規劃確認操作。 9. 如申請專利範圍第8項之進行規劃確認操作的方 法,其中該參考記憶胞被規劃爲一種負性地充電狀態。 1 0.如申請專利範圍第8項之進行規劃確認操作的方 法’其中該參考記億胞被耦合至一組參考記憶頁緩衝器並 且各該等多數個記億胞被耦合至多數個資料記億頁緩衝器 之對應的一組,該參考記憶頁緩衝器被使用以讀取以及儲 存一組參考記億胞之內容,並且各該等多數個資料記憶頁 緩衝器被使用以讀取以及儲存該等多數個記憶胞之對應一 組的內容。 Π ·如申請專利範圍第1 0項之進行規劃確認操作的方 法,其中利用該參考記憶胞之內容而產生該設定信號之步 驟包含有··提供一組啓始信號至該參考記億頁緩衝器以儲存 該參考記憶體記憶胞內容作爲該參考記憶頁緩衝器之一組 內容,並且輸出該參考記憶頁緩衝器內容作爲設定信號。 12·如申請專利範圍第10項之進行規劃確認操作的方 29 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公t) I — II — — — — — — ·1111111 ^ > — — — — — — — — <請先閱讀背面之注意事項再填寫本頁) 499679 A8B8C8D8 六、申請專利範圍 法’其中使用設定信號以啓動該等多數個記億胞之規劃確 認操作之步驟包含:提供該設定信號至各該多數個資料記億 頁緩衝器以儲存該等多數個記憶胞對應一組的內容作爲各 該等多數個資料記億頁緩衝器之一組內容。 1 3 .如申請專利範圍第1 2項之進行規劃確認操作的方 法’其進一步地包含:比較該等多數個資料記憶頁緩衝器內 容與1/0暫存器和緩衝器之對應的內容。 14·如申請專利範圍第13項之進行規劃確認操作的方 法’其進一步地包含:當至少一組該等多數個資料記億頁緩 衝器之內容不匹配於該I/O暫存器和緩衝器的對應內容 時’重新規劃該等多數個記億胞、利用該參考記憶胞之內 容而重新產生該設定信號並且使用該設定信號以啓動該等 多數個記憶胞之另一規劃確認操作。 15· —種進行消除確認操作之方法,其包含: 規劃一組參考記憶胞; 消除一組記憶胞; 使用該參考記億胞之一組內容而產生一組設定信號;以 及 使用該設定信號以啓動多數個記億胞之消除確認操 作。 16.如申請專利範圍第15項之進行規劃確認操作的方 法,其中該參考記億胞被規劃爲一種負性地充電狀態。 1 7 .如申請專利範圍第i 5項之進行規劃確認操作的方 法’其中一組參考記億頁緩衝器被耦合至該參考記億胞以 30 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 11!1!111 ^^ i l· (請先閱讀背面之注意事項再1^|本頁) 訂· --線- 經濟部智慧財產局員工消費合作社印製 499679 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 及一組資料記憶頁緩衝器被耦合至該記憶胞,該參考記憶 頁緩衝器被使用以讀取以及儲存該參考記憶胞之一組內 容’並且該資料記憶頁緩衝器被使用以讀取以及儲存該記 憶胞之內容。 1 8.如申請專利範圍第1 7項之進行規劃確認操作的方 i去’其中利用該參考記億胞之內容而產生該設定信號之步 驟包含:提供一組啓始信號至該參考記億頁緩衝器以儲存該 參考記憶胞內容作爲該參考記憶頁緩衝器之一組內容,並 且輸出該參考記憶頁緩衝器內容作爲該設定信號〃 19. 如申請專利範圍第17項之進行規劃確認操作的方 法’其中使用該設定信號以啓動該記憶胞之消除確認操作 之步驟包含提供該設定信號至該資料記憶頁緩衝器以儲存 該記憶胞內容作爲該資料記憶頁緩衝器之一組內容。 20. 如申請專利範圍第19項之進行規劃確認操作的方 法’其進一步地包含檢測該資料記憶頁緩衝器內容以決定 該記億胞是否在放電狀態。 2 1 ·如申請專利範圍第20項之進行規劃確認操作的方 法,其進一步地包含:當該資料記憶頁緩衝器內容指示該 記憶胞是在一種負性地被充電狀態時,重新消除該記憶 胞、利用該參考記億胞而重新產生該設定信號、並且使用 該設定信號以啓動該記憶胞之另一消除確認操作。 22·如申請專利範圍第15項之進行規劃確認操作的方 法,其進一步地包含:消除多數個記億胞並且使用該設定信 號以啓動該等多數個記億胞之消除確認操作。 31 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------裝 • ϋ n fli ϋ ϋ mmm§ ml 訂- -------線 <請先閱讀背面之注意事項再填寫本頁) 499679 A8B8C8D8 六、申請專利範圍 23 ·如申請專利範圍第22項之進行規劃確認操作的方 ';去’其中該參考記憶胞被規劃爲一種負性地被充電狀態。 24. 如申請專利範圍第22項之進行規劃確認操作的方 S ’其中該參考記憶胞被耦合至一組參考記憶頁緩衝器, 並且各該等多數個記憶胞被耦合至多數個資料記憶頁緩衝 器之對應的一組,該參考記憶頁緩衝器被使用以讀取以及 儲存一組參考記憶胞之內容,並且各該等多數個資料記憶 頁緩衝器被使用以讀取及儲存該等多數個記憶胞之對應一 組的內容。 25. 如申請專利範圍第24項之進行規劃確認操作的方 法’其利用該參考記憶胞之內容而產生該設定信號之步驟 ίϋ含有:提供一組啓始信號至該參考記憶頁緩衝器以儲存該 參考記憶胞內容作爲該參考記憶頁緩衝器內容,並且輸出 該參考記憶頁緩衝器內容作爲該設定信號。 26. 如申請專利範圍第24項之進行規劃確認操作的方 法’其中使用該設定信號以啓動該等多數個記憶胞之消除 確認操作之步驟包含有:提供該設定信號至各該等多數個資 料記億頁緩衝器以儲存該等多數個記憶胞的對應一組內容 作爲各該等多數個資料記憶頁緩衝器之內容。 27. 如申請專利範圍第26項之進行規劃確認操作的方 法,其進一步地包含檢測各該等多數個資料記憶頁緩衝器 內容以決定該等多數個記憶胞的對應一組是否在一種放電 狀態。 28·如申請專利範圍第27項之進行規劃確認操作的方 32 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) II------I!裝 i l· <請先闓讀背面之注意事項再jii本頁) 訂· 線· 經濟部智慧財產局員工消費合作社印製 499679 —D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 法’進一步地包含:當該等多數個資料記憶頁緩衝器內容指 示該等多數個記憶胞之至少一組是在一種負性地被充電狀 態時’消除該等多數個記憶胞、利用該等參考記憶胞之內 容重新產生該設定信號,並且使用該設定信號以啓動該等 多數個記億胞之另一消除確認操作。 29. —種確認記億胞內容之方法,其包含: 規劃一組參考記億胞; 感應一組參考記億胞之內容;以及 當該參考記憶胞之內容已經被感應時,確認該記憶胞 之內容。 30. —種提供一組設定信號至與一組記憶胞相關的記 憶頁緩衝器之方法,該方法包含: 規劃被耦合至一組參考記億頁緩衝器之一組參考記憶 胞; 依據該參考記憶胞之內容而設定一組參考記憶頁緩衝 器中之一節點電壓;以及 提供在該節點之電壓至該記憶頁緩衝器作爲設定信 號。 31. 如申請專利範圍第30項之提供一組設定信號至與 一組記億胞相關的記憶頁緩衝器之方法,該方法進一步地 包含: 預先設定在該節點之電壓至一邏緝高位, 其中該設定節點電壓之步驟包含設定在該節點之電壓 至一邏輯低位。 33 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) — — — — — — — — — — — I· _ 11 ί I t i — ί — — — (請先Μ讀背面之注意事項再填寫本頁) 499679 A8 B8 C8 ____ D8 六、申請專利範圍 32. 如申請專利範圍第30項之提供一組設定信號至與 一組記億胞相關的記億頁緩衝器之方法,其中提供在該節 點之電壓至該記億頁緩衝器作爲設定信號的步驟包含有:將 在該節點之電壓反相並且提供該被反相之電壓至該記憶頁 緩衝器作爲設定信號。 33. —種感測時間控制電路,其包含: 一組參考記憶頁緩衝器,其接收一組設定啓始信號並 且產生一組設定信號;以及 多數個資料記憶頁緩衝器,其接收該設定信號並且儲 存多數個記億胞之內容,各該等多數個資料記憶頁緩衝器 儲存該等多數個記憶胞的相關一組之內容。 34. 如申請專利範圍第33項之感測時間控制電路*其 中該參考記憶頁緩衝器包含一組設定啓始電晶體,其接收 該設定啓始信號以及在接收該設定啓始信號之後立即導 通,以及一組被耦合至該設定啓始電晶體之鎖定器,該鎖 定器提供該設定信號。 經濟部智慧財產局員工消費合作社印製 3 5.如申請專利範圍第33項之感測時間控制.電路,其 中各該等多數個參考記憶頁緩衝器包含一組電晶體,其接 收該設定信號且在接收該設定信號之後立即導通,以及一 組被耦合至該設定電晶體之鎖定器,該鎖定器提供一組相 關的記憶胞內容。 3 6. —種NAND型式快閃記憶體裝置,其包含: 一組記憶胞陣列,其包含多數個記億胞列以及多數個 記億胞行; 34 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 499679 A8 B8 C8 D8 六、申請專利範圍 一組X解碼器,其選擇該等多數個記憶胞列; 一組γ解碼器,其選擇該等多數個記億胞行; 一組資料暫存器和感應放大器電路,其讀取並且規劃 該等多數個記億胞列和該等多數個記憶胞行; 一組I/O暫存器和緩衝器,其被耦合至該資料暫存器 和感應放大器電路,該I/O暫存器和緩衝器提供該NAND 型式快閃記億體裝置之外部界面; 一組高壓電路,其提供至該X解碼器之規劃,讀取及 消除電壓; 一組狀態機器電路,其提供至該資料暫存器和感應放 大器電路之控制信號;以及 一組位址暫存器,其提供至該X解碼器和該γ解碼器 之一組將被解碼的位址。 I — — — — — — I— til — ϋ n n Mm§ I 線 <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 35 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/468,422 US6304486B1 (en) | 1999-12-20 | 1999-12-20 | Sensing time control device and method |
Publications (1)
Publication Number | Publication Date |
---|---|
TW499679B true TW499679B (en) | 2002-08-21 |
Family
ID=23859752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW089127227A TW499679B (en) | 1999-12-20 | 2000-12-30 | Sensing time control device and method |
Country Status (5)
Country | Link |
---|---|
US (1) | US6304486B1 (zh) |
JP (2) | JP2001176276A (zh) |
KR (1) | KR100609669B1 (zh) |
DE (1) | DE10037037B4 (zh) |
TW (1) | TW499679B (zh) |
Families Citing this family (94)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6731538B2 (en) * | 2000-03-10 | 2004-05-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device including page latch circuit |
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- 2000-11-07 JP JP2000339076A patent/JP2001176276A/ja active Pending
- 2000-12-30 TW TW089127227A patent/TW499679B/zh not_active IP Right Cessation
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Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |