JP2001176276A - プログラム検証動作の実施方法、消去検証動作の実施方法、検出時間制御回路、およびフラッシュメモリデバイス - Google Patents

プログラム検証動作の実施方法、消去検証動作の実施方法、検出時間制御回路、およびフラッシュメモリデバイス

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JP2001176276A
JP2001176276A JP2000339076A JP2000339076A JP2001176276A JP 2001176276 A JP2001176276 A JP 2001176276A JP 2000339076 A JP2000339076 A JP 2000339076A JP 2000339076 A JP2000339076 A JP 2000339076A JP 2001176276 A JP2001176276 A JP 2001176276A
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Masaru Yano
勝 矢野
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Abstract

(57)【要約】 （修正有） 【課題】 プログラム検証動作および消去検証動作の実
施方法、検出時間制御回路およびフラッシュメモリデバ
イスに関し、予め設定された遅延後にプログラム検証動
作等を実施する場合に、プログラム検証動作等が誤って
試行されたりフラッシュメモリデバイスの速度が低下し
たりするのを防止することを目的とする。 【解決手段】 基準メモリセルをプログラムするステッ
プと、メモリセルをプログラムするステップと、基準メ
モリセルの内容を用いてセット信号を生成するステップ
と、セット信号を用いて、メモリセルのプログラム検証
動作または消去検証動作を開始するステップとを有する
プログラム検証動作または消去検証動作の実施方法を提
供する。セット開始信号を受信して、セット信号を生成
する基準ページバッファ３５ｄと、セット信号を受信し
て、複数のメモリセルの内容を記憶する複数のデータペ
ージバッファ３５ａ〜３５ｃとを備えるように構成され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、全般的に半導体装
置に関し、さらに詳しくは、フラッシュメモリデバイ
ス、特にページバッファを備えたＮＡＮＤ形のフラッシ
ュメモリデバイスに関する。一般に、ＮＡＮＤ形のフラ
ッシュメモリデバイスは、メモリセルアレイと、Ｘ−デ
コーダと、Ｙ−デコーダと、高電圧回路と、状態マシン
回路と、アドレスレジスタと、データレジスタおよびセ
ンス増幅器回路と、Ｉ／Ｏレジスタおよびバッファとを
有している。
【０００２】
【従来の技術】典型的なＮＡＮＤ形のフラッシュメモリ
デバイスのメモリセルアレイにおいては、複数のメモリ
セルが、複数のメモリセルストリング（memory cell st
rings）の形に組織される。各々のメモリセルストリン
グは、互いに直列に接続された多数のメモリセルを有し
ている。一般に、各々のメモリセルストリングは、任意
のメモリセルアレイのいずれに対しても同数のメモリセ
ルを含んでいる。それゆえに、これらのメモリセルスト
リングは、典型的なＮＡＮＤ形のフラッシュメモリデバ
イスにおいて、メモリセルアレイの基本構成ブロックと
して機能する。
【０００３】多数のメモリセルストリングは、互いに直
列に接続されて一つの列（column：カラムともよばれ
る）を形成する。各々のカラムにおいて、これらのメモ
リセルストリングは互いに一つのビットラインに接続さ
れる。各々のビットラインは、データレジスタおよびセ
ンス増幅器回路に接続される。このデータレジスタおよ
びセンス増幅器回路は、多数のページバッファを含んで
いる。各々のページバッファは、各々のビットラインに
接続されると共に、各々のビットラインに接続されたメ
モリセルの読み取り動作、プログラム動作および検証動
作の期間にて使用される。
【０００４】また一方で、メモリセルアレイは多数の行
（row ：ロウともよばれる）の形に組織される。これら
の行は、ページともよばれる。メモリセルの各ページは
同数のメモリセルを含んでいる。各々のページのメモリ
セルは、一つのワードラインに接続される。隣接する多
数のページは、メモリセルブロックの形に組織される。
各々のメモリセルブロックは、メモリセルストリング内
に存在するメモリセルと同数のページを含んでいる。そ
れゆえに、各々のメモリセルブロックは、隣接する多数
のメモリセルストリングを含んでいる。
【０００５】各々のメモリセルの中心的存在は、電子に
よって負に帯電され得るフローティングゲート（floati
ng gate ）である。フローティングゲートの帯電状態
は、対応するメモリセルが、論理的にハイ（high：高レ
ベル）の状態にあるか、または、論理的にロー（low ：
低レベル）の状態にあるかを示す。例えば、もしフロー
ティングゲートが負の帯電状態にあれば、メモリセルが
論理的にローの状態であることを表している。もしフロ
ーティングゲートが放電状態にあれば、メモリセルが論
理的にハイの状態にあることを表している。
【０００６】プログラム動作が実施される期間では、現
在は放電状態にあるけれども負の帯電状態にしたいメモ
リセルのフローティングゲートに対して、電子が注入さ
れる。消去動作が実施される期間では、現在負の帯電状
態にあるフローティングゲートから、電子が除去され
る。それゆえに、消去動作が実施される期間消去処理し
たメモリセルは論理的にハイの状態を示す。プログラム
処理がなされたメモリセルは論理的にローの状態を示
し、消去処理がなされたメモリセルは論理的にハイの状
態を示す。一般に、一つのメモリセルブロック内の複数
のメモリセルは、各々の消去動作が実施される期間で同
時に消去され、各々のページ内の複数のメモリセルは、
各々のプログラム動作が実施される期間で同時にプログ
ラムされる。
【０００７】複数のメモリセルに対してプログラム処理
または消去処理がなされた後、これらのメモリセルは、
プログラム処理または消去処理がそれぞれ正しく実施さ
れたか否かを確認するための検証を受ける。換言すれ
ば、プログラム動作の場合には、これらのメモリセル
は、プログラム検証動作を通して、プログラム処理がな
されたメモリセルのフローティングゲートに対して充分
な数の電子が注入されたか否かがチェックされる。ま
た、消去動作の場合には、これらのメモリセルは、消去
検証動作を通して、消去処理がなされたメモリセルのフ
ローティングゲートから電子が首尾良く除去されたか否
かがチェックされる。
【０００８】プログラム動作および消去動作が実施され
る期間では、データレジスタおよびセンス増幅器回路
は、メモリの内容を読み取って記憶するために使用され
る。一つのページバッファが各々のビットラインに関連
付けられているので、全ページは、プログラム検証動作
が実施される期間にて一度に検証される。また、多数の
ページを含むメモリセルブロック内の複数のメモリセル
は、同時に消去されるので、消去検証動作を通して消去
されたメモリセルブロック全体に対して、検証が実施さ
れる。
【０００９】プログラム検証動作が実施される期間で
は、各々のページバッファの閾値電圧ノード（すなわ
ち、スレッショールド電圧ノード）における電圧が、チ
ェックを受ける。この閾値電圧ノードにおける電圧は、
その内容が変化し得るメモリセルの帯電状態に依存して
変化する。メモリセルが正しくプログラムされている場
合、すなわち、メモリセルのフローティングゲートが適
切に負に帯電されている場合には、閾値電圧ノードは閾
値電圧（すなわち、スレッショールド電圧）に達する。
また一方で、メモリセルが正しくプログラムされていな
い場合には、電圧ノードは閾値電圧に達しない。
【００１０】
【発明が解決しようとする課題】しかしながら、たとえ
メモリセルが正しくプログラムされている場合でも、メ
モリセル、ビットラインおよびページバッファには抵抗
があるので、閾値電圧ノードの電圧は瞬時には閾値電圧
に達しない。それゆえに、プログラム動作の実施に続く
プログラム検証動作の実施が余りに早すぎると、メモリ
セルが適切にプログラムされていないといったような誤
った結論を出すことになる。したがって、プログラム検
証動作を開始するために、通常は、予めプログラムされ
た（pre-programmed：プリプログラムされた）遅延の後
に起動されるセット信号が使用される。このようなプロ
グラムされた遅延を有するセット信号は、代表的に、状
態マシン回路のタイマのシーケンスによって生成され
る。
【００１１】プログラム検証動作の開始に当たって、予
めプログラムされた遅延を有するセット信号を使用する
場合には、幾つかの困難が生ずる。異なるページのメモ
リセルは、異なる抵抗、すなわち、ページバッファから
メモリセルへの抵抗、および、メモリセルから電圧Ｖｓ
ｓへの抵抗といったような異なる抵抗を有しているの
で、全てのメモリセルに対して予めプログラムされた一
様な遅延を使用することは問題を起こすおそれがある。
さらに、閾値電圧ノードが閾値電圧に達する時間は温度
に依存し、予めプログラムされた遅延に関して必要な期
間を正確に推定することは必ずしも可能ではない。
【００１２】もし、予めプログラムされた遅延が長過ぎ
れば、不必要に付加された待ち時間のために、フラッシ
ュメモリデバイスの速度に悪影響を及ぼす。また一方
で、予めプログラムされた遅延が短過ぎれば、たとえ検
証の対象であるメモリセルが正しくプログラムされてい
る場合でも、閾値電圧に達する前に、プログラム検証動
作が試行されてしまうかもしれない。換言すれば、もし
プログラム検証動作実施が早過ぎれば、誤動作によって
検証がうまくいかなくなるおそれがある。もしプログラ
ム検証動作実施が遅すぎれば、不必要に付加された遅延
がフラッシュメモリデバイスの速度を落とす結果になる
おそれがある。
【００１３】本発明は上記問題点に鑑みてなされたもの
であり、予めプログラムされた遅延の後にプログラム検
証動作を開始する場合に、上記遅延の長さを適切に設定
することによってプログラム検証動作が誤って試行され
るのを防止すると共に、フラッシュメモリデバイスの速
度に悪影響を及ぼさないようにすることが可能なプログ
ラム検証動作の実施方法、消去検証動作の実施方法、検
出時間制御回路、およびフラッシュメモリデバイスを提
供することを目的とするものである。
【００１４】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明は、閾値電圧ノードが閾値電圧に達するの
に要する時間を確認するために、予めプログラムされた
（プリプログラムされた）基準メモリセルの測定を利用
するようなプログラム検証動作の実施方法、消去検証動
作の実施方法、検出時間制御回路、およびフラッシュメ
モリデバイスを提供する。
【００１５】本発明の一実施態様において、プログラム
検証動作を実施する方法が開示されている。この方法で
は、基準メモリセルおよびメモリセルがプログラムされ
る。基準メモリセルの内容を用いてセット信号が生成さ
れる。このセット信号を用いて、メモリセルに対するプ
ログラム検証動作が開始される。本発明の他の実施態様
においても、プログラム検証動作を実施する方法が開示
されている。この方法では、基準メモリセルは基準ペー
ジバッファに接続され、かつ、メモリセルはデータペー
ジバッファに接続されている。ここで、基準ページバッ
ファは、基準メモリの内容を読み取って記憶するために
使用され、ページバッファは、メモリセルの内容を読み
取って記憶するために使用される。
【００１６】本発明のさらに他の実施例において、第１
回目のプログラム検証動作が失敗に終わった場合に、再
度プログラム検証動作を実施する方法が開示されてい
る。この方法では、メモリセルは再度プログラムされ、
セット信号は、基準メモリセルの内容を用いて再度生成
される。このセット信号は、メモリセルに対する他のプ
ログラム検証動作を開始するために使用される。
【００１７】本発明のさらに他の実施例において、消去
検証動作を実施する方法が開示されている。この方法で
は、基準メモリセルはプログラムされ、そしてメモリセ
ルは消去される。基準メモリセルの内容を用いてセット
信号が生成される。このセット信号を用いて、メモリセ
ルに対する消去検証動作が開始される。本発明のさらに
他の実施例において、第１回目の消去検証動作が失敗し
た場合に、再度消去検証動作を実施する方法が開示され
ている。この方法では、メモリセルは再度消去され、セ
ット信号は、基準メモリセルの内容を用いて再度生成さ
れる。このセット信号は、メモリセルに対する他の消去
検証動作を開始するために使用される。
【００１８】本発明のさらに他の実施例において、複数
のメモリセルをプログラムした場合におけるプログラム
検証動作の実施方法が開示されている。本発明のさらに
他の実施例において、複数のメモリセルを消去した場合
における消去検証動作の実施方法が開示されている。本
発明のさらに他の実施例において、メモリセルの内容を
検証するための方法が開示されている。この方法は、基
準メモリセルをプログラムするステップと、メモリセル
の内容を検出するステップと、基準メモリセルの内容が
検出されたときに、メモリセルの内容を検証するステッ
プとを有している。
【００１９】本発明のさらに他の実施例において、メモ
リセルに関連するページバッファにセット信号を供給す
るための方法が開示されている。この方法では、基準ペ
ージバッファに接続された基準メモリセルがプログラム
される。基準メモリセルの内容に基づいて、基準ページ
バッファのノードにおける電圧が設定される。このノー
ドにおける電圧が、セット信号としてページバッファに
供給される。
【００２０】本発明のさらに他の実施例において、基準
ページバッファおよび複数のデータページバッファを備
えた検出時間制御回路が開示されている。この検出時間
制御回路では、基準ページバッファは、セット開始信号
を受信して、セット信号を生成する。複数のデータペー
ジバッファは、セット信号を受信して、複数のメモリセ
ルの内容を記憶する。複数のデータページバッファの各
々は、複数のメモリセルの中の関連する一つの内容を記
憶する。
【００２１】本発明のさらに他の実施例において、ＮＡ
ＮＤ形のフラッシュメモリデバイスが開示されている。
このフラッシュメモリデバイスは、複数のメモリセルの
複数の行および複数の列を備えると共に、以下のような
構成要素を具備している。すなわち、Ｘ−デコーダは、
メモリセルの複数の行を選択し、Ｙ−デコーダはメモリ
セルの複数の列を選択する。デ−タレジスタおよびセン
ス増幅器回路は、複数のメモリセルの複数の行および複
数の列を読み取ってプログラムする。Ｉ／Ｏレジスタお
よびバッファは、デ−タレジスタおよびセンス増幅器回
路に接続される。さらに、このＩ／Ｏレジスタおよびバ
ッファは、ＮＡＮＤ形のフラッシュメモリデバイスの外
部インタフェースを構成する。高電圧回路は、プログラ
ム電圧、読み取り電圧および消去電圧をＸ−デコーダに
供給する。状態マシン回路は、データレジスタおよびセ
ンス増幅回路に制御信号を供給する。アドレスレジスタ
は、復号されるアドレスをＸ−デコーダおよびＹ−デコ
ーダに供給する。
【００２２】本発明の多くの付帯的特徴は、添付図面に
関する以下の詳細な説明を参照することによってよりよ
く理解されるようになるので、容易に認識されるであろ
う。
【００２３】
【発明の実施の形態】以下、添付図面（図１〜図７）を
参照しながら、本発明の実施例の構成および動作を説明
する。図１は、本発明に係る検出時間制御デバイス（検
出時間制御回路）および検出時間制御方法を用いたフラ
ッシュメモリデバイスの構成を示すブロック図である。
図１において、メモリセルアレイ１は、複数のメモリセ
ルの複数の行および複数の列により構成される。メモリ
セルの行を一般にワードラインと呼び、メモリセルの列
を一般にビットラインと呼ぶ。メモリセルアレイの複数
のメモリセルは、第１のＸ−デコーダ１１、第２のＸ−
デコーダ１３、第１のＹ−デコーダ７、および第２のＹ
−デコーダ９を用いてアクセスすることができる。
【００２４】メモリセルアレイは多数のメモリセルブロ
ックを有する。これらメモリセルブロックの各々は、多
数のメモリセルの行を含んでいる。第１のＸ−デコーダ
は、メモリセルブロックの第１のグループを選択するの
に使用され、第２のＸ−デコーダは、メモリセルブロッ
クの第２のグループを選択するのに使用される。例え
ば、第１のＸ−デコーダは偶数番目のメモリセルブロッ
ク、すなわち、メモリセルブロック０、２、４等を選択
するのに使用され、第２のＸ−デコーダは奇数番目のメ
モリセルブロック、すなわち、メモリセルブロック１、
３、５等を選択するのに使用される。
【００２５】同様に、第１のＹ−デコーダは、メモリセ
ルの列の第１のグループを選択するのに使用され、第２
のＹ−デコーダはメモリセルの列の第２のグループを選
択するのに使用される。例えば、メモリセルアレイのメ
モリセルの列数を“ｎ”とした場合、第１のＹ−デコー
ダは、メモリセルのｎ／２列の第１のグループを選択す
るのに使用され、第２のＹ−デコーダは、メモリセルの
ｎ／２列の第２のグループを選択するのに使用される。
【００２６】第１および第２のＸ−デコーダと第１およ
び第２のＹ−デコーダは、アドレスレジスタ２１からメ
モリアドレスを受け取る。このメモリアドレスは、読み
取り、プログラム、消去および検証等のそれぞれの動作
に当たって、メモリセルの行を選択する第１および第２
のＸ−デコーダにより復号される。また一方で、メモリ
アドレスは、読み取り、プログラム、消去および検証等
のそれぞれの動作に当たって、メモリセルの列を選択す
る第１および第２のＹ−デコーダにより復号される。
【００２７】高電圧回路１７は、選択したメモリセルに
印加すべき電圧を第１および第２のＸ−デコーダ１１、
１３に供給する。異なる動作に対しては、異なるレベル
の電圧がメモリセルに供給される。異なる動作の期間に
おいてメモリセルに供給すべき電圧のレベルは、この技
術分野ではよく知られている。第１および第２のＹ−デ
コーダ７、９と同様に、第１および第２のデータレジス
タおよびセンス増幅器回路３、５は、それぞれ、メモリ
セルの列の第１および第２のグループとのインタフェー
スを構成する。読み取り動作の期間中は、第１および第
２のデータレジスタおよびセンス増幅器回路は、選択さ
れたメモリセルからデータを読み取って記憶する。これ
らのデータは、フラッシュメモリデバイスから外部に転
送されるようにするために、第１および第２のデータレ
ジスタおよびセンス増幅器回路からＩ／Ｏレジスタおよ
びバッファ１５に転送される。プログラム動作実施の期
間中は、第１および第２のデータレジスタおよびセンス
増幅器回路は、選択されたメモリセルに書き込まれるデ
ータをＩ／Ｏレジスタおよびバッファ１５から受け取
る。状態マシン回路１９は、第１および第２のデータレ
ジスタおよびセンス増幅器回路３、５に制御信号を供給
する。この状態マシン回路は、プログラム検証動作およ
び消去検証動作実施の期間で使用される信号のタイミン
グを制御する。
【００２８】図２は、メモリセルアレイと、当該メモリ
セルアレイに関連するデータレジスタおよびセンス増幅
器回路の構成を示すブロック図である。図２のブロック
図においては、メモリセルの４０９６個の列を有するメ
モリセルアレイ３３と、ページバッファを含むデータレ
ジスタおよびセンス増幅器回路３１とが図示されている
ブロック図である。メモリセルの各々の列は、対応する
ビットラインと組み合わされ、各々のビットラインは、
対応するページバッファに接続される。また一方で、メ
モリセルアレイ３３は基準メモリセルの列を有してい
る。基準メモリセルの列は、基準ビットラインと組み合
わされ、この基準ビットラインは基準ページバッファ３
５ｄに接続される。メモリセルアレイ３３は、さらに、
追加のメモリセルの列を有することが可能である。デー
タレジスタおよびセンス増幅器回路３１は、さらに、メ
モリセルの追加の列と組み合わされた追加のページバッ
ファを有することが可能である。
【００２９】上記実施例では、図１に示すように、実際
に２つのデータレジスタおよびセンス増幅器回路３、５
が設けられている。第１のデータレジスタおよびセンス
増幅器回路３は、メモリセルの２０４８個の列からなる
第１のグループと組み合わされるページバッファを有
し、第２のデータレジスタおよびセンス増幅器回路５
は、メモリセルの２０４８個の列からなる第２のグルー
プと組み合わされるページバッファを有している。
【００３０】さらに明確にいえば、データレジスタおよ
びセンス増幅器回路３１は、第１および第２のデータレ
ジスタおよびセンス増幅器回路３、５の組み合せを表し
ている。それゆえに、図２のデータレジスタおよびセン
ス増幅器回路３１は、４０９６個のページバッファ全て
を含み、各々のページバッファは、第１および第２の両
方のデータレジスタおよびセンス増幅器回路からのメモ
リセルにおける４０９６個の列の一つと関連している。
【００３１】メモリセルアレイのメモリセルは、メモリ
セルストリング３７ａ〜３７ｃの形に組織される。本発
明の一実施例では、各々のメモリセルストリングは、１
６個のメモリセル、第１の選択ゲートトランジスタ、お
よび第２の選択ゲートトランジスタを有している。各々
のメモリセルストリングでは、メモリセルと、第１およ
び第２の選択ゲートトランジスタとは互いに直列に接続
される。
【００３２】第１および第２の選択ゲートトランジスタ
は、各々のメモリセルストリングの初めと終りに位置し
ている。第１の選択ゲートトランジスタは、第１の選択
ゲート信号ＳＧ１を受信し、この第１の選択ゲート信号
ＳＧ１を受信したことを明確に示すためにオン状態にな
る。特定のメモリセルストリングの第１の選択ゲートト
ランジスタがオン状態になると、この特定のメモリセル
ストリングは、関連するページバッファとの通信のため
に選択される。
【００３３】第２の選択ゲートトランジスタは第２の選
択ゲート信号ＳＧ２を受信して、この第２の選択ゲート
信号ＳＧ２を受信したことを明確に示すためにオン状態
になる。第２の選択ゲートトランジスタのソースは、電
圧Ｖｓｓに接続される。したがって、特定のメモリセル
ストリングの第２の選択ゲートトランジスタがオン状態
になると、その特定のメモリセルストリングは電圧Ｖｓ
ｓを付与される。
【００３４】図２に図示した実施例に示すように、メモ
リセル３３は４０９６本のビットラインと、一つの基準
ビットラインとを有している。各々の第１の選択ゲート
トランジスタのドレインは、第１の選択ゲートトランジ
スタを含むメモリセルストリングに関連するビットライ
ンに接続される。メモリセルストリング３７ａ〜３７ｃ
は、４０９６個の隣接するメモリセルストリングからな
る第１のメモリセルブロックを表している。本発明のフ
ラッシュメモリデバイスには、１０２４個のメモリセル
ブロックがあるので、メモリセルストリング３９ａ〜３
９ｃは、４０９６の隣接するメモリセルストリングから
なる１０２４番目のメモリセルブロックを表す。したが
って、各メモリセルブロックにある４０９６個の隣接セ
ルストリングの各々は、４０９６本のビットラインの中
の関連する一つに接続される。
【００３５】読み取り動作およびプログラム動作実施の
期間中は、４０９６のメモリビットは同時に読み取り、
またはプログラムされる。ワードラインと関連するメモ
リセルの行は、同時に読み取り、またはプログラムされ
る。ワードラインと関連するメモリセルの行をページと
呼ぶ。この場合、メモリセルが１６行あるので、各々の
メモリセルブロックには１６ページが存在する。
【００３６】第１および第２のＸ−デコーダ（図１に図
示）は、選択ゲート信号ＳＧ１およびＳＧ２を与えるこ
とによって、各々のメモリセルブロックを選択する。こ
れらの信号は、それぞれ、第１および第２の選択ゲート
トランジスタに供給される。さらに、第１および第２の
Ｘ−デコーダは、各々のページに関連するワードライン
１〜ワードライン１６に適切な電圧を供給することによ
って、選択されたメモリセルブロックの各々のページを
選択する。すなわち、第１のＸ−デコーダは偶数番目の
メモリセルブロック０、２、４、．．．、１０２２を選
択し、第２のＸ−デコーダは奇数番目のメモリセルブロ
ック１、３、５、．．．、１０２３を選択する。
【００３７】第１および第２のＹ−デコーダ（図１に図
示）は列を選択する。各々の列は、共に一つのビットラ
インに接続された１０２４個のメモリセルストリングを
有している。第１のＹ−デコーダは、ビットライン０〜
２５５、５１２〜７６７、１０２４〜１２７９、１５３
６〜１７９１、２０４８〜２３０３、２５６０〜２８１
５、３０７２〜３３２７、および３５８４〜３８３９を
選択し、第２のＹ−デコーダは、ビットライン２５６〜
５１１、７６８〜１０２３、１２８０〜１５３５、１７
９２〜２０４７、２３０４〜２５５９、２８１６〜３０
７１、３３２８〜３５８３、および３８４０〜４０９５
を選択する。
【００３８】データレジスタおよびセンス増幅器回路３
１は、状態マシン回路（図１に図示）からプログラム信
号ＰＧＭ、ビットライン制御信号ＢＬ ＣＴＲＬ、セッ
ト開始信号ＳＥＴ ＩＮＩＴ、およびバイアス信号ＢＩ
ＡＳを受信する。これらの制御信号は、状態マシン回路
によって供給され、読み取り動作、プログラム動作およ
び検証動作実施の期間中に、ページバッファ（すなわ
ち、データページバッファ）および基準ページバッファ
によって使用される。基準ページバッファ３５ｄは、状
態マシン回路からセット開始信号ＳＥＴ ＩＮＩＴを受
信し、ページバッファ３５ａ〜３５ｃの各々にセット信
号を供給する。
【００３９】図３は、基準ページバッファ３４とｉ番目
のページバッファ（すなわち、ｉ番目のデータページバ
ッファ）３２との間のインタフェースを示すブロック図
である。図３において、ｉ番目のページバッファおよび
基準ページバッファの両者は、プログラム信号ＰＧＭ、
ビットライン制御信号ＢＬ ＣＴＲＬ、およびバイアス
信号ＢＩＡＳを受信する。また一方で、基準ページバッ
ファはセット開始信号ＳＥＴ ＩＮＩＴを受信する。基
準ページバッファは、ｉ番目のページバッファに供給さ
れるセット信号ＳＥＴを生成する。ｉ番目のページバッ
ファおよび基準ページバッファは、それぞれ、ｉ番目の
ビットラインおよび基準ビットラインに接続される。ｉ
番目のページバッファは、データＩ／Ｏインタフェース
に関していえば、ｉ番目のビットラインとＩ／Ｏレジス
タおよびバッファとの間のインタフェースとして機能す
る。同様に、基準ページバッファは、基準データＩ／Ｏ
インタフェースに関していえば、基準ビットラインとＩ
／Ｏレジスタおよびバッファとの間のインタフェースと
して機能する。
【００４０】図４は、データレジスタのｉ番目のビット
ラインおよびセンス増幅器回路に関連するページバッフ
ァの構成を示す回路図である。図４においては、ｉ番目
のビットラインＢＬｉに関連するページバッファの回路
構成が図示されている。バイアストランジスタ４１のド
レインは電圧Ｖｃｃに接続されている。上記バイアスト
ランジスタ４１のゲートはバイアス信号ＢＩＡＳに接続
されている。そして、上記バイアストランジスタ４１の
ソースはｉ番目のビットラインＢＬｉに接続されてい
る。したがって、バイアス信号ＢＩＡＳは、ｉ番目のビ
ットラインＢＬｉを経由して流れる電流の大きさを制御
する。ここで、バイアス信号ＢＩＡＳが供給されない場
合は、バイアストランジスタはオフ状態にあり、選択さ
れたメモリセルのプログラミング状態に関係なくバイア
ストランジスタを経由して流れる電流は殆ど無い。それ
ゆえに、ｉ番目のビットラインを経由して流れる電流も
殆ど無い。ここで述べている実施例では、バイアストラ
ンジスタ４１はｐ型トランジスタであるから、バイアス
信号が供給された場合、このバイアス信号は論理的にロ
ー（低レベル）に設定される。
【００４１】ＮＡＮＤ形のフラッシュメモリデバイスの
各々のビットラインは、一般に、ビットラインと当該ビ
ットラインに関連するページバッファとの間に位置する
ビットライン制御トランジスタに接続されている。それ
ゆえに、特定のビットラインに接続されたビットライン
制御トランジスタは、特定のビットライン上のメモリセ
ルの読み取り動作およびプログラム動作のためにオン状
態になる。その代わりに、ビットライン制御トランジス
タがオフ状態にあれば、関連するページバッファが、読
み取り動作またはプログラム動作を実施することは、一
般に不可能である。
【００４２】図４において、ビットライン制御トランジ
スタ５３は、ｉ番目のビットラインＢＬｉと、ページバ
ッファとの間に位置する。ここで、ビットライン制御ト
ランジスタ５３のソースは、ｉ番目のビットラインＢＬ
ｉに接続され、上記ビットライン制御トランジスタ５３
のドレインは、バイアストランジスタ４１のソースに接
続されている。それゆえに、ビットライン制御トランジ
スタ５３は、ｉ番目のビットラインＢＬｉを導通させる
か否かを制御する。読み取り動作およびプログラム動作
を実施するために、ビットライン制御信号ＢＬ ＣＴＲ
Ｌを供給して、ビットライン制御トランジスタ５３をオ
ン状態にすることが必要である。
【００４３】バイアストランジスタ４１のソースと、ビ
ットライン制御トランジスタ５３のドレインとを接続す
ることによって、ノードＡが形成される。データＩ／Ｏ
ラインは、プログラムトランジスタ４３を介してノード
Ａに接続される。特に、プログラムトランジスタ４３の
ソースは、ノードＡにおいてバイアストランジスタのソ
ースに接続され、プログラムトランジスタ４３のドレイ
ンは、データＩ／Ｏラインに接続される。プログラム信
号ＰＧＭは、プログラムトランジスタ４３のゲートに供
給される。
【００４４】プログラム動作実施の期間中は、プログラ
ム信号ＰＧＭが供給され、プログラムトランジスタ４３
がオン状態になる。この実施例では、供給されたプログ
ラム信号ＰＧＭは論理的にハイ（高レベル）になる。メ
モリセルの選択された行、すなわち、ページに印加され
る適当な電圧を用いて、データＩ／Ｏライン上のＩ／Ｏ
レジスタおよびバッファからのデータは、プログラムト
ランジスタ４３および制御トランジスタ５３を介して、
ｉ番目ビットラインＢＬｉに加えられ、選択されたペー
ジ上のｉ番目ビットラインＢＬｉの選択されたメモリセ
ルに書き込まれる。プログラム動作実施の期間にてメモ
リセルに印加される適切な電圧は、この技術分野ではよ
く知られている。
【００４５】プログラム動作が完了すると、書き込まれ
たデータは、その信頼性を高めるために、プログラム検
証動作を通して検証される。このプログラム検証動作実
施の期間では、プログラム信号ＰＧＭが供給されること
はない。この実施例では、供給されない状態のプログラ
ム信号ＰＧＭは論理的にローの状態に留まる。セットト
ランジスタ５１、閾値トランジスタ（すなわち、スレッ
ショールドトランジスタ）４９、およびインバータ４
５、４７は、プログラム検証動作または消去検証動作実
施の期間に使用され、プログラミングまたは消去がそれ
ぞれ満足に実施されたか否かをチェックする。セットト
ランジスタ５１のソースは電圧Ｖｓｓに接続され、上記
セットトランジスタ５１の同トランジスタのゲートはセ
ット信号ＳＥＴを受信する。セット信号が供給される
と、セットトランジスタ５１がオン状態になると共に、
電圧Ｖｓｓが、セットトランジスタ５１のドレインに接
続された閾値トランジスタ４９のソースに印加される。
この実施例では、供給されたセット信号ＳＥＴは論理的
にハイの状態にある。
【００４６】閾値トランジスタ４９のドレインは、イン
バータ４７の入力およびインバータ４５の出力に接続さ
れ、ノードＢを形成する。インバータ４７の出力はイン
バータ４５の入力に接続される。それゆえに、これらの
２つのインバータ４５、４７はラッチを構成する。プロ
グラム検証動作または消去検証動作を実施する前に、論
理的にハイのプリセット電圧ＰＲＥＳＥＴをノードＢに
印加することによって、上記ラッチは、論理的にハイの
状態に予め設定（プリセット）される。それゆえに、デ
ータＩ／Ｏラインは論理的にローの出力を有する。実際
には、データＩ／Ｏラインはインバータ（図示せず）に
接続され、それゆえに、Ｉ／Ｏレジスタおよびバッファ
により受信されるデータは、ノードＢが論理的にハイで
あれば、論理的にハイとなる。
【００４７】データＩ／Ｏライン上にインバータを設け
ることによって、非反転データがＩ／Ｏレジスタおよび
バッファに供給される。例えば、特定のメモリセルがプ
ログラムされないとした場合、すなわち、特定のメモリ
セルが論理的にハイの状態を含んでいる場合を想定す
る。以下に詳しく説明するように、ページバッファのノ
ードＢは、ページバッファがこの特定のメモリセルを読
み取ったときに、論理的にハイの状態になる。したがっ
て、入力側でノードＢに接続されたラッチの出力は、論
理的にローの状態になる。それゆえに、特定のメモリセ
ルからの反転データを再反転するために、ラッチの出力
側にインバータが設けられる。このようにして、特定の
メモリセルからの非反転データが、Ｉ／Ｏレジスタおよ
びバッファに供給される。
【００４８】バイアストランジスタ４１およびビットラ
イン制御トランジスタ５３の両方共、プログラム検証動
作および消去検証動作実施の期間中はオン状態になって
いる。プログラム検証動作実施の期間において、選択さ
れたメモリセルがいかなる電荷も含まない場合、すなわ
ち、メモリセルが消去されているか、またはプログラム
されていない場合、ｉ番目のビットラインＢＬｉを経由
して電流が流れる。同様に、消去検証動作実施の期間に
おいて、ｉ番目のビットラインＢＬｉ上の選択されたメ
モリセルブロックの全てのメモリセルが、首尾良く消去
されている場合、すなわち、電子が放電されている場
合、ｉ番目のビットラインＢＬｉを経由して電流が流れ
る。
【００４９】これらの場合、バイアストランジスタ４１
のソースとビットライン制御トランジスタ５３のドレイ
ンとの間の閾値電圧ノードＡは、バイアストランジスタ
４１による電圧降下があるので、引き下げられる。した
がって、閾値電圧ノードＡの電圧は、閾値トランジスタ
４９をオン状態にするには不充分である。もし、閾値ト
ランジスタ４９がオン状態にならなければ、セットトラ
ンジスタ５１からの電圧ＶｓｓはノードＢには印加され
ない。それゆえに、プログラム検証動作実施の期間にお
いて、選択されたメモリセルがプログラムされていない
場合は、ノードＢにおけるラッチの内容は同じ状態で変
わらない。さらに、データＩ／Ｏラインは、インバータ
（図示せず）を介して、Ｉ／Ｏレジスタおよびバッファ
に論理的にハイの電圧を提供する。同様に、消去検証動
作実施の期間において、メモリセルブロックの全てのメ
モリセルが消去されている場合は、データＩ／Ｏライン
は、インバータ（図示せず）を介して、Ｉ／Ｏレジスタ
およびバッファに論理的にハイの電圧を提供する。
【００５０】もし、選択されたメモリセルがプログラム
されていれば、プログラム検証動作実施の期間におい
て、ｉ番目のビットラインＢＬｉを介して流れる電流は
ない。同様に、ｉ番目のビットラインＢＬｉ上の選択さ
れたメモリセルブロックの少なくとも一つのメモリセル
が消去されていなければ、消去検証動作実施の期間にお
いて、ｉ番目のビットラインＢＬｉを介して流れる電流
はない。
【００５１】これらの場合、バイアストランジスタ４１
のソースとビットライン制御トランジスタ５３のドレイ
ンとの間の閾値電圧ノードＡは、バイアストランジスタ
４１による電圧降下がないので、引き上げられる。した
がって、閾値電圧ノードＡの電圧は閾値トランジスタ４
９をオン状態にするのに充分である。もし、閾値トラン
ジスタ４９がオン状態になれば、セットトランジスタ５
１からの電圧ＶｓｓがノードＢに印加される。それゆえ
に、選択されたメモリセルがプログラムされている場合
は、ノードＢにおけるラッチの内容は論理的にローに変
えられ、データＩ／Ｏラインは、インバータ（図示せ
ず）を介して、Ｉ／Ｏレジスタおよびバッファに論理的
にローの電圧を提供する。
【００５２】バイアストランジスタ４１およびビットラ
イン制御トランジスタ５３がオン状態になってから充分
な時間が経過した後に、正しくプログラムされたメモリ
セルが選択された場合には、閾値ノードＡにおける電圧
は、閾値トランジスタ４９をオン状態にするのに充分な
閾値電圧のレベルに達する。閾値ノードＡが閾値電圧の
レベルに達するのに必要とされる充分な時間は、メモリ
セルアレイにおける選択されたメモリセルの温度および
相対位置等の要因に依存する。
【００５３】それゆえに、本発明では、選択されたメモ
リセルと同様に位置付けられている予めプログラムされ
たメモリセルが正確に測定されたときに、セット信号Ｓ
ＥＴを供給するようにしている。換言すれば、本発明で
は、選択されたメモリセルと同様に位置付けられ予めプ
ログラムされたメモリセルの正確な測定に充分な時間を
かけた後に、セット信号がセットトランジスタ５１に供
給される。
【００５４】本発明に係る一実施例では、セット信号Ｓ
ＥＴは、基準ビットラインＲＥＦ ＢＬに関連する基準ペ
ージバッファによって供給される。この基準ページバッ
ファを図５に示す。基準ページバッファの構成は、ｉ番
目のビットラインＢＬｉに関連するページバッファの構
造に類似している。上記の基準ページバッファは、バイ
アストランジスタ６１、プログラムトランジスタ６３、
インバータ６５、６７、閾値トランジスタ６９、セット
開始トランジスタ７１、およびビットライン制御トラン
ジスタ７３を有している。
【００５５】ｉ番目のビットラインに関連するページバ
ッファのセットトランジスタとは異なり、セット開始ト
ランジスタ７１は、セット開始信号ＳＥＴ ＩＮＩＴを
状態マシン回路（図１に図示）から受信する。セット開
始信号ＳＥＴ ＩＮＩＴは状態マシン回路によって生成
され、プログラム動作の終了直後にセット開始トランジ
スタに供給される。状態マシン回路は、プログラム動作
が完了し、そしてワードラインに印加されるプログラム
電圧がプログラム検証電圧まで下げられたときに、セッ
ト開始信号ＳＥＴ ＩＮＩＴを生成する。ｉ番目のビッ
トラインの場合と同様に、インバータ６５、６７を含む
ラッチは、インバータ６５の出力と閾値トランジスタ６
９のドレインとの間のノードＢにおけるプリセット信号
ＰＲＥＳＥＴを用いて、論理的にハイの状態に予め設定
される。
【００５６】それゆえに、ノードＢにおける論理的にハ
イの電圧は、セット信号ＳＥＴとして供給される前に、
インバータ６７によって反転されるので、セット信号Ｓ
ＥＴは論理的にローの状態に予め設定される。基準ビッ
トライン上のワードラインにおける基準メモリセルは、
論理的にローの状態に予め設定される。すなわち、基準
メモリセルのフローティングゲートは電子によって負に
帯電される。したがって、バイアストランジスタ６１の
ソースとビットライン制御トランジスタ７３のドレイン
との間の閾値電圧ノードＡにおける電圧レベルは、プロ
グラムされたメモリセルの状態を表している。換言すれ
ば、基準メモリセルのフローティングゲートは負に帯電
されているので、基準ビットラインには電流は流れな
い。基準ビットラインに電流が流れないときは、バイア
ストランジスタ６１による電圧降下は殆ど無い。バイア
ストランジスタ６１による電圧降下が殆ど無ければ、閾
値電圧ノードＡにおける電圧レベルは、電圧Ｖｃｃに近
くなる。それゆえに、閾値トランジスタ６９は、そのゲ
ートにおいて、閾値トランジスタ６９をオン状態にする
のに充分な電圧を受け取る。
【００５７】それゆえに、セット開始信号ＳＥＴ ＩＮ
ＩＴがセット開始トランジスタ７１のゲートに印加され
ると共に、充分に高い電圧が閾値トランジスタ６９のゲ
ートに印加されたときに、電圧ＶｓｓがノードＢに印加
され、そしてインバータ６７の出力は論理的にハイの状
態になる。このインバータ６７の出力が、プログラム検
証動作または消去検証動作を開始するためにセットトラ
ンジスタ５１（図４に図示）に供給されるセット信号Ｓ
ＥＴである。それゆえに、プログラム検証動作または消
去検証動作のタイミングは、基準ページバッファに供給
されるセット開始信号によって制御され、そしてさらに
重要なことには、基準ページバッファの時間を検出する
ためのプログラムされた基準メモリセルによって制御さ
れる。
【００５８】図６は、プログラム検証動作実施の期間に
おける各種の信号の電圧レベルの相互変化を示すタイミ
ングチャートである。換言すれば、図６のタイミングチ
ャートにおいては、プログラム検証動作実施の期間に使
用される各種の信号間で起こる電圧遷移の相対的なタイ
ミングが図示されている。プログラム動作実施の期間中
は、プログラム信号ＰＧＭは論理的にハイの状態にあ
る。プログラム動作が時間ｔａで完了すると、状態マシ
ン回路は、プログラム信号のレベルを論理的にローのレ
ベルに下げる。プログラムトランジスタのゲートに印加
されている論理的にローの電圧によって、閾値電圧ノー
ドＡにおける電圧のレベルは、選択されたワードライン
のビットライン上にあるバイアス信号ＢＩＡＳの状態、
ビットライン制御信号ＢＬ ＣＴＲＬの状態、およびメ
モリセルのフローティングゲートの状態に依存する。
【００５９】プログラム信号ＰＧＭが、時間ｔａにおい
て論理的にローの状態になると、バイアス信号もまた、
論理的にローの状態に達する。ページバッファのバイア
ストランジスタはｐ型トランジスタであるから、バイア
ストランジスタのゲートに印加される論理的にローのバ
イアス信号ＢＩＡＳは、バイアストランジスタをオン状
態にし、このバイアストランジスタを経由して電流が流
れ得る状態にする。バイアストランジスタがオン状態に
なっても電流が流れない場合には、バイアストランジス
タのソースにおける電圧、すなわち、閾値電圧ノードＡ
は、バイアストランジスタのゲートに印加されている電
圧Ｖｃｃのレベルに近づく。しかし、バイアストランジ
スタを経由して電流が流れるときは、バイアストランジ
スタによる電圧降下は、閾値電圧ノードＡの電圧が電圧
Ｖｃｃに近づくのを阻止する。
【００６０】バイアストランジスタが時間ｔａでオン状
態になると、ビットライン制御信号ＢＬ ＣＴＲＬは論
理的にハイの状態になり、ビットライン制御トランジス
タをオン状態にする。もし、それぞれのメモリセルがプ
ログラムされていれば、ビットラインを流れる電流はな
く、閾値電圧ノードＡの電圧のレベルは電圧Ｖｃｃに近
づく。もし、それぞれのメモリセルがプログラムされて
いなければ、電流はビットラインを流れ、閾値電圧ノー
ドＡの電圧のレベルが電圧Ｖｃｃに近づくことはない。
【００６１】バイアス信号ＢＩＡＳおよびビットライン
制御信号ＢＬ ＣＴＲＬの両方共、実質的に同時に、デ
ータビットラインおよび基準ビットラインの両方に印加
される。それゆえに、データビットラインおよび基準ビ
ットラインの両方に対して、閾値電圧ノードＡにおける
閾値電圧が同時に調整される。セット開始信号ＳＥＴ Ｉ
ＮＩＴは、時間ｔｂにおいて基準ページバッファのセッ
トトランジスタに印加される。セット開始信号ＳＥＴ
ＩＮＩＴは、図６に示すように、継続期間が約１．０μ
ｓ（マイクロ秒）のパルスである。このパルスを論理的
にハイの状態に保持したままで、閾値電圧ノードＡの閾
値電圧が、基準ページバッファの閾値トランジスタをオ
ン状態にするのに充分なレベルに達すると、時間ｔｃに
おいて、基準ページバッファによってセット信号ＳＥＴ
が生成される。
【００６２】ビットラインに関連するページバッファの
セットトランジスタのゲートにおいて、セット信号ＳＥ
Ｔが供給されたことが確認された場合、対応するメモリ
セルがプログラムされているときは、閾値電圧ノードＡ
における閾値電圧は達成され、ページバッファに関連す
るデータＩ／Ｏラインは論理的にハイの状態に切り替え
られる。しかしながら、対応するメモリセルがプログラ
ムされていないときは、閾値トランジスタはオン状態に
はならない。そして、ラッチは、ノードＢで論理的にハ
イの状態に予め設定されたときのプリセット値のままに
なっており、それゆえに、データＩ／Ｏラインは、論理
的にローの状態に予め設定されたときの値のままになっ
ている。
【００６３】したがって、プログラム検証動作実施の期
間において、それぞれのメモリセルの内容は、インバー
タ４５、４７を含むラッチに記憶される。ついで、各々
の各ページバッファのノードＢ（図４に図示）における
ラッチの内容は、Ｉ／Ｏレジスタおよびバッファのデー
タと比較される。データレジスタおよびセンス増幅器回
路におけるラッチの内容が、Ｉ／Ｏレジスタおよびバッ
ファの内容と一致した場合ば、プログラム動作は首尾良
く完了し、それ以上のプログラム動作（プログラミン
グ）は必要なくなる。そうではなくて、プログラム検証
動作がうまくいかなかったページは再度プログラムされ
る。
【００６４】同様に、消去検証動作実施の期間におい
て、ラッチの内容が論理的にハイの状態にあるか否かに
ついて検証される。もし、いずれかのページバッファの
ノードＢが論理的にローの状態にあれば、そのページバ
ッファに関連する少なくとも一つのメモリセルに関する
消去動作が失敗に終わるので、消去検証動作がうまくい
かない結果になる。したがって、そのメモリセルブロッ
クに関してもう一度消去動作が実施される。
【００６５】図７は、プログラム検証動作実施の工程を
説明するためのフローチャートである。換言すれば、図
７のフローチャートにおいては、メモリセルのページを
プログラムし、そして検証するための工程が図示されて
いる。図７のステップ８１の工程では、基準メモリセル
が帯電状態になるようにプログラムする。ステップ８３
の工程では、一つのプログラム動作の期間でページをプ
ログラムする。ステップ８５の工程では、ステップ８１
でプログラムされた基準メモリセルの内容をラッチし、
その内容をセット信号として出力する。ステップ８５で
生成されたセット信号は、ステップ８７の工程で、ステ
ップ８３でプログラムされたページのメモリセルの内容
をラッチするために使用される。
【００６６】ステップ８９の工程では、プログラミム動
作を検証するために、ページバッファのラッチの内容
を、Ｉ／Ｏレジスタおよびバッファに記憶された対応す
るデータと比較する。もし、ページバッファの内容が対
応するデータと一致すれば、プログラミム動作およびプ
ログラミム検証動作以前の工程に戻る。もし、いずれか
のページバッファの内容が対応するデータに一致しなけ
れば、ステップ８３のページのプログラム動作、および
プログラム検証動作のためのステップを再度実施する。
【００６７】したがって、本発明は、検出時間制御デバ
イスや、データ検出待ち時間を減少させ、かつ、データ
検出の信頼性を改善する方法を提供する。以上述べたよ
うに、ある特定の実施例に基づいて本発明を説明した
が、当業者にとって、多くのさらなる修正および変更が
可能であることは明らかである。それゆえに、本発明
は、特に説明したもの以外の形態で実施可能であること
が容易に理解されるであろう。換言すれば、ここに挙げ
た本発明の実施例は、全てにおいて本発明の例証であっ
て、本発明を限定するものではなく、本発明の範囲は、
これまで記載されたものの他、特許請求の範囲に記載の
もの、およびそれと等価なものによって決定される。
【００６８】付記 本発明は以下の特徴を包含する。 （付記１）プログラム検証動作を実施するための方法で
あって、基準メモリセルをプログラムするステップと、
メモリセルをプログラムするステップと、前記基準メモ
リセルの内容を用いてセット信号を生成するステップ
と、前記セット信号を用いて、前記メモリセルに対する
プログラム検証動作を開始するステップとを有すること
を特徴とするプログラム検証動作の実施方法。
【００６９】（付記２）前記基準メモリセルが、負に帯
電された状態になるようにプログラムされる付記１記載
のプログラム検証動作の実施方法。 （付記３）基準ページバッファが前記基準メモリセルに
接続され、かつ、データページバッファが前記メモリセ
ルに接続されており、前記基準ページバッファは、前記
基準メモリセルの内容を読み取って記憶するために使用
され、かつ、前記データページバッファは、前記メモリ
セルの内容を読み取って記憶するために使用される付記
１記載のプログラム検証動作の実施方法。
【００７０】（付記４）前記基準メモリセルの内容を用
いて前記セット信号を生成するステップが、セット開始
信号を前記基準ページバッファに供給し、前記基準メモ
リセルの内容を前記基準ページバッファの内容として記
憶するステップと、前記基準ページバッファの内容を前
記セット信号として出力するステップとを含む付記３記
載のプログラム検証動作の実施方法。
【００７１】（付記５）前記セット信号を用いて、前記
メモリセルに対する前記プログラム検証動作を開始する
ステップが、前記セット信号を前記データページバッフ
ァに供給し、前記メモリセルの内容を前記データページ
バッファの内容として記憶するステップを含む付記３記
載のプログラム検証動作の実施方法。 （付記６）前記プログラム検証動作の実施方法が、さら
に、前記データページバッファの内容を、対応するＩ／
Ｏレジスタおよびバッファの内容と比較するステップを
有する付記５記載のプログラム検証動作の実施方法。
【００７２】（付記７）前記データページバッファの内
容が、対応するＩ／Ｏレジスタおよびバッファの内容と
一致しない場合、前記プログラム検証動作の実施方法
は、さらに、前記メモリセルを再度プログラムするステ
ップと、前記基準メモリセルの内容を用いて前記セット
信号を再度生成するステップと、前記セット信号を用い
て前記メモリセルに対する他のプログラム検証動作を開
始するステップとを有する付記６記載のプログラム検証
動作の実施方法。
【００７３】（付記８）前記プログラム検証動作の実施
方法が、さらに、複数のメモリセルをプログラムするス
テップと、前記セット信号を用いて複数のメモリセルに
対する前記プログラム検証動作を開始するステップとを
有する付記１記載のプログラム検証動作の実施方法。 （付記９）前記基準メモリセルが、負に帯電された状態
になるようにプログラムされる付記８記載のプログラム
検証動作の実施方法。
【００７４】（付記１０）前記基準メモリセルが前記基
準ページバッファに接続され、かつ、前記複数のメモリ
セルの各々が、対応する複数のデータページバッファの
一つに接続されており、前記基準ページバッファは、前
記基準メモリセルの内容を読み取って記憶するために使
用され、かつ、前記複数のデータページバッファの各々
は、対応する前記複数のメモリセルの一つを読み取って
記憶するために使用される付記８記載のプログラム検証
動作の実施方法。
【００７５】（付記１１）前記基準メモリセルの内容を
用いて前記セット信号を生成するステップが、セット開
始信号を前記基準ページバッファに供給し、前記基準メ
モリセルの内容を前記基準ページバッファの内容として
記憶するステップと、前記基準ページバッファの内容を
前記セット信号として出力するステップとを含む付記１
０記載のプログラム検証動作の実施方法。
【００７６】（付記１２）前記セット信号を用いて、前
記複数のメモリセルに対する前記プログラム検証動作を
開始するステップが、前記セット信号を前記複数のデー
タページバッファの各々に供給し、対応する前記複数の
メモリセルの一つの内容を、前記複数のデータページバ
ッファの各々の内容として記憶するステップを含む付記
１０記載のプログラム検証動作の実施方法。
【００７７】（付記１３）前記プログラム検証動作の実
施方法が、さらに、前記複数のデータページバッファの
内容を、対応するＩ／Ｏレジスタおよびバッファの内容
と比較するステップを有する付記１２記載のプログラム
検証動作の実施方法。 （付記１４）前記複数のデータページバッファの内容の
少なくとも一つが、対応するＩ／Ｏレジスタおよびバッ
ファの内容と一致しない場合、前記プログラム検証動作
の実施方法は、さらに、前記複数のメモリセルを再度プ
ログラムするステップと、前記基準メモリセルの内容を
用いて前記セット信号を再度生成するステップと、前記
セット信号を用いて前記複数のメモリセルに対する他の
プログラム検証動作を開始するステップとを有する付記
１３記載のプログラム検証動作の実施方法。
【００７８】（付記１５）消去検証動作を実施するため
の方法であって、基準メモリセルをプログラムするステ
ップと、一つのメモリセルを消去するステップと、前記
基準メモリセルの内容を用いてセット信号を生成するス
テップと、前記セット信号を用いて、前記メモリセルに
対する消去検証動作を開始するステップとを有すること
を特徴とする消去検証動作の実施方法。
【００７９】（付記１６）前記基準メモリセルが、負に
帯電された状態になるようにプログラムされる付記１５
記載の消去検証動作の実施方法。 （付記１７）基準ページバッファが前記基準メモリセル
に接続され、かつ、データページバッファが前記メモリ
セルに接続されており、前記基準ページバッファは、前
記基準メモリセルの内容を読み取って記憶するために使
用され、かつ、前記データページバッファは、前記メモ
リセルの内容を読み取って記憶するために使用される付
記１５記載の消去検証動作の実施方法。
【００８０】（付記１８）前記基準メモリセルの内容を
用いて前記セット信号を生成するステップが、セット開
始信号を前記基準ページバッファに供給し、前記基準メ
モリセルの内容を前記基準ページバッファの内容として
記憶するステップと、前記基準ページバッファの内容を
前記セット信号として出力するステップとを含む付記１
７記載の消去検証動作の実施方法。
【００８１】（付記１９）前記セット信号を用いて、前
記メモリセルに対する前記消去検証動作を開始するステ
ップが、前記セット信号を前記データページバッファに
供給し、前記メモリセルの内容を前記データページバッ
ファの内容として記憶するステップを含む付記１７記載
の消去検証動作の実施方法。 （付記２０）前記消去検証動作の実施方法が、さらに、
前記データページバッファの内容をチェックして、前記
メモリセルが放電状態にあるか否かを判定するステップ
を有する付記１９記載の消去検証動作の実施方法。
【００８２】（付記２１）前記データページバッファの
内容が、前記メモリセルが負に帯電された状態にあるこ
とを示している場合、前記消去検証動作の実施方法は、
さらに、前記メモリセルを再度消去するステップと、前
記基準メモリセルの内容を用いて前記セット信号を再度
生成するステップと、前記セット信号を用いて前記メモ
リセルに対する他の消去検証動作を開始するステップと
を有する付記２０記載の消去検証動作の実施方法。
【００８３】（付記２２）前記消去検証動作の実施方法
が、さらに、複数のメモリセルを消去するステップと、
前記セット信号を用いて、前記複数のメモリセルに対す
る前記消去検証動作を開始するステップとを有する付記
１５記載の消去検証動作の実施方法。 （付記２３）前記基準メモリセルが、負に帯電された状
態になるようにプログラムされる付記２２記載の消去検
証動作の実施方法。
【００８４】（付記２４）前記基準メモリセルが基準ペ
ージバッファに接続され、かつ、前記複数のメモリセル
の各々が、対応する複数のデータページバッファの一つ
に接続されており、前記基準ページバッファは、前記基
準メモリセルの内容を読み取って記憶するために用いら
れ、前記複数のデータページバッファの各々は、対応す
る前記複数のメモリセルの一つの内容を読み取って記憶
するために使用される付記２２記載の消去検証動作の実
施方法。
【００８５】（付記２５）前記基準メモリセルの内容を
用いて前記セット信号を生成するステップが、セット開
始信号を前記基準ページバッファに供給し、前記基準メ
モリセルの内容を前記基準ページバッファの内容として
記憶するステップと、基準ページバッファの内容を前記
セット信号として出力するステップとを含む付記２４記
載の消去検証動作の実施方法。
【００８６】（付記２６）前記セット信号を用いて、前
記複数のメモリセルに対する前記消去検証動作を開始す
るステップが、前記セット信号を前記複数のデータペー
ジバッファの各々に供給し、対応する前記複数のメモリ
セルの一つの内容を、前記複数のデータページバッファ
の各々の内容として記憶するステップを含む付記２４記
載の消去検証動作の実施方法。
【００８７】（付記２７）前記消去検証動作の実施方法
が、さらに、前記複数のデータページバッファの各々の
内容をチェックして、対応する前記複数のメモリセルの
一つが放電状態にあるか否かを判定するステップを有す
る付記２６記載の消去検証動作の実施方法。 （付記２８）前記複数のデータページバッファの内容
が、複数のメモリセルの少なくとも一つが負に帯電され
た状態にあることを示している場合、前記消去検証動作
の実施方法は、さらに、前記複数のメモリセルを再度消
去するステップと、前記基準メモリセルの内容を用いて
前記セット信号を再度生成するステップと、前記セット
信号を用いて、前記複数のメモリセルに対する他の消去
検証動作を開始するステップとを有する付記２７記載の
消去検証動作の実施方法。
【００８８】（付記２９）メモリセルの内容を検証する
ための方法であって、基準メモリセルをプログラムする
ステップと、基準メモリセルの内容を検出するステップ
と、前記基準メモリセルの内容が検出されたときに、前
記メモリセルの内容を検証するステップとを有すること
を特徴とするメモリセルの内容の検証方法。
【００８９】（付記３０）メモリセルに関連するページ
バッファにセット信号を供給するための方法であって、
基準ページバッファに関連する基準メモリセルをプログ
ラムするステップと、前記基準メモリセルの内容に基づ
いて、前記基準ページバッファのノードにおける電圧を
設定するステップと、前記ノードにおける電圧をセット
信号として、前記ページバッファに供給するステップと
を有することを特徴とする、ページバッファにセット信
号を供給する方法。
【００９０】（付記３１）前記ページバッファにセット
信号を供給する方法が、さらに、前記ノードにおける電
圧を論理的に高レベルに予め設定するステップを有して
おり、前記基準メモリセルの内容に基づいて、前記基準
ページバッファの前記ノードにおける電圧を設定するス
テップは、前記ノードにおける電圧を論理的に低レベル
に設定するステップを含む付記３０記載の方法。
【００９１】（付記３２）前記ノードにおける電圧を前
記セット信号として、前記ページバッファに供給するス
テップが、前記ノードにおける電圧を反転するステップ
と、反転した前記電圧をセット信号として、前記ページ
バッファに供給するステップとを含む付記３０記載の方
法。 （付記３３）セット開始信号を受信して、セット信号を
生成する基準ページバッファと、前記セット信号を受信
して、複数のメモリセルの内容を記憶する複数のデータ
ページバッファとを備え、前記複数のデータページバッ
ファの各々は、複数のメモリセルの中の関連する一つの
内容を記憶することを特徴とする検出時間制御回路。
【００９２】（付記３４）前記基準ページバッファが、
セット開始信号を受信し、該セット開始信号の受信と共
にオン状態になるセット開始用トランジスタと、該セッ
ト開始用トランジスタに接続され、かつ、前記セット信
号を供給するラッチとを具備する付記３３記載の検出時
間制御回路。
【００９３】（付記３５）前記複数の基準ページバッフ
ァの各々が、前記セット信号を受信し、該セット信号の
受信と共にオン状態になるセットトランジスタと、該セ
ットトランジスタに接続され、かつ、関連するメモリセ
ルに一つの内容を供給するラッチとを具備する付記３３
記載の検出時間制御回路。
【００９４】（付記３６）ＮＡＮＤ形のフラッシュメモ
リデバイスであって、複数のメモリセルの複数の行およ
び複数の列を有するメモリセルアレイと、前記複数のメ
モリセルの前記複数の行を選択するＸ−デコーダと、前
記複数のメモリセルの前記複数の列を選択するＹ−デコ
ーダと、前記複数のメモリセルの前記複数の行および前
記複数の列を読み取ってプログラムするデ−タレジスタ
およびセンス増幅器回路と、該デ−タレジスタおよびセ
ンス増幅器回路に接続され、かつ、前記フラッシュメモ
リデバイスの外部インタフェースを構成するＩ／Ｏレジ
スタおよびバッファと、プログラム電圧、読み取り電圧
および消去電圧を前記Ｘ−デコーダに供給する高電圧回
路と、前記データレジスタおよびセンス増幅器回路に制
御信号を供給する状態マシン回路と、復号されるアドレ
スを前記Ｘ−デコーダおよび前記Ｙ−デコーダに供給す
るアドレスレジスタとを備えることを特徴とするフラッ
シュメモリデバイス。
【図面の簡単な説明】
【図１】本発明に係る検出時間制御デバイスおよび検出
時間制御方法を用いたフラッシュメモリデバイスの構成
を示すブロック図である。
【図２】メモリセルアレイと、当該メモリセルアレイに
関連するデータレジスタおよびセンス増幅器回路の構成
を示すブロック図である。
【図３】基準ページバッファとｉ番目のページバッファ
との間にあるインタフェースを示すブロック図である。
【図４】データレジスタのｉ番目のビットラインおよび
センス増幅器回路に関連するページバッファの構成を示
す回路図である。
【図５】データレジスタの基準ビットラインおよびセン
ス増幅器回路に関連するページバッファの構成を示す回
路図である。
【図６】プログラム検証動作実施の期間における各種の
信号の電圧レベルの相互変化を示すタイミングチャート
である。
【図７】プログラム検証動作実施の工程を説明するため
のフローチャートである。
【符号の説明】
１…メモリセルアレイ ３、５…データレジスタおよびセンス増幅器回路 ７、９…Ｙ−デコーダ １１、１３…Ｘ−デコーダ １５…Ｉ／Ｏレジスタおよびバッファ １７…高電圧回路 １９…状態マシーン回路 ２１…アドレスレジスタ ３１…データレジスタおよびセンス増幅器回路 ３２…ｉ番目のページバッファ ３３…メモリセルアレイ ３４…基準ページバッファ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 プログラム検証動作を実施するための方
    法であって、 基準メモリセルをプログラムするステップと、 メモリセルをプログラムするステップと、 前記基準メモリセルの内容を用いてセット信号を生成す
    るステップと、 前記セット信号を用いて、前記メモリセルに対するプロ
    グラム検証動作を開始するステップとを有することを特
    徴とするプログラム検証動作の実施方法。
  2. 【請求項２】 前記基準メモリセルが、負に帯電された
    状態になるようにプログラムされる請求項１記載のプロ
    グラム検証動作の実施方法。
  3. 【請求項３】 基準ページバッファが前記基準メモリセ
    ルに接続され、かつ、データページバッファが前記メモ
    リセルに接続されており、 前記基準ページバッファは、前記基準メモリセルの内容
    を読み取って記憶するために使用され、かつ、前記デー
    タページバッファは、前記メモリセルの内容を読み取っ
    て記憶するために使用される請求項１記載のプログラム
    検証動作の実施方法。
  4. 【請求項４】 前記基準メモリセルの内容を用いて前記
    セット信号を生成するステップが、セット開始信号を前
    記基準ページバッファに供給し、前記基準メモリセルの
    内容を前記基準ページバッファの内容として記憶するス
    テップと、前記基準ページバッファの内容を前記セット
    信号として出力するステップとを含む請求項３記載のプ
    ログラム検証動作の実施方法。
  5. 【請求項５】 前記セット信号を用いて、前記メモリセ
    ルに対する前記プログラム検証動作を開始するステップ
    が、前記セット信号を前記データページバッファに供給
    し、前記メモリセルの内容を前記データページバッファ
    の内容として記憶するステップを含む請求項３記載のプ
    ログラム検証動作の実施方法。
  6. 【請求項６】 前記プログラム検証動作の実施方法が、
    さらに、前記データページバッファの内容を、対応する
    Ｉ／Ｏレジスタおよびバッファの内容と比較するステッ
    プを有する請求項５記載のプログラム検証動作の実施方
    法。
  7. 【請求項７】 前記データページバッファの内容が、対
    応するＩ／Ｏレジスタおよびバッファの内容と一致しな
    い場合、前記プログラム検証動作の実施方法は、さら
    に、前記メモリセルを再度プログラムするステップと、
    前記基準メモリセルの内容を用いて前記セット信号を再
    度生成するステップと、前記セット信号を用いて前記メ
    モリセルに対する他のプログラム検証動作を開始するス
    テップとを有する請求項６記載のプログラム検証動作の
    実施方法。
  8. 【請求項８】 消去検証動作を実施するための方法であ
    って、 基準メモリセルをプログラムするステップと、 一つのメモリセルを消去するステップと、 前記基準メモリセルの内容を用いてセット信号を生成す
    るステップと、 前記セット信号を用いて、前記メモリセルに対する消去
    検証動作を開始するステップとを有することを特徴とす
    る消去検証動作の実施方法。
  9. 【請求項９】 セット開始信号を受信して、セット信号
    を生成する基準ページバッファと、 前記セット信号を受信して、複数のメモリセルの内容を
    記憶する複数のデータページバッファとを備え、 前記複数のデータページバッファの各々は、複数のメモ
    リセルの中の関連する一つの内容を記憶することを特徴
    とする検出時間制御回路。
  10. 【請求項１０】 ＮＡＮＤ形のフラッシュメモリデバイ
    スであって、 複数のメモリセルの複数の行および複数の列を有するメ
    モリセルアレイと、 前記複数のメモリセルの前記複数の行を選択するＸ−デ
    コーダと、 前記複数のメモリセルの前記複数の列を選択するＹ−デ
    コーダと、 前記複数のメモリセルの前記複数の行および前記複数の
    列を読み取ってプログラムするデ−タレジスタおよびセ
    ンス増幅器回路と、 該デ−タレジスタおよびセンス増幅器回路に接続され、
    かつ、前記フラッシュメモリデバイスの外部インタフェ
    ースを構成するＩ／Ｏレジスタおよびバッファと、 プログラム電圧、読み取り電圧および消去電圧を前記Ｘ
    −デコーダに供給する高電圧回路と、 前記データレジスタおよびセンス増幅器回路に制御信号
    を供給する状態マシン回路と、 復号されるアドレスを前記Ｘ−デコーダおよび前記Ｙ−
    デコーダに供給するアドレスレジスタとを備えることを
    特徴とするフラッシュメモリデバイス。
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