CN101042924B - 决定闪存元件感测时间的方法和装置 - Google Patents
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Abstract
本发明揭示一种决定一闪存元件的一感测时间的方法，所述方法包含：将一第一参考位线放电、将一第二参考位线放电、决定一第一控制信号和决定一第二控制信号。为执行所述方法，本发明揭示一种决定一闪存元件的一感测时间的装置，其包含：一第一电流槽、一第二电流槽、一第一参考页缓冲区、一第二参考页缓冲区、一第一参考位线和一第二参考位线。所述第一参考位线耦合于所述第一电流槽与所述第一参考页缓冲区之间；所述第二参考位线，耦合于所述第二电流槽与所述第二参考页缓冲区之间。所述第一和第二参考位线预充电到与常态单元的位线具有相同电压电平。所述第一和第二电流槽在读取和验证操作时，分别用以对所述第一和第二参考位线进行放电。
Description
技术领域
本发明涉及一种决定一感测时间的方法和执行所述方法的装置，尤指一种可决定在一闪存元件的一内存单元阵列(memory cell array)中的一页缓冲区(page buffer)的一感测时间的方法和执行所述方法的装置。所述感测时间决定控制信号的触发以起始在所述闪存元件中的读取和验证操作。
背景技术
在一NAND型闪存中，存储在内存单元中的数据经由一页缓冲区被读取。所述页缓冲区还被使用在与读取验证(read verification)具有相似功能的写入验证(programverification)和擦除验证(erase verification)上。所述页缓冲区有许多种设计的方面。图1为常规的一种页缓冲区的设计方面，其发表于「A 3.3V 32 Mb NAND flash memory withincremental step pulse programming scheme」(IEEE Journal of Solid-State-Circuit，Vol.30，No.11，p.1149-1155，November 1995)。其读取操作(read operation)叙述如下。首先，一字线(word line)(图未示)切换到低电平，使得在内存单元中没有电流发生。之后，位线(bitline)BL通过导通(turn on)NMOS 102和103使其接地放电。接着，位线BL通过关闭(turn off)NMOS 103和104并导通PMOS 101使其充电到Vcc。所述页缓冲区使用一由PMOS 101提供的镜射电流(mirrored current)来提升位线BL的电位。所述镜射电流与流经一被存取单元(accessed cell)(图未示)的电流比较，以定义所述位线BL的电位。如果所述被存取单元处于低阈电压(low threshold voltage)，即处于擦除状态(erase state)，那么其将通过所述字线而被导通且在读取和验证操作时将具有比所述镜射电流更大的电流。因此，位线BL将逐渐放电且NMOS 105将被关闭。如果所述被存取单元处于高阈电压(high thresholdvoltage)，即处于写入状态(program state)，那么所述字线的电位将无法导通所述被存取单元。因此，所述镜射电流将位线BL提升到高电平状态，以导通NMOS 105。经一特定时间后(即信号发展时间，signal development time)，所述被存取单元的状态将通过触发一″READ″脉冲信号而传送到所述页缓冲区的一栓锁(latch)中并导通NMOS 106。因此，存储在所述被存取单元中的数据将被传送到所述页缓冲区。
在美国专利US6,671,204中舍弃如图1的电流镜方式而改采用如图2的页缓冲区线路。当位线BLE被选择用作读取时，另一位线BLE则被当作遮蔽位线(shielding bit line)使用。图3为图2中各信号的时序图。在区域2中，首先位线BLE和BLO通过导通NMOS 201和203而接地放电，其中信号VIRPWR为接地。此时，节点SO也通过导通NMOS 202和204而放电。进入区域3之后，信号BLSHFO切换到低电平，字线WL逐渐被提升到高电平而信号BLSHFE则被偏压到2.0V且信号PLOAD下降到低电平。此时节点SO被提升到Vcc且对位线BLE充电到(2.0V-Vth)，其中Vth为NMOS 204的阈电压且通常为1.0V。所述2.0V的偏压和NMOS 204的阈电压将钳制(clamp)位线BLE的电位。当位线BLE的电位稳定之后，即进入区域4。在区域4之中，信号BLSHFE被拉到接地电平(grounded)以关闭NMOS 204.换句话说，在位线BLE上的信号即开始发展.如果被存取单元具有低阈电压且被导通，那么位线BLE将被放电到一较低电位.相反地，如果被存取单元具有高阈电压，那么其将不会被导通且位线BLE将保持在预充电电位(pre-charge voltage)。在信号发展时间(即区域4)之后，进入区域5。在此，NMOS 204被再次导通，但信号BLSHFE的电位仅有1.3V。如果位线BLE处在低电平(NMOS 204被导通)，那么具有Vcc电平的节点SO将放电到位线BLE。然而，如果位线BLE处于1.0V或所述被存取单元具有高阈电压，那么节点SO将保持在Vcc电平且NMOS 204关闭。之后通过触发一脉冲PBLCHM，节点SO的状态将被送到一寄存器205。在此常规技术中，触发所述脉冲PBLCHM需要一计时器(timer)。所述计时器将计算一预定时间，以确保信号PLOAD在区域4已切换到高电平。随后于区域6，所有的位线和节点SO将再次被接地放电。于区域7，所有的控制信号将被禁用(disabled)。
美国专利US6,925,005则揭示一种感测方法用以追踪内存单元在位线方向和字线方向的位置。其内存单元阵列被区分成数块区域。每一区域具有一参考位线用以控制所述区域的感测时间。所述参考位线在每一交叉的字线上具有一参考单元(reference cell)。即，所有的参考位线具有与常态位线(normal bit line)相同的连接。然而，此种设计将使得调整所述参考单元的阈电压变得没有效率。另一考虑是有关所述参考单元阈电压的漂移和干扰(drifting/disturbance)的问题，其由紧邻的常态位线和参考位线所引起。即，当常态单元被写入时，相应的字线提升到高电平而影响到参考单元的阈电压。同理，所述参考单元的阈电压的漂移也会发生在擦除操作(erase operation)。
在另一常规技术，美国专利US6,304,486中，则使用一信号参考位线(signal referencebit line)和复数个参考单元。每个所述参考单元位于所述信号参考位线与复数个字线的交叉位置上。其表示每一页(page)具有一个参考单元。当所述参考单元通过擦除验证后，将启动常态单元的擦除验证。此外，当所述参考单元通过写入验证后，将启动常态单元的写入验证。然而，如果其中的一个参考单元失效，那么其相应的字线将无法存取常态单元。另外的考虑是，所述参考单元因常态单元的重复的写入验证和擦除验证所导致的可靠性问题。
另外，美国专利US5,754,475，为应用在多层单元设计(multi-level cell design)中而采用复数条参考位线。其中在每一字线与每所述参考位线的交交叉位置具有一参考单元。在每一参考位线上的参考单元均具有一预先调整(pre-tuned)的阈电压。然而此种设计，于预先调整阈电压是非常耗时的，因此大大地增加了制造成本而不可行。例如在1GbNAND型闪存元件中有32,000条字线，因此将有96,000个参考单元需要调整其阈电压。另一个问题则是有关所述参考单元阈电压的漂移和干扰的问题，其由紧邻的常态位线和参考位线所引起。
上述的常规技术均需要一计时器来控制一控制信号(例如图2中的信号PBLCHM)以启始读取或写入验证的操作。此外，所述计时器将计算一预定时间以确保信号PLOAD在图3的区域4可以转换到高电平。实际上，由所述计时器所控制的感测时间(即在图3的区域5中，脉冲PBLCHM提升到高电平的时间点)，是先经电脑模拟所决定，再实现在硬件电路上。因此，这种通过所述计时器控制的感测时间极可能因为位线RC值(电阻值与电容值的乘积)因制程所造成的变异而导致失效(fail)。
发明内容
本发明的主要目的是提供一种自动决定一闪存元件中的一内存单元阵列的一页缓冲区的一感测时间的方法和执行所述方法的装置。本发明的次要目的是提供一种方法和装置以消除在一闪存元件中因写入和擦除操作时所引起参考单元的阈电压漂移和干扰。
为达到上述目的，本发明揭示一种决定一闪存元件中的一内存单元阵列的一页缓冲区的一感测时间的装置，其包含：一第一参考位线、一第一电流槽、一第一参考页缓冲区、一第二参考位线、一第二电流槽和一第二参考页缓冲区。所述第一参考位线耦合于所述第一电流槽与所述第一参考页缓冲区之间，所述第二参考位线耦合于所述第二电流槽与所述第二参考页缓冲区之间。所述第一和第二电流槽均设置在所述内存单元阵列之外，其中所述内存单元阵列为常态单元和常态位线的所在位置。所述第一和第二参考位线分别经由所述第一和第二电流槽放电到一第一预定电压和一第二预定电压，以决定一第一控制信号和一第二控制信号，所述第二控制信号的产生由所述第一控制信号的状态和一耦合到所述第二参考位线的节点的电压所决定，且所述第一和第二控制信号提供到所述内存单元阵列中的所述页缓冲区，且所述第二控制信号的生成时间决定所述感测时间。因此，在写入和读取操作时所产生的参考单元阈电压的漂移可被消除。另外，所述第一和第二电流槽分别提供所述第一参考位线和所述第二参考位线一接地路径且分别设置在距离所述第一和第二参考页缓冲区的最远端。
在一实施例中，所述第一和第二电流槽均由一单独参考单元(例如：NAND单元)所构成，而其控制栅极连接到一参考字线。在另一实施例中，所述第一和第二电流槽均包含复数保险丝。每一保险丝与一晶体管(例如：MOS)串接，所述复数个保险丝并联后其各个所述晶体管的栅极共同连接到一参考字线。这些保险丝用以调整流经所述电流槽的电流大小。另外，所述第一和第二电流槽的所述参考字线与常态单元的常态字线彼此电气隔离。因此，参考单元阈电压的漂移可被有效消除。此外，本发明的装置另外包含一第一参考遮蔽位线和一第三参考位线，用以分别遮蔽所述第一和第二参考位线。
关于本发明的决定一闪存元件中的一内存单元阵列的一页缓冲区的一感测时间的方法，其包含：(1)经由一第一电流槽将一耦合到一第一参考页缓冲区的第一参考位线放电；(2)经由一第二电流槽将一耦合到一第二参考页缓冲区的第二参考位线放电；(3)当所述第一参考位线的电压到达一第一预定电压时，产生一第一控制信号；和(4)当所述第二参考位线的电压到达一第二预定电压时，产生一第二控制信号。其中所述第二控制信号的产生由所述第一控制信号的状态和一耦合到所述第二参考位线的节点的电位所决定，所述第一和第二控制信号提供到所述内存单元阵列中的所述页缓冲区，且所述第二控制信号的产生时间决定所述感测时间。
附图说明
图1示范常规NAND型闪存元件中的页缓冲区电路示意图；
图2示范另一常规NAND型闪存元件中的页缓冲区电路示意图；
图3为图2各个信号于读取操作时的时序图；
图4示范本发明相关的内存单元阵列示意图；
图5(a)和5(b)为第一电流槽的二实施例的电路示意图；
图5(c)和5(d)为第二电流槽的二实施例的电路示意图；
图6为第一参考页缓冲区的一实施例的电路图；
图7为第二参考页缓冲区的一实施例的电路图；和
图8为图4于读取操作时各个信号的时序图。
具体实施方式
以下将通过附图说明本发明的决定一闪存元件的一感测时间的方法和执行所述方法的装置的一实施例。
图4示范一采用本发明的决定一闪存元件的一感测时间装置5的一内存单元阵列4的示意图。所述内存单元阵列4包含一串选择线(string select line)SSL、一地源极线(groundsource line)GSL、复数个字线(WL0～WLn)和复数个常态单元位线(normal cell bitline)(BL0～BLm)。其中每一条字线(WL0～WLn)耦合到复数个常态单元40的控制栅极(control gate)，每一条常态单元位线(BL0～BLm)耦合到个别的串选择晶体管(string selecttransistor)SST、其个别的常态单元页缓冲区(PB0～PBm)和个别的地源极晶体管(groundsource transistor)GST。本发明的决定一闪存元件的一感测时间的装置5包含：一第一参考位线RBL0、一第二组参考位线RBL1和RBL2、一第一电流槽52、一第二电流槽54、一第一参考页缓冲区RPB0和一第二参考页缓冲区RPB1。所述第一参考位线RBL0耦合于所述第一电流槽52与所述第一参考页缓冲区RPB0之间，所述第二组参考位线包含一第二参考位线RBL1和一第三参考位线RBL2，其耦合于所述第二电流槽54与所述第二参考页缓冲区RPB1之间。各参考位线RBL0、RBL1和RBL2的物理布局(physical layout)均与所述常态单元位线(BL0～BLm)的物理布局相同，其通过相同的制程而达到；但各参考位线RBL0、RBL1和RBL2和与其相应的串选择晶体管SST的源极(source electrode)并无电气连接。因此，各参考位线RBL0、RBL1和RBL2和所述常态单元位线(BLO～BLm)因环境温度或制程所导致的参数变异(parameter variation)，例如电阻电容乘积变异(RC variation)，其效应便可互相抵消。此外，在写入或擦除操作时，为了消除位于所述第一和第二电流槽52和54中的参考单元(图未示)阈电压漂移的问题，所述第一和第二电流槽52和54均设置在所述内存单元阵列4之外且分别设置在距离所述第一和第二参考页缓冲区RPB0和RPB1的最远端。另外，所述第一和第二电流槽52和54分别为所述第一参考位线RBL0和所述第二组参考位线RBL1和RBL2的唯一接地路径。本发明的决定一闪存元件的一感测时间的装置5另外包含一第一参考遮蔽位线SBL0，其耦合于所述第一参考页缓冲区RPB0且用以遮蔽所述第一参考位线RBL0。于操作时，如果所述第二参考位线RBL1被设定经由所述第二电流槽54放电，那么所述第三参考位线RBL2将通过所述第二参考页缓冲区RPB1而接地，以遮蔽所述第二参考位线RBL1；反之亦然。换句话说，如果所述第三参考位线RBL2被设定经由所述第二电流槽54放电，那么所述第二参考位线RBL1将通过所述第二参考页缓冲区RPB1而接地，以遮蔽所述第三参考位线RBL2。
图5(a)和5(b)示范所述第一电流槽52的二实施例的电路示意图。参考图5(a)，所述第一电流槽52以一NAND单元实现，其控制栅极连接到一参考字线RWL。所述NAND单元为一具有可调整阈电压的参考单元(reference cell)且所述参考字线RWL仅在读取、验证(包含写入验证和擦除验证)时处于高电平.另外，所述参考字线RWL与常态单元字线彼此相互电气隔离，因此不会产生干扰.当读取或验证时，所述常态单元页缓冲区(PB0～PBm)的控制信号将启动且所述第一和第二参考页缓冲区RPB0和RPB1的控制信号也将启动.之后，所述第一和第二参考页缓冲区RPB0和RPB1将输出信号到所述常态单元页缓冲区(PB0～PBm)，以感测存储在所述常态单元40的数据.结果，所述第一和第二参考页缓冲区RPB0和RPB1的输出信号(如同图2中的信号PLOAD、PBLCHM和PBLCHC)将自动触发，而不需要额外设计计数器来控制上述输出信号的触发.图5(b)中的第一电流槽52包含复数个保险丝FUSE，每个所述保险丝FUSE与一晶体管MOS串接，所述复数个保丝并联后连接到所述第一参考位线RBL0且各个所述晶体管MOS的栅极共同连接到所述参考字线RWL.图5(c)和5(d)分别与图5(a)和5(b)具有相类似的结构，其示范所述第二电流槽54的二实施例，其具有额外的二控制信号SEL1和SEL2.所述两个控制信号SEL1和SEL2的作用叙述如下.当MOS1被导通且MOS2被关闭时，所述第二参考位线RBL1将经由所述第二电流槽54被放电且所述第三参考位线RBL2将经由所述第二参考页缓冲区RPB1而接地，以遮蔽所述第二参考位线RBL1.同理，当MOS2被导通且MOS1被关闭时，所述第三参考位线RBL2将经由所述第二电流槽54被放电且所述第二参考位线RBL1将经由所述第二参考页缓冲区RPB1而接地，以遮蔽所述第三参考位线RBL2.图6是所述第一参考页缓冲区RPB0的一实施例的电路图，用以决定一第一控制信号(例如图2的信号PLOAD)切换到高电平的时间点，即信号发展时间的结束点.图7为所述第二参考页缓冲区RPB1的一实施例的电路图，用以决定一第二控制信号(例如图2的信号PBLCHM或BLCHC)切换到高电平的时间点，即启动读取、写入验证或擦除验证的感测时间.参考图2、6和7，所述第一和第二控制信号将被提供到一包含两个寄存器205和206的页缓冲器.
以下配合图8详细说明图6的工作原理，其中图8为图4于读取操作时各个信号的时序图。假设信号VBL在不管是偶数位线或奇数位线被设定用以存取数据时，均被设计成如图3中VBLE的波形。于图8的区域2，首先所述第一参考位线RBL0通过导通NMOS 601而被接地放电。此时，节点RSO0也被放电。之后进入区域3，信号RBLSHF保持在2.0V且信号RPLOAD被拉到低电平。因为节点RSO0通过导通PMOS 604而被提升到Vcc且信号PHI为高电平，因此一包含QP和QN的反相器605将接收到一高电平的输入信号，因此根据图6的电路设计，信号PLOAD将被拉到低电平。同时，所述第一参考位线RBL0将稳定在1.0V左右且信号RWL′(即所述参考字线RWL上的信号)将提升到高电平使得所述第一参考位线RBL0可经由所述第一电流槽52接地放电(参图5(a)或5(b))。之后进入区域4，信号RPLOAD切换到高电平以关闭PMOS 604。在此同时，信号RWL′具有高电平而使得所述第一参考位线RBL0经由所述第一电流槽52而接地。因此，节点RSO0将开始经由NMOS603放电到所述第一参考位线RBL0。当节点RSO0和所述第一参考位线RBL0的电位放电到一第一预定电压时(例如0.3V)，所述反相器将感测到节点RSO0的低电平信号而输出一高电平信号，使得信号PLOAD再次切换回高电平(参图8的路径1)，其表示信号发展时间完成。此时代表相应于具有低阈电压的被存取单元的常态单元位线被放电到大约所述第一预定电压的电位且节点SO(参图2)的信号已准备好连接到所述常态单元位线。信号PLOAD的电平在区域6将被保持，然而信号PHI则转成低电平。图6中的读取信号RD、擦除验证信号EVR和写入验证信号PVR用以确保信号PLOAD的初始状态为高电平。另外，NMOS 602持续导通，使得所述第一参考遮蔽位线SBL0接地，用以遮蔽所述第一参考位线RBL0。
图7为第二参考页缓冲区RPB1的一实施例的电路图，其中所述第三参考位线RBL2被设定用以遮蔽所述第二参考位线RBL1。参图5(c)或5(d)，在本实施例中，信号SEL1持续保持在高电平。配合参考图8，信号PLOAD在区域4结束时切换到高电平。进入区域5后，节点RSO1被导通到所述第二参考位线RBL1。换句话说，当所述第二参考位线RBL1通过所述第二电流槽54放电到一第二预定电压(例如0.3V)，MOS 701将被导通且节点RSO1将自Vcc的高电平而被放电。当节点RSO1的电位下降到大约0.5Vcc时，反相器Q1将感测到一低电平输入信号，并输出一信号PUL。所述信号PUL与所述读取信号RD和所述写入验证信号PVR一起输入一电路D1以产生一脉冲信号PBLCHM(参图8的路径2)用以启动读取和写入验证操作(参美国专利US6,671,204的图7和图9)。另外，所述信号PUL可与所述擦除验证信号EVR一起输入一电路D2以产生一脉冲信号PBLCHC用以启动擦除验证操作(参美国专利US6,671,204的图16)。图7中的电路A(包含一电容C1、反相器Q2和Q3)用以延迟脉冲信号PBLCHM和PBLCHC的产生，然而所述电路A可以省略。电路B(包含一电容C2和一反相器Q4)用以决定脉冲信号PBLCHM和PBLCHC的脉宽。如图7所示，所述第二控制信号PBLCHM(或PBLCHC)的产生由所述第一控制信号PLOAD的状态和一耦合到所述第二参考位线RBL1的节点RSO1的电位所决定。在一NAND型闪存元件中，常态单元需要被擦除和写入。而擦除验证和写入验证的操作与读取操作相似，因此本发明的决定一闪存元件的一感测时间的方法和执行所述方法的装置还可适用于上述擦除验证和写入验证的操作。例如，在图2，信号PBLCHM是在读取和写入验证时被触发(active)(参美国专利US6,671,204的图9和图7)；信号PBLCHC是在擦除验证时被触发(参美国专利US6,671,204的图16)。
图6和图7的电路结合图4的电路用以自动地、精确地且不需使用计时器地产生控制信号PLOAD、PBLCHM和PBLCHC。此外，本发明所提出的方法和装置可省略常规技术中在决定感测时间时所必须的电脑模拟步骤，且在设计所述NAND型闪存元件时也不需要考虑到极端操作环境(例如不正常的环境温度或操作电压)下的情况。另外，本发明的方法和装置也可消除在写入验证或擦除验证操作时参考单元的阈电压漂移的问题。综上所述，本发明的确可达到预期的目的。
本发明的技术内容和技术特点已揭示如上，然而所属领域的技术人员仍可能基于本发明的教示和揭示而作种种不背离本发明精神的替换和修改。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换和修改，并为所附的权利要求所涵盖。
Claims (25)
1.一种决定闪存元件感测时间的方法，所述闪存元件包含位于一内存单元阵列中的一页缓冲区和复数个常态单元，其特征在于所述方法包含以下步骤：
经由一第一电流槽将一耦合到一第一参考页缓冲区的第一参考位线放电；
经由一第二电流槽将一耦合到一第二参考页缓冲区的第二参考位线放电；
当所述第一参考位线的电压到达一第一预定电压时，产生一第一控制信号；和
当所述第二参考位线的电压到达一第二预定电压时，产生一第二控制信号；
其中所述第二控制信号的产生由所述第一控制信号的状态和一耦合到所述第二参考位线的节点的电位所决定，所述第一和第二控制信号提供到所述内存单元阵列中的所述页缓冲区，且所述第二控制信号的生成时间决定所述感测时间。
2.根据权利要求1所述的决定闪存元件感测时间的方法，其特征在于所述第二控制信号用以启动读取、写入验证或涂抹验证。
3.根据权利要求1所述的决定闪存元件感测时间的方法，其特征在于另外包含将一第一参考遮蔽位线接地的步骤，所述第一参考遮蔽位线耦合到所述第一参考页缓冲区，以遮蔽所述第一参考位线。
4.根据权利要求1所述的决定闪存元件感测时间的方法，其特征在于另外包含将一第三参考位线接地的步骤，所述第三参考位线耦合到所述第二参考页缓冲区和所述第二电流槽，以遮蔽所述第二参考位线。
5.根据权利要求1所述的决定闪存元件感测时间的方法，其特征在于所述第一和第二参考位线的物理布局与所述常态单元的位线的物理布局相同。
6.根据权利要求1所述的决定闪存元件感测时间的方法，其特征在于所述第一电流槽或所述第二电流槽包含一NAND单元，其控制栅极连接到一参考字线。
7.根据权利要求6所述的决定闪存元件感测时间的方法，其特征在于所述参考字线于读取、写入验证或涂抹验证时，处于高电平。
8.根据权利要求6所述的决定闪存元件感测时间的方法，其特征在于所述第二电流槽另外包含：
一第一晶体管，与所述第二参考位线和所述NAND单元串接；和
一第二晶体管，与一第三参考位线和所述NAND单元串接，其中所述第三参考位线用以遮蔽所述第二参考位线。
9.根据权利要求1所述的决定闪存元件感测时间的方法，其特征在于所述第一或第二电流槽包含复数个保险丝，每个所述保险丝与一晶体管串接，所述复数个保险丝并联且各个晶体管的栅极共同连接到一参考字线。
10.根据权利要求9所述的决定闪存元件感测时间的方法，其特征在于所述第二电流槽另外包含两个晶体管，分别串接所述第二参考位线和一第三参考位线，以供遮蔽控制使用。
11.根据权利要求1所述的决定闪存元件感测时间的方法，其特征在于所述闪存元件为一NAND型闪存元件。
12.根据权利要求1所述的决定闪存元件感测时间的方法，其特征在于所述第一和第二电流槽设置在所述内存单元阵列之外。
13.一种决定闪存元件感测时间的装置，所述闪存元件包含位于一内存单元阵列中的一页缓冲区和复数个常态单元，其特征在于所述装置包含：
一第一电流槽；
一第二电流槽；
一第一参考页缓冲区；
一第二参考页缓冲区；
一第一参考位线，耦合于所述第一电流槽与所述第一参考页缓冲区之间；和
一第二参考位线，耦合于所述第二电流槽与所述第二参考页缓冲区之间；
其中所述第一和第二参考位线分别经由所述第一和第二电流槽放电到一第一预定电压和一第二预定电压，以决定一第一控制信号和一第二控制信号，所述第二控制信号的产生由所述第一控制信号的状态和一耦合到所述第二参考位线的节点的电压所决定，且所述第一和第二控制信号提供到所述内存单元阵列中的所述页缓冲区，且所述第二控制信号的生成时间决定所述感测时间。
14.根据权利要求13所述的决定闪存元件感测时间的装置，其特征在于所述第一电流槽或所述第二电流槽包含一NAND单元，其控制栅极连接到一参考字线。
15.根据权利要求14所述的决定闪存元件感测时间的装置，其特征在于所述参考字线与所述常态单元的常态字线电气隔离。
16.根据权利要求13所述的决定闪存元件感测时间的装置，其特征在于另外包含一第一参考遮蔽位线，其连接到所述第一参考页缓冲区以遮蔽所述第一参考位线。
17.根据权利要求16所述的决定闪存元件感测时间的装置，其特征在于所述第一参考遮蔽位线接地用以遮蔽所述第一参考位线。
18.根据权利要求13所述的决定闪存元件感测时间的装置，其特征在于另外包含一第三参考位线，耦合于所述第二参考页缓冲区和所述第二电流槽，用以遮蔽所述第二参考位线。
19.根据权利要求18所述的决定闪存元件感测时间的装置，其特征在于所述第三参考位线接地，用以遮蔽所述第二参考位线。
20.根据权利要求13所述的决定闪存元件感测时间的装置，其特征在于所述第一和第二参考位线的物理布局与所述常态单元的位线的物理布局相同。
21.根据权利要求13所述的决定闪存元件感测时间的装置，其特征在于所述第一或第二电流槽包含复数个保险丝，每个所述保险丝与一晶体管串接，所述复数个保险丝并联，各个所述晶体管的栅极共同连接到一参考字线。
22.根据权利要求21所述的决定闪存元件感测时间的装置，其特征在于所述第二电流槽另外包含二晶体管，分别串接所述第二参考位线和一第三参考位线，以供遮蔽控制使用。
23.根据权利要求13所述的决定闪存元件感测时间的装置，其特征在于所述第一和第二电流槽设置在所述内存单元阵列之外。
24.根据权利要求23所述的决定闪存元件感测时间的装置，其特征在于所述第一和第二电流槽分别设置于距离所述第一和第二参考页缓冲区的最远端。
25.根据权利要求13所述的决定闪存元件感测时间的装置，其特征在于所述闪存元件为一NAND型闪存元件。
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Citations (3)
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|---|---|---|---|---|
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|---|---|---|---|---|
| US5930172A (en) * | 1998-06-23 | 1999-07-27 | Advanced Micro Devices, Inc. | Page buffer for a multi-level flash memory with a limited number of latches per memory cell |
| US6304486B1 (en) * | 1999-12-20 | 2001-10-16 | Fujitsu Limited | Sensing time control device and method |
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