KR100587948B1 - 트렌치 접촉 공정 - Google Patents

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Abstract

마스크의 갯수를 줄이고 트렌치 채널 영역으로의 측면 확산에 대한 필요성을 없애는, 트렌치(trench)와 플레이너 MOSFET(UMOS), 트렌치와 플레이너 IGBT, 그리고 트렌치 MCT와 같은 반도체 소자와 트렌치들과의 접촉(contact)을 만드는 트렌치 공정. 트렌치 MOSFET에서 기생 트랜지스터의 제어도 또한 이루어진다. 셀 크기/피치(pitch)는 소스 블록(block) 마스크와 P+ 마스크를 필요로 하는 종래의 공정들에 관련하여 줄어든다.

Description

트렌치 접촉 공정
본 발명은 MOSFET와 같은 반도체 소자들과 거기에 형성되는 반도체 구조들 위에 접촉(contacts)을 형성하기 위한 트렌치 공정에 관한 것이다.
MOSFET를 형성하기 위한 종래의 트렌치 공정은 총 여섯 개의 마스크를 사용한다. 즉, 1. 반도체에 매입층 영역을 정의하기 위한 첫 번째 마스크
2. 활성영역을 정의하기 위한 두 번 째 마스크
3. 소스 주입을 위한 소스 마스크
4. 에칭과 필링(filling)의 트렌치를 정의하기 위한 트렌치 마스크
5. 접촉영역을 정의하기 위한 접촉(contact) 마스크
6. 금속 마스크
이러한 공정은 상대적으로 깊은 접합과 보다 넓은 셀 피치(cell pitch), 보다 넓은 소스 폭, 보다 강력한 기생 트랜지스터 문제를 야기시킨다.
본 발명의 목적은 마스크를 덜 사용하고, 종래의 공정과 그 결과로서 생기는 구조에 관련된 문제들을 줄이는 MOSFET 구조를 사용한 트렌치 공정을 제공하고, 매입층이 트렌치 게이트의 깊이보다 더 깊게, 쉽게 형성될 수 있는 MOSFET 구조를 위한 새로운 트렌치 공정을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 트렌치 소자와 플레이너(planar) 소자 양쪽을 위한 새로운 구조를 제공하는 것이다.
본 발명은 첫 번째 극성의 반도체를 제공하는 단계와;
반도체 위에 활성 영역을 정의하기 위하여 반도체 표면에 첫 번째 마스크를 제공하는 단계;
활성 영역 마스크에 의해 노출된 표면에 두 번째 반도체 극성의 불순물을 주입시키고, 반도체에 두 번째 극성 영역을 만들기 위하여 두 번째 극성의 반도체 불순물이 드라이브 인(drive in) 된 반도체를 어닐링(annealing)하는 단계;
채널영역에 첫 번째 극성의 불순물을 주입시키고, 반도체 표면에 인접한 첫 번째 극성 표면 영역을 만들기 위하여, 첫 번째 극성의 불순물이 채널 영역 속으로 드라이브(drive) 된 반도체를 어닐링하는 단계;
노출된 표면 위에 트렌치 영역을 정의하는 두 번째 마스크를 제공하는 단계; 두 번째 마스크와 소스 영역, 채널 영역을 통해 반도체 속으로 아래쪽으로 확장하는, 공간적으로 서로 떨어져 있는, 제 1 트렌치와 제 2 트렌치를 형성하는 단계;
반도체의 노출된 윗 표면과 제 1 트렌치와 제 2 트렌치의 벽과 바닥 상에 게이트 산화막을 형성하는 단계;
제 1 트렌치와 제 2 트렌치에 완전히 채워져 있는 게이트 산화막 위에 폴리실리콘 층을 제공하는 단계;
게이트 접촉을 위한 폴리실리콘 층을 보호하기 위하여, 활성 영역보다 큰 영역으로 정의되는 세 번째 마스크를 제공하는 단계;
폴리실리콘으로 채워진 트렌치들을 남기기 위해, 세 번째 마스크에 의해 보호되지 않은 영역내에 있는 게이트 산화물 위에 놓여있는 폴리실리콘 층을 깊숙히 에칭하는 단계;
반도체의 노출된 표면과 게이트 산화막, 제 1 트렌치와 제 2 트렌치 위에 BPSG 층을 형성하는 단계;
제 1 트렌치와 제 2 트렌치를 매개하고 있는 제 3 트렌치를 정의하기 위하여, BPSG 층 위에 네 번째 마스크를 형성하는 단계;
제 3 트렌치의 바닥에 노출된 반도체 표면에 두 번째 극성의 불순물을 주입시키고, 채널 영역에 있는 두 번째 극성의 불순물 농도 보다 큰 농도를 만들기 위하여, 제 3 트렌치의 바닥에 인접한 고농도 영역을 만들 수 있도록, 두 번째 극성의 불순물이 반도체 속으로 드라이브 된 반도체를 어닐링하는 단계;
첫 번째 극성 층과 두 번째 극성 층과의 전기적 접촉을 만들기 위하여, 제 3 트렌치 영역과 BPSG 층 양 쪽 위에 놓여 있는 금속 층을 만드는 단계로 구성되는 도체 형성용 트렌치를 사용한 반도체 소자의 제조방법을 포함한다.
본 발명은 또한 고농도 영역과 접하고 있는 채널 영역 위에 있는 소스 영역과, 소스 영역과 채널 영역 양쪽과의 금속 접촉(metal contact)에 접경하는 게이트 산화물에 일렬로 늘어선, 폴리실리콘으로 채워진 트렌치를 갖는 FET 반도체 구조를 포함하고, 측면으로 웨이퍼 표면을 따라 채널 영역과 접하기 보다는 오히려 아래쪽으로 반도체 속으로 채널 영역과 접하여 금속을 확장시키는 단계로 이루어진 셀 크기와 피치 크기를 줄이는 방법을 포함한다.
본 발명은 더우기, PN접합을 만드는 제 2 반도체 도전율 타입(type)의 두 번째 영역 위에 놓여 있는 제 1 반도체 도전율 타입의 첫 번째 영역과, 첫 번째 영역과 두 번째 영역 양쪽에 전기적으로 접촉하고 있는 금속과의 반도체 표면을 형성하는 반도체 구조를 포함하고, PN접합의 어떠한 수직 성분도 실질적으로 제거하기 위하여 PN접합에 관련한 금속을 새로운 환경에 적응시키는 단계로 구성되는 셀 크기를 줄이는 방법을 포함한다.
본 발명은 반도체 표면에서부터 아래쪽으로 PN접합 밑의 미리 선택된 간격속으로 확장하는 트렌치를 형성하는 단계와, 고농도 불순물의 매입층을 형성하기 위하여 불순물을 트렌치의 바닥에서부터 반도체 속으로 확산시키는 단계에 의해서 수평으로의 PN접합을 갖는 FET 매입층의 깊이를 선택적으로 변화시키는 방법을 적절히 포함한다.
이 공정은 P 채널 MOSFET와 관련하여 설명될 것이다. 하지만, 이 공정은 N 채널 MOSFET에도 동등하게 적용될 수 있다는 점을 이해해야 한다.
도 1은 활성영역을 정의하기 위해 종래의 마스크(12)에 의해 마스크되고, P형 불순물이 종래의 방법으로 주입되고, P 채널 영역(14)를 만들기 위해, 예를 들면 어닐링(annealing)에 의해, 드라이브 된 N형 반도체 웨이퍼(10)의 표면을 나타낸다.
도 2는 N형 극성 불순물이 웨이퍼 표면에 인접한 N+ 소스 영역(16)을 만들기 위해 채널 영역(14) 속으로 주입되고 드라이브 될 수 있음을 보여준다.
두 번째의 종래의 마스크(18)가 도 3에 보인 바와 같이 두 개의 트렌치(20),(22)를 위한 영역을 정의하기 위해 사용될 것이다. 트렌치(20),(22)는 적절한 종래의 방법으로 아래쪽으로 N+ 소스 영역(16)과 P 채널 영역(14)을 통해 N형 웨이퍼 속으로 에칭될 것이다.
도 3의 두 번째 마스크(18)는 제거될 것이고, 게이트 산화막(24)은 도 4에 보인 바와 같이 트렌치 (20),(22)의 벽과 바닥을 포함하는 반도체의 모든 노출된 윗표면을 뒤덮는다.
도 5는 트렌치(20),(22)를 완전히 채우는 게이트 산화막(24) 위에 주어진 한 층의 폴리실리콘(26)을 보여준다.
도 6은 나중에 접촉을 만들기 위한 폴리실리콘 층(26)을 보호하기 위하여, 마스크(12)에 의해 정의된 활성영역 보다 큰 영역을 정의하기 위한 세 번째 마스크(28)를 묘사한다. 그 후, 마스크(28)에 의해 보호되지 않은 폴리실리콘 층(26)의 남겨진 부분은, 트렌치(20),(22)에만 폴리실리콘(26)을 남기기 위해 깊숙히 에칭될 것이다.
한 층의 붕소인규산 유리"BPSG"(30)는 도 7에 보인 바와 같이 반도체의 표면 위에 형성될 것이고, 도 8에 보였듯이 네 번째 마스크(32)는, BPSG 층(30)과 게이트 산화물(24), N+ 소스(16), P채널 영역(14)를 통해 N형 반도체(10) 속으로 에칭되는, 세 번째 트렌치(34)를 위한 영역을 정의하기 위해 BPSG 층(30) 위에 종래대로 형성될 것이다. 일단 트렌치(34)가 에칭되면, P형 불순물은 P채널 영역(14) 보다 큰 불순물 농도의 P+ 영역(35)을 N형 웨이퍼에 의해 만들기 위해, N형 웨이퍼 속으로 주입되고 드라이브 될 것이다.
도 9는 BPSG 영역(30)에 의해서 N+ 소스 영역과의 접촉을 만들기 위해서, BPSG 영역(30)과 도 8의 트렌치(34) 바닥에 있는 P+ 고농도 영역(35) 양쪽 위에 형성될 금속 층(36)을 설명한다.
네 개의 마스크 트렌치 공정은 종래의 공정에서 사용된 두 개의 마스크 즉, P+ 마스크와 소스 블록(block) 마스크를 없애고, 정렬(alignment)을 하기 쉽도록 한다. 즉, 단지 필요한 정렬은 트렌치와의 접촉 뿐이다.
종래 공정의 여섯 개의 마스크 공정은 도 10에 보인 바와 같은 구조를 생기게하고, 본 트렌치 공정 구조와의 손쉬운 대조를 제공한다.
도 10의 종래 기술 구조에서, 셀 피치는 게이트 길이("LG")에 디자인 룰 값의 길이("L")를 3배해서 더한 값과 같고, 소스 폭은 (디자인 룰 값의 길이) L과 같다.
대조적으로, 도 11의 구조는 LG 더하기 2L의, 1L값이 절약되고 소스 폭이 L/2로 줄어든, 셀 피치를 제공한다. 게다가, 깊이 D2가 소스(16) 아래에 P+ 주입의 측면확산을 이루기 위해 필요하기 때문에, P+ 고농도 영역 즉, 매입층(35)의 깊이 D1은 도 10의 깊이 D2 아래로 줄어들 것이다. 채널(14) 위의 측면확산의 충격 때문에, 소스 길이, 그래서 디자인 룰 값 L은 소자의 피치위에 부정적으로 충격을 준다. 도 11에서 소스(16)의 길이가 줄어들었기 때문에 디자인 룰 값 L과 피치를 줄이는 것이 가능하다.
게다가, 도 11에서 매입층(35)의 깊이 D1은, MOSFET가 PN접합(35)에서 항복현상을 일으키고 트렌치 게이트(20),(22)를 보호할 수 있게 하는 트렌치 게이트(20),(22)의 깊이 D3 보다 더 깊을 것이다.
도 12-15에 관한 동일한 참조 번호는 비교를 손쉽게 하기 위해서 도10과 11의 구조로 유지되고, 플레이너(planar) MOSFET(도 12)와 트렌치 IGBT(도 13), 플레이너 IGBT(도 14), 플레이너 MCT(도 15)로 구체화 될 것이다.
트렌치와 플레이너 MOSFET(UMOS), 트렌치와 플레이너 IGBT, 트렌치 MCT 등과 같은 반도체 소자와 트렌치들의 접촉을 만들려는 트렌치 공정은, 마스크의 갯수를 줄이고 트렌치 채널 영역으로의 측면 확산의 필요성을 없앤다. 트렌치 MOSFET에서의 기생 트랜지스터의 제어도 또한 이루어진다. 셀 크기/피치는 소스 블록 마스크와 P+ 마스크를 필요로 하는 종래의 공정들에 관련하여 줄어든다.
본 발명의 트렌치 공정에 의하면, 마스크의 갯수를 줄이고 트렌치 채널 영역으로의 측면확산에 대한 필요성을 없애며, 셀 크기/피치(pitch)가 종래에 비해 현저히 줄어든다.
도 1~9는 새로운 공정의 연속한 단계들을 설명한다.
도 10은 종래의 트렌치 공정에서 생기는 구조를 설명한다.
도 11은 트렌치 공정에서 생기는 새로운 구조를 설명한다.
도 12는 플레이너(planar) MOSFET에 구체화된 본 발명의 새로운 구조를 설명한다.
도 13은 트렌치 절연 게이트 바이폴라 트랜지스터("IGBT")에 구체화된 본 발명의 새로운 구조를 설명한다.
도 14는 플레이너(planar) IGBT에 구체화된 본 발명의 새로운 구조를 설명한다.
도 15는 플레이너(planar) MCT에 구체화된 본 발명의 새로운 구조를 설명한다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : N형 반도체 26 : 폴리실리콘 층
12 : 제 1 마스크 28 : 제 3 마스크
14 : P 채널 영역 30 : BPSG 층
16 : N+ 소스 영역 32 : 제 4 마스크
18 : 제 2 마스크 34 : 제 3 트렌치
20, 22 : 제 1, 제2 트렌치 35 : P+ 영역(매입층)
24 : 게이트 산화막 36 : 금속

Claims (26)

  1. 첫 번째 극성의 반도체를 제공하는 단계;
    반도체 위에 활성 영역을 정의하기 위하여, 반도체 표면에 첫 번째 마스크를 제공하는 단계;
    활성 영역 마스크에 의해 노출된 표면에 두 번째 반도체 극성의 불순물을 주입시키고, 반도체에 두 번째 극성 영역을 만들기 위하여, 두 번째 극성의 반도체 불순물이 드라이브 인(drive in) 된 반도체를 어닐링(annealing)하는 단계;
    채널 영역에 첫 번째 극성의 불순물을 주입시키고, 반도체 표면에 인접한 첫 번째 극성 표면 영역을 만들기 위하여, 첫 번째 극성의 불순물이 채널 영역 속으로 드라이브 된 반도체를 어닐링하는 단계;
    노출된 표면 위에 트렌치 영역을 정의하는 두 번째 마스크를 제공하는 단계;
    두 번째 마스크와 소스 영역, 채널 영역을 통해 반도체 속으로 아래쪽으로 확장하는, 공간적으로 서로 떨어져 있는, 제 1 트렌치와 제 2 트렌치를 형성하는 단계; 반도체의 노출된 윗 표면과 제 1 트렌치와 제 2 트렌치의 벽과 바닥 상에 게이트 산화막을 형성하는 단계;
    제 1 트렌치와 제 2 트렌치에 완전히 채워져 있는 게이트 산화막 위에 폴리실리콘 층을 제공하는 단계;
    게이트 접촉을 위한 폴리실리콘 층을 보호하기 위하여, 활성 영역보다 더 큰 영역으로 정의되는 세 번째 마스크를 제공하는 단계;
    폴리실리콘으로 채워진 트렌치들을 남기기 위하여, 세 번째 마스크에 의해 보호되지 않은 영역 내에 있는 게이트 산화물 위에 놓여있는 폴리실리콘을 깊숙히 에칭하는 단계;
    반도체의 노출된 표면과 게이트 산화막, 제 1 트렌치와 제 2 트렌치 위로 BPSG 층을 형성하는 단계;
    제 1 트렌치와 제 2 트렌치를 매개하기 위하여 제 3 트렌치를 정의하는 BPSG 층 위로 네 번째 마스크를 형성하는 단계;
    제 3 트렌치의 바닥에 노출된 반도체 표면에 두 번째 극성의 불순물을 주입시키고, 채널 영역에 있는 두 번째 극성의 불순물 밀도보다 큰 밀도를 만들기 위하여, 제 3 트렌치의 바닥에 인접한 고농도 영역을 만들 수 있도록, 두 번째 극성의 불순물이 반도체 속으로 드라이브 된 반도체를 어닐링하는 단계;
    첫 번째 극성층과 두 번째 극성층과의 전기적 접촉을 만들기 위해 BPSG 층과 제 3 트렌치 영역 양쪽 위에 도전성 물질층을 형성하는 단계를 포함하는 것을 특징으로 하는 도체 형성용 트렌치를 이용한 반도체 소자 제조 방법.
  2. 고농도 영역과 접촉하고, 소스 영역과 채널 영역의 양쪽과 금속 접촉한 채널 영역 위에 놓여있는 소스 영역의 경계를 짓는, 게이트 산화물에 나란히 세워진 폴리실리콘이 채워진 트렌치를 지닌 FET 반도체 구조에 있어서, 측면으로 웨이퍼 표면을 따라 채널 영역과 접촉하기 보다는 오히려 아래쪽으로 반도체 속으로 채널 영역과 접촉하여 금속을 확장하는 단계를 포함하는 것을 특징으로 하는 셀 크기와 피치 크기를 줄이는 방법.
  3. PN 접합을 형성하기 위한 제 2 반도체 도전율 타입의 두 번째 영역 위에 놓여있는 제 1 반도체 도전율 타입의 첫 번째 영역과, 첫 번째 영역과 두 번째 영역 양쪽과 전기적으로 접촉한 금속과의, 반도체 표면을 형성하는 반도체 구조에 있어서, 실질적으로 PN 접합의 어떠한 수직 성분도 제거하기 위하여 PN 접합에 관련있는 금속에 새로운 환경을 적응시키는 단계를 포함하는 것을 특징으로 하는 셀 크기를 줄이는 방법.
  4. 일반적으로 수직면을 따라 PN 접합의 양쪽 면 위에 반도체와 금속 접촉을 만드는 단계를 포함하는 것을 특징으로 하는 수평의 PN 접합을 지닌 집적회로의 셀 피치를 줄이는 방법
  5. 반도체 표면에서부터 PN접합 아래의 소정의 깊이까지 아래방향쪽으로 확장하는 트렌치를 형성하는 단계와, 고농도 불순물의 매입층을 형성하기 위해 상기 트렌치의 바닥에서부터 상기 반도체 속으로 불순물을 확산시키는 단계에 의해 수평 PN 접합을 지닌 FET내의 매입층의 깊이를 선택적으로 변화시키는 방법.
  6. 수평 PN접합(14, 16)과 감소된 셀 피치를 구비하는 반도체 소자로서,
    상기 반도체 소자 내에서 절연재(24)에 의해 둘러싸인 제 1 전기 도전 물질(26)로 된 한 쌍의 이격-트렌치들(20, 22); 및
    상기 PN접합의 양 구성부들의 측면에서 수직면을 따라 상기 반도체와의 전기 접촉을 개설하고, 상기 PN접합의 하부 구성부와 동일한 불순물 타입이며 상기 PN접합의 하부 구성부보다 더 높은 도핑농도를 갖는 매입층(35)과 접촉하는 도전성 물질(36)로 채워지고, 상기 한쌍의 이격-트렌치들 사이에서 존재하는 제 3의 트렌치(34)를 포함하여 구성되는 것을 특징으로 하는 수평 PN접합과 감소된 셀 피치를 구비하는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 제 3의 트렌치의 바닥으로부터 상기 반도체 내부쪽을 향해 확산됨으로써, 상기 PN접합의 구성부의 하나와 접촉하는 고농도 불순물 매입층을 형성하는 불순물을 구비하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 제 3의 트렌치 내의 상기 도전성 물질은 상기 PN접합의 양 구성부들 뿐만이 아니라, 상기 매입층과도 접촉하는 것을 특징으로 하는 반도체 소자.
  9. 수평 PN접합(14, 16)을 가지며, FET 브레이크다운의 위치가 상기 수평 PN접합 이외의 다른 지점에서 발생하는 반도체 소자로서,
    상기 반도체 구조에서 절연재(24)에 의해 둘러싸인 제 1 전기 도전 물질(26)로 된 한 쌍의 이격-트렌치들(20, 22);
    상기 한 쌍의 이격-트렌치들 사이에 존재하는 제 3의 트렌치(34); 및
    상기 제 3의 트렌치의 바닥으로부터 상기 반도체 내부쪽을 향해 확산됨으로써 고농도 불순물층을 형성하는 불순물(35);을 포함하며,
    상기 제 3의 트렌치는, 상기 PN접합의 양 구성부들의 측면에서 상기 반도체 구조와의 전기접촉을 개설하고, 상기 고농도 불순물층과 수직면을 따라 전기 접촉을 개설하는 도전성 물질(36)을 구비하는 것을 특징으로 하는 수평 PN접합을 가지는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 고농도 불순물층은, 상기 고농도 불순물층과 동일한 도전형을 갖는 상기 PN접합의 구성부와 접촉하는 것을 특징으로 하는 수평 PN접합을 가지는 반도체소자.
  11. 채널영역(14)과 접촉하고 그 위에 놓여 있는 소스영역(16)과의 경계를 이루는 게이트 산화막이 내벽에 형성된 폴리실리콘-충전 트렌치(26);
    상기 소스 및 채널영역과 접촉하고, 상기 채널영역내에 마련된 트렌치 바닥에 까지 아래로 연장된 상기 트렌치내의 도전성물질과 상기 채널영역과의 실질적인 유일한 접촉은 상기 채널영역의 수직 경계를 따라서만 이루어지는 도전성 물질(36)이 충전된 도전성물질-충전 트렌치(34); 및,
    상기 채널영역보다 고-불순물 농도를 가지며, 상기 도전성물질-충전 트렌치의 바닥면과 실질상 직접 접촉하면서 아래에 놓여있고, 측면으로 확산되어 상기 채널영역의 인접부분과 병행하는 고-불순물 도핑 영역(35);을 포함하여 구성되는 것을 특징으로 하는 FET 반도체 구조.
  12. 청구항 11에 있어서,
    상기 도전성물질-충전 트렌치는 상기 폴리실리콘-충전 트렌치와 측방향으로 이격된 것을 특징으로 하는 FET 반도체 구조.
  13. 청구항 12에 있어서,
    상기 도전성물질-충전 트렌치는 상기 폴리실리콘-충전 트렌치보다 더 얕은 것을 특징으로 하는 FET 반도체 구조.
  14. 청구항 11에 있어서,
    상기 채널영역보다 고농도의 불순물을 가지는 상기 고불순물 도핑 영역은 실질상 상기 폴리실리콘-충전 트렌치의 깊이와 적어도 동일한 깊이까지 확산되는 것을 특징으로 하는 FET 반도체 구조.
  15. 청구항 14에 있어서,
    상기 채널영역보다 고농도의 불순물을 가지는 상기 고불순물 도핑 영역은 상기 폴리실리콘-충전 트렌치의 깊이보다 더 깊이 확산되는 것을 특징으로 하는 FET 반도체 구조.
  16. 청구항 11에 있어서,
    상기 소스 및 채널영역은 실질상 수평 PN접합을 형성하는 것을 특징으로 하는 FET 반도체 구조.
  17. 청구항 11에 있어서,
    상기 폴리실리콘-충전 트렌치 위에 놓여지는 절연층을 더 포함하여 구성되는 것을 특징으로 하는 FET 반도체 구조.
  18. 청구항 17에 있어서,
    상기 절연층은 붕소인규산 유리를 포함하여 구성되는 것을 특징으로 하는 FET 반도체 구조.
  19. 청구항 11에 있어서,
    상기 반도체 구조는 트렌치 IGBT에서 구현되는 것을 특징으로 하는 FET 반도체 구조.
  20. 게이트 산화막(24)이 내벽에 형성된 폴리실리콘-충전 트렌치(26)와, 도전성 물질-충전 트렌치(34)를 포함하는 웨이퍼(10)로 구성된 FET 반도체 구조로서,
    상기 폴리실리콘-충전 트렌치는 소스영역(16)에 인접하고, 상기 소스영역은 채널영역(14)에 접하면서 위에 놓여 지고, 상기 채널영역은 고농도 불순물 영역(35)에 접하면서 위에 놓여지며, 상기 채널영역과 상기 고농도 불순물 영역 사이에는 접촉 물질영역이 존재하며,
    상기 도전성물질-충전 트렌치는 도전성물질(36)로 채워지고, 상기 도전성물질은, 서로 대략 공면(共面)하는 상기 소스 및 채널 영역과의 접촉영역을 가지며, 상기 웨이퍼 표면을 따라 옆으로 연장하여 상기 채널영역과 접촉하기 보다는 상기 웨이퍼의 아래로 연장하여 상기 채널영역과 접촉함으로써 상기 도전성물질과 상기 채널영역의 유일한 실질적 접촉은 상기 채널영역의 수직 경계를 따라 이루어지는 것을 특징으로 하는 FET 반도체 구조.
  21. 실리콘 웨이퍼에서 형성되는 FET 반도체 소자로서:
    고농도 영역(35);
    상기 고농도 영역에 접경(接境)하면서 위에 놓여지는 채널영역(14);
    상기 채널영역과 접촉하면서 위에 놓여지는 소스영역(16);
    상기 소스영역과 상기 채널영역에 접하고, 폴리실리콘으로 충전되며, 게이트 산화막이 내벽에 형성된 제 1 트렌치(26);
    상기 소스영역, 상기 채널영역, 및 상기 고농도 영역과 직접 접하고, 상기 제 1 트렌치보다 상기 웨이퍼 속으로 더 깊게 연장된 도전성물질(36)로 충전된 제 2 트렌치(34)를 포함하여 구성되는 것을 특징으로 하는 FET 반도체 소자.
  22. 청구항 6에 있어서,
    상기 도전성물질로부터 상기 폴리실리콘을 절연하는 붕소인규산유리를 더 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  23. 청구항 1에 있어서, 상기 도전성 물질층은, 도전성의 규소화합물, 탄화물 및 질화물 뿐만이 아니라, 고도핑 폴리실리콘, 알루미늄, 텅스텐, 티타늄, 티타늄-텅스텐, 몰리브덴으로 구성되는 여러 조합 중에서 하나 또는 그 이상 선택되는 것을 특징으로 하는 반도체 소자 제조방법.
  24. 청구항 6 또는 9에 있어서, 상기 도전성 물질은, 도전성의 규소화합물, 탄화물 및 질화물 뿐만이 아니라, 고도핑 폴리실리콘, 알루미늄, 텅스텐, 티타늄, 티타늄-텅스텐, 몰리브덴으로 구성되는 여러 조합 중에서 하나 또는 그 이상 선택되는 것을 특징으로 하는 반도체 소자.
  25. 청구항 11 또는 20에 있어서, 상기 도전성 물질은, 도전성의 규소화합물, 탄화물 및 질화물 뿐만이 아니라, 고도핑 폴리실리콘, 알루미늄, 텅스텐, 티타늄, 티타늄-텅스텐, 몰리브덴으로 구성되는 여러 조합 중에서 하나 또는 그 이상 선택되는 것을 특징으로 하는 FET 반도체 구조.
  26. 청구항 21에 있어서, 상기 도전성 물질은, 도전성의 규소화합물, 탄화물 및 질화물 뿐만이 아니라, 고도핑 폴리실리콘, 알루미늄, 텅스텐, 티타늄, 티타늄-텅스텐, 몰리브덴으로 구성되는 여러 조합 중에서 하나 또는 그 이상 선택되는 것을 특징으로 하는 FET 반도체 소자.
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Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037628A (en) * 1997-06-30 2000-03-14 Intersil Corporation Semiconductor structures with trench contacts
KR100745557B1 (ko) * 1999-02-17 2007-08-02 가부시키가이샤 히타치세이사쿠쇼 Ｉｇｂｔ 및 전력변환 장치
JP2000269486A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 半導体装置
JP3647676B2 (ja) 1999-06-30 2005-05-18 株式会社東芝 半導体装置
US20030060013A1 (en) * 1999-09-24 2003-03-27 Bruce D. Marchant Method of manufacturing trench field effect transistors with trenched heavy body
KR100436291B1 (ko) * 1999-11-09 2004-06-16 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조방법
US6392273B1 (en) * 2000-01-14 2002-05-21 Rockwell Science Center, Llc Trench insulated-gate bipolar transistor with improved safe-operating-area
US6838735B1 (en) * 2000-02-24 2005-01-04 International Rectifier Corporation Trench FET with non overlapping poly and remote contact therefor
JP4696335B2 (ja) * 2000-05-30 2011-06-08 株式会社デンソー 半導体装置およびその製造方法
GB2363519A (en) * 2000-06-15 2001-12-19 Zetex Plc Trench MOSFET structure
US6445035B1 (en) * 2000-07-24 2002-09-03 Fairchild Semiconductor Corporation Power MOS device with buried gate and groove
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
JP2002237591A (ja) * 2000-12-31 2002-08-23 Texas Instruments Inc Ｄｍｏｓトランジスタ・ソース構造とその製法
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
JP2002368220A (ja) * 2001-06-04 2002-12-20 Hitachi Ltd 半導体装置及びこれを用いた電源システム
WO2003046999A1 (fr) * 2001-11-30 2003-06-05 Shindengen Electric Manufacturing Co., Ltd. Dispositif a semi-conducteurs et procede de fabrication
DE10164305B4 (de) * 2001-12-28 2007-08-16 Infineon Technologies Ag Verfahren zum Ausbilden eines integrierten Halbleiterelements
US6784076B2 (en) * 2002-04-08 2004-08-31 Micron Technology, Inc. Process for making a silicon-on-insulator ledge by implanting ions from silicon source
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2005057028A (ja) * 2003-08-04 2005-03-03 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
EP1577952B1 (en) * 2004-03-09 2018-07-04 STMicroelectronics Srl Method of making a high voltage insulated gate field-effect transistor
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7667264B2 (en) * 2004-09-27 2010-02-23 Alpha And Omega Semiconductor Limited Shallow source MOSFET
PT1688398E (pt) 2005-02-08 2014-07-25 Ivoclar Vivadent Ag Vitrocerâmica de silicato de lítio
US7948029B2 (en) 2005-02-11 2011-05-24 Alpha And Omega Semiconductor Incorporated MOS device with varying trench depth
US8283723B2 (en) * 2005-02-11 2012-10-09 Alpha & Omega Semiconductor Limited MOS device with low injection diode
US8093651B2 (en) * 2005-02-11 2012-01-10 Alpha & Omega Semiconductor Limited MOS device with integrated schottky diode in active region contact trench
US8362547B2 (en) 2005-02-11 2013-01-29 Alpha & Omega Semiconductor Limited MOS device with Schottky barrier controlling layer
US7285822B2 (en) * 2005-02-11 2007-10-23 Alpha & Omega Semiconductor, Inc. Power MOS device
CN101882583A (zh) 2005-04-06 2010-11-10 飞兆半导体公司 沟栅场效应晶体管及其形成方法
JP5047805B2 (ja) * 2005-11-22 2012-10-10 新電元工業株式会社 トレンチゲートパワー半導体装置
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
US8928077B2 (en) 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
TW200921912A (en) * 2007-11-05 2009-05-16 Anpec Electronics Corp Power transistor capable of decreasing capacitance between gate and drain
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
JP5721308B2 (ja) * 2008-03-26 2015-05-20 ローム株式会社 半導体装置
US8642459B2 (en) * 2008-08-28 2014-02-04 Infineon Technologies Ag Method for forming a semiconductor device with an isolation region on a gate electrode
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8362552B2 (en) * 2008-12-23 2013-01-29 Alpha And Omega Semiconductor Incorporated MOSFET device with reduced breakdown voltage
US8969950B2 (en) * 2008-12-23 2015-03-03 Alpha & Omega Semiconductor, Inc. Integrated MOSFET-Schottky diode device with reduced source and body Kelvin contact impedance and breakdown voltage
CN102130000B (zh) * 2010-01-20 2012-12-12 上海华虹Nec电子有限公司 沟槽型双层栅mos器件的制备方法
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
CN102842611B (zh) * 2012-08-24 2016-08-10 中国电力科学研究院 一种5块掩模版igbt芯片及其制造方法
DE102013209256A1 (de) 2013-05-17 2014-11-20 Robert Bosch Gmbh Metall-Oxid-Halbleiter-Feldeffekttransistor und Verfahren zur Herstellung eines Metall-Oxid-Halbleiter-Feldeffekttransistors
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN103839833A (zh) * 2014-03-17 2014-06-04 上海华虹宏力半导体制造有限公司 沟槽型mos晶体管的制造方法
JP2018046135A (ja) * 2016-09-14 2018-03-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN107068743B (zh) * 2017-03-23 2023-09-12 深圳基本半导体有限公司 一种平面型绝缘栅双极晶体管及其制造方法
JP2018207057A (ja) * 2017-06-09 2018-12-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5366914A (en) * 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
EP0747967A2 (en) * 1995-06-07 1996-12-11 STMicroelectronics, Inc. Vertical trench gate MOS device and a method of fabricating the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2590863B2 (ja) 1987-03-12 1997-03-12 日本電装株式会社 導電変調型ｍｏｓｆｅｔ
JPH0834311B2 (ja) 1987-06-10 1996-03-29 日本電装株式会社 半導体装置の製造方法
US4853345A (en) * 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
US5071782A (en) * 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5554862A (en) * 1992-03-31 1996-09-10 Kabushiki Kaisha Toshiba Power semiconductor device
DE4300806C1 (de) * 1993-01-14 1993-12-23 Siemens Ag Verfahren zur Herstellung von vertikalen MOS-Transistoren
DE4417150C2 (de) * 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
JPH08204179A (ja) * 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
JP3325736B2 (ja) * 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
US5592005A (en) * 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US5705409A (en) * 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
US5879971A (en) * 1995-09-28 1999-03-09 Motorola Inc. Trench random access memory cell and method of formation
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5366914A (en) * 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
EP0747967A2 (en) * 1995-06-07 1996-12-11 STMicroelectronics, Inc. Vertical trench gate MOS device and a method of fabricating the same

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