JPH11354788A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11354788A JPH11354788A JP16453398A JP16453398A JPH11354788A JP H11354788 A JPH11354788 A JP H11354788A JP 16453398 A JP16453398 A JP 16453398A JP 16453398 A JP16453398 A JP 16453398A JP H11354788 A JPH11354788 A JP H11354788A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
(57)【要約】
【課題】 ドレイン電極にサージ電圧が印加された場合
のゲート電極の破壊を防止することができる半導体装置
およびその製造方法を提供すること。 【解決手段】 低濃度ｎ型エピタキシャル層１０２の表
面に形成されたｐ型ベース領域１０５の表面から低濃度
ｎ型エピタキシャル層１０２に達するように形成された
Ｕ字型溝１０８と、このＵ字型溝１０８の表面に層間絶
縁膜１１３を介して形成されたＵ字型ゲート電極１１１
と、ｐ型ベース領域１０５の表面であって、層間絶縁膜
１１３に接する位置に形成されたｎ型ソース領域１０７
とからなる半導体装置において、ｐ型ベース領域１０５
の底部は、Ｕ字型溝１０８の深さよりも浅い位置で層間
絶縁膜１１３と接すると共に、Ｕ字型溝１０８の深さよ
りも深い部分を有する構成とした。
のゲート電極の破壊を防止することができる半導体装置
およびその製造方法を提供すること。 【解決手段】 低濃度ｎ型エピタキシャル層１０２の表
面に形成されたｐ型ベース領域１０５の表面から低濃度
ｎ型エピタキシャル層１０２に達するように形成された
Ｕ字型溝１０８と、このＵ字型溝１０８の表面に層間絶
縁膜１１３を介して形成されたＵ字型ゲート電極１１１
と、ｐ型ベース領域１０５の表面であって、層間絶縁膜
１１３に接する位置に形成されたｎ型ソース領域１０７
とからなる半導体装置において、ｐ型ベース領域１０５
の底部は、Ｕ字型溝１０８の深さよりも浅い位置で層間
絶縁膜１１３と接すると共に、Ｕ字型溝１０８の深さよ
りも深い部分を有する構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法、特にＵ字型ゲートＭＯＳＦＥＴ（以下Ｕ
ＭＯＳという）およびその製造方法に関する。
その製造方法、特にＵ字型ゲートＭＯＳＦＥＴ（以下Ｕ
ＭＯＳという）およびその製造方法に関する。
【０００２】
【従来の技術】図１７から図２１は、従来の縦型ＵＭＯ
Ｓの製造工程を示す図である。まず、図１７に示すよう
に、高濃度ｎ型半導体基板２０１上面に低濃度ｎ型エピ
タキシャル層２０２を形成する。次に、図１８に示すよ
うに、低濃度ｎ型エピタキシャル層２０２の表面にｐ型
不純物をイオン注入し、熱拡散を行い、ｐ型ベース領域
２０３を形成する。それから、図１９に示すように、ｐ
型ベース領域２０３の表面にｎ型不純物およびｐ型不純
物をそれぞれ所定の領域にイオン注入し、熱拡散を行
い、それぞれｎ型ソース領域２０４、ｐ型ベースコンタ
クト領域２０５を形成する。そして、図２０に示すよう
に、ｎ型ソース領域２０４の表面からｐ型ベース領域２
０３を貫通し、低濃度ｎ型エピタキシャル層２０２に達
する深さまでＵ字型溝２０６を形成する。そのＵ字型溝
２０６の底面および側面にゲート酸化膜２０７を形成す
る。その後Ｕ字型溝２０６中を高濃度ｎ型多結晶シリコ
ン２０８で埋め込み、Ｕ字型ゲート電極２０９を形成す
る。次に、図２１に示すように、Ｕ字型ゲート電極２０
９上面に酸化膜２１０を形成し、さらに層間絶縁膜２１
１を形成する。それからソース電極２１２をｎ型ソース
領域２０４およびｐ型ベースコンタクト領域２０５に接
続するように形成する。Ｕ字型ゲート電極２０９中の高
濃度ｎ型多結晶シリコン２０８とソース電極２１２とは
キャップ酸化膜２１０および層間絶縁膜２１１によって
絶縁される。さらに高濃度ｎ型半導体基板２０１の下面
にドレイン電極２１３を形成する。上記工程により形成
されたＵＭＯＳは、平面型のＤＭＯＳと比較して、ＪＦ
ＥＴ抵抗分が存在しないため、同じ面積により多くのＭ
ＯＳを形成できるため、素子の微細化、セル密度の増大
が可能となり、その結果パワーＭＯＳＦＥＴの特性とし
て重要なオン抵抗を低減することができる。ＵＭＯＳ
は、Ｕ字型ゲート電極２０９がｐ型ベース領域２０３を
貫通する構造になっている。また、ｐ型ベース領域２０
３とドレイン領域との接合部には空乏層が広がる。この
空乏層は図２１に示すようにＵ字型ゲート電極２０９下
のドレイン領域にも広がり、Ｕ字型ゲート電極２０９底
部のコーナ部に電界が集中しないようにしている。しか
しながら、ドレイン電極２１３にサージ電圧が印加され
た場合、Ｕ字型ゲート電極２０９底部のコーナ部に電界
が集中し、ゲート酸化膜２０７が破壊される可能性があ
るという問題がある。
Ｓの製造工程を示す図である。まず、図１７に示すよう
に、高濃度ｎ型半導体基板２０１上面に低濃度ｎ型エピ
タキシャル層２０２を形成する。次に、図１８に示すよ
うに、低濃度ｎ型エピタキシャル層２０２の表面にｐ型
不純物をイオン注入し、熱拡散を行い、ｐ型ベース領域
２０３を形成する。それから、図１９に示すように、ｐ
型ベース領域２０３の表面にｎ型不純物およびｐ型不純
物をそれぞれ所定の領域にイオン注入し、熱拡散を行
い、それぞれｎ型ソース領域２０４、ｐ型ベースコンタ
クト領域２０５を形成する。そして、図２０に示すよう
に、ｎ型ソース領域２０４の表面からｐ型ベース領域２
０３を貫通し、低濃度ｎ型エピタキシャル層２０２に達
する深さまでＵ字型溝２０６を形成する。そのＵ字型溝
２０６の底面および側面にゲート酸化膜２０７を形成す
る。その後Ｕ字型溝２０６中を高濃度ｎ型多結晶シリコ
ン２０８で埋め込み、Ｕ字型ゲート電極２０９を形成す
る。次に、図２１に示すように、Ｕ字型ゲート電極２０
９上面に酸化膜２１０を形成し、さらに層間絶縁膜２１
１を形成する。それからソース電極２１２をｎ型ソース
領域２０４およびｐ型ベースコンタクト領域２０５に接
続するように形成する。Ｕ字型ゲート電極２０９中の高
濃度ｎ型多結晶シリコン２０８とソース電極２１２とは
キャップ酸化膜２１０および層間絶縁膜２１１によって
絶縁される。さらに高濃度ｎ型半導体基板２０１の下面
にドレイン電極２１３を形成する。上記工程により形成
されたＵＭＯＳは、平面型のＤＭＯＳと比較して、ＪＦ
ＥＴ抵抗分が存在しないため、同じ面積により多くのＭ
ＯＳを形成できるため、素子の微細化、セル密度の増大
が可能となり、その結果パワーＭＯＳＦＥＴの特性とし
て重要なオン抵抗を低減することができる。ＵＭＯＳ
は、Ｕ字型ゲート電極２０９がｐ型ベース領域２０３を
貫通する構造になっている。また、ｐ型ベース領域２０
３とドレイン領域との接合部には空乏層が広がる。この
空乏層は図２１に示すようにＵ字型ゲート電極２０９下
のドレイン領域にも広がり、Ｕ字型ゲート電極２０９底
部のコーナ部に電界が集中しないようにしている。しか
しながら、ドレイン電極２１３にサージ電圧が印加され
た場合、Ｕ字型ゲート電極２０９底部のコーナ部に電界
が集中し、ゲート酸化膜２０７が破壊される可能性があ
るという問題がある。
【０００３】
【発明が解決しようとする課題】本発明は前記問題を解
決するものである。すなわち、ドレイン電極２１３にサ
ージ電圧が印加された場合のＵ字型ゲート電極２０９の
破壊を防止する構造を有するＵＭＯＳの構造および製造
方法を提案するものである。
決するものである。すなわち、ドレイン電極２１３にサ
ージ電圧が印加された場合のＵ字型ゲート電極２０９の
破壊を防止する構造を有するＵＭＯＳの構造および製造
方法を提案するものである。
【０００４】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、第１導電型のドレイン領域
となる第１半導体領域と、この第１半導体領域の表面に
形成されたベース領域となる第２導電型の第２半導体領
域と、この第２半導体領域の表面から前記第１半導体領
域に達するように形成された複数の第１の溝と、この各
第１の溝の表面に絶縁膜を介して形成されたゲート電極
と、前記第２半導体領域の表面であって、前記絶縁膜に
接する位置に形成されたソース領域となる第１導電型の
第３半導体領域と、からなる半導体装置において、前記
第２半導体領域の底部は、前記溝の深さよりも浅い位置
で前記絶縁膜と接すると共に、前記溝の深さよりも深い
部分を有することを特徴とする。請求項２記載の発明
は、第１導電型のドレイン領域となる第１半導体領域
と、この第１半導体領域の表面に形成されたベース領域
となる第２導電型の第２半導体領域と、この第２半導体
領域の表面から前記第１半導体領域に達するように形成
された複数の第１の溝と、この各第１の溝の表面に絶縁
膜を介して形成されたゲート電極と、前記第２半導体領
域の表面であって、前記絶縁膜に接する位置に形成され
たソース領域となる第１導電型の第３半導体領域と、か
らなる半導体装置において、前記溝の下部の第１半導体
領域の厚さは、他の第１半導体領域の厚さよりも厚いこ
とを特徴とする。請求項３記載の発明は、ドレイン領域
となる第１電動型の第１半導体領域の表面に、第１の深
さとこの第１の深さよりも深い第２の深さを有するベー
ス領域となる第２半導体領域を形成する工程と、前記第
２半導体領域の表面から前記第１半導体領域に達すると
共に、その底部が前記第１の深さよりも深く且つ前記第
２の深さよりも浅い溝を形成する工程と、この第１の溝
の表面に形成した絶縁膜を介してゲート電極を形成する
工程と、前記第２半導体領域の表面であって、前記絶縁
膜に接する位置にソース領域となる第１導電型の第３半
導体領域を形成する工程と、を備えたことを特徴とす
る。請求項４記載の発明は、請求項３記載の半導体装置
の製造方法において、前記第２半導体領域を形成する工
程は、前記第１半導体領域の表面に選択的に第２の溝を
形成する工程と、この第２の溝に不純物が導入された多
結晶半導体を埋め込む工程と、前記不純物を前記第１半
導体領域に拡散する工程と、を有することを特徴とす
る。請求項５記載の発明は、第１導電型のドレイン領域
となる第１半導体領域と、前記第１半導体領域の表面に
選択的に第２の溝を形成し、この第２の溝に不純物が導
入された多結晶半導体を埋め込み、前記不純物を前記第
１半導体領域に拡散することにより形成された、前記第
１半導体領域の表面に、第１の深さとこの第１の深さよ
りも深い第２の深さを有するベース領域となる第２半導
体領域と、この第２半導体領域の表面から前記第１半導
体領域に達するように形成された複数の第１の溝と、こ
の各第１の溝の表面に絶縁膜を介して形成されたゲート
電極と、前記第２半導体領域の表面であって、前記絶縁
膜に接する位置に形成されたソース領域となる第１導電
型の第３半導体領域と、からなる半導体装置において、
前記第２半導体領域の底部は、前記溝の深さよりも浅い
位置で前記絶縁膜と接すると共に、前記溝の深さよりも
深い部分を有することを特徴とする。
め、請求項１記載の発明は、第１導電型のドレイン領域
となる第１半導体領域と、この第１半導体領域の表面に
形成されたベース領域となる第２導電型の第２半導体領
域と、この第２半導体領域の表面から前記第１半導体領
域に達するように形成された複数の第１の溝と、この各
第１の溝の表面に絶縁膜を介して形成されたゲート電極
と、前記第２半導体領域の表面であって、前記絶縁膜に
接する位置に形成されたソース領域となる第１導電型の
第３半導体領域と、からなる半導体装置において、前記
第２半導体領域の底部は、前記溝の深さよりも浅い位置
で前記絶縁膜と接すると共に、前記溝の深さよりも深い
部分を有することを特徴とする。請求項２記載の発明
は、第１導電型のドレイン領域となる第１半導体領域
と、この第１半導体領域の表面に形成されたベース領域
となる第２導電型の第２半導体領域と、この第２半導体
領域の表面から前記第１半導体領域に達するように形成
された複数の第１の溝と、この各第１の溝の表面に絶縁
膜を介して形成されたゲート電極と、前記第２半導体領
域の表面であって、前記絶縁膜に接する位置に形成され
たソース領域となる第１導電型の第３半導体領域と、か
らなる半導体装置において、前記溝の下部の第１半導体
領域の厚さは、他の第１半導体領域の厚さよりも厚いこ
とを特徴とする。請求項３記載の発明は、ドレイン領域
となる第１電動型の第１半導体領域の表面に、第１の深
さとこの第１の深さよりも深い第２の深さを有するベー
ス領域となる第２半導体領域を形成する工程と、前記第
２半導体領域の表面から前記第１半導体領域に達すると
共に、その底部が前記第１の深さよりも深く且つ前記第
２の深さよりも浅い溝を形成する工程と、この第１の溝
の表面に形成した絶縁膜を介してゲート電極を形成する
工程と、前記第２半導体領域の表面であって、前記絶縁
膜に接する位置にソース領域となる第１導電型の第３半
導体領域を形成する工程と、を備えたことを特徴とす
る。請求項４記載の発明は、請求項３記載の半導体装置
の製造方法において、前記第２半導体領域を形成する工
程は、前記第１半導体領域の表面に選択的に第２の溝を
形成する工程と、この第２の溝に不純物が導入された多
結晶半導体を埋め込む工程と、前記不純物を前記第１半
導体領域に拡散する工程と、を有することを特徴とす
る。請求項５記載の発明は、第１導電型のドレイン領域
となる第１半導体領域と、前記第１半導体領域の表面に
選択的に第２の溝を形成し、この第２の溝に不純物が導
入された多結晶半導体を埋め込み、前記不純物を前記第
１半導体領域に拡散することにより形成された、前記第
１半導体領域の表面に、第１の深さとこの第１の深さよ
りも深い第２の深さを有するベース領域となる第２半導
体領域と、この第２半導体領域の表面から前記第１半導
体領域に達するように形成された複数の第１の溝と、こ
の各第１の溝の表面に絶縁膜を介して形成されたゲート
電極と、前記第２半導体領域の表面であって、前記絶縁
膜に接する位置に形成されたソース領域となる第１導電
型の第３半導体領域と、からなる半導体装置において、
前記第２半導体領域の底部は、前記溝の深さよりも浅い
位置で前記絶縁膜と接すると共に、前記溝の深さよりも
深い部分を有することを特徴とする。
【０００５】
【作用】上記半導体装置の製造方法により、ベース領域
底部に凸状の部分を有する構造のＵＭＯＳを形成するこ
とができる。このＵＭＯＳは、ドレイン電極にサージ電
圧が印加された場合に、ドレイン電極からの距離の短い
ベース領域底部の凸状の部分に電界を集中させることに
より、ゲート電極底部のコーナ部の電界集中を抑制し、
ゲート電極の破壊を防止することが可能になる。
底部に凸状の部分を有する構造のＵＭＯＳを形成するこ
とができる。このＵＭＯＳは、ドレイン電極にサージ電
圧が印加された場合に、ドレイン電極からの距離の短い
ベース領域底部の凸状の部分に電界を集中させることに
より、ゲート電極底部のコーナ部の電界集中を抑制し、
ゲート電極の破壊を防止することが可能になる。
【０００６】
【発明の実施の形態】以下に本発明の実施の形態を説明
する。図１から図６は本発明実施の形態１の製造工程を
示す図である。これは縦型ＵＭＯＳの製造工程を示す図
である。
する。図１から図６は本発明実施の形態１の製造工程を
示す図である。これは縦型ＵＭＯＳの製造工程を示す図
である。
【０００７】まず、図１に示すように、高濃度ｎ型半導
体基板１０１上に低濃度ｎ型エピタキシャル層１０２を
形成する。次に、図２に示すように、低濃度ｎ型エピタ
キシャル層１０２表面に不純物導入用溝１０３を形成す
る。
体基板１０１上に低濃度ｎ型エピタキシャル層１０２を
形成する。次に、図２に示すように、低濃度ｎ型エピタ
キシャル層１０２表面に不純物導入用溝１０３を形成す
る。
【０００８】そして、図３に示すように、不純物導入用
溝１０３の底面および側面に、ｐ型不純物を導入し、ｐ
型不純物の含まれた領域１０４を形成する。ｐ型不純物
の含まれた領域１０４を形成する方法としては、例え
ば、不純物導入用溝１０３の底面および側面にボロンガ
ラスを形成し熱拡散する方法等が考えられる。次に、図
４に示すように、熱処理を行い、ｐ型不純物の含まれた
領域１０４かの不純物拡散によりｐ型ベース領域１０５
を形成する。さらに、不純物導入用溝１０３の内部に、
高濃度ｐ型多結晶シリコン１０６を埋め込む。
溝１０３の底面および側面に、ｐ型不純物を導入し、ｐ
型不純物の含まれた領域１０４を形成する。ｐ型不純物
の含まれた領域１０４を形成する方法としては、例え
ば、不純物導入用溝１０３の底面および側面にボロンガ
ラスを形成し熱拡散する方法等が考えられる。次に、図
４に示すように、熱処理を行い、ｐ型不純物の含まれた
領域１０４かの不純物拡散によりｐ型ベース領域１０５
を形成する。さらに、不純物導入用溝１０３の内部に、
高濃度ｐ型多結晶シリコン１０６を埋め込む。
【０００９】それから、図５に示すように、ｎ型ソース
領域１０７をイオン注入および熱拡散により形成した
後、Ｕ字型ゲート電極１１１を形成する。Ｕ字型ゲート
電極１１１の形成は、まずＵ字型溝１０８を形成し、そ
のＵ字型溝１０８の底面および側面にゲート酸化膜１０
９を形成し、それからＵ字型溝１０８に高濃度ｎ型多結
晶シリコン１１０を形成する。そして、図６に示すよう
に、高濃度ｎ型多結晶シリコン１１０の表面を酸化し、
キャップ酸化膜１１２を形成し、さらに層間絶縁膜１１
３を形成する。そして、ソース電極１１４をｎ型ソース
領域１０７および高濃度ｐ型多結晶シリコン１０６に接
続されるように形成する。また、高濃度ｎ型半導体基板
１０１の下面にドレイン電極１１５を形成する。
領域１０７をイオン注入および熱拡散により形成した
後、Ｕ字型ゲート電極１１１を形成する。Ｕ字型ゲート
電極１１１の形成は、まずＵ字型溝１０８を形成し、そ
のＵ字型溝１０８の底面および側面にゲート酸化膜１０
９を形成し、それからＵ字型溝１０８に高濃度ｎ型多結
晶シリコン１１０を形成する。そして、図６に示すよう
に、高濃度ｎ型多結晶シリコン１１０の表面を酸化し、
キャップ酸化膜１１２を形成し、さらに層間絶縁膜１１
３を形成する。そして、ソース電極１１４をｎ型ソース
領域１０７および高濃度ｐ型多結晶シリコン１０６に接
続されるように形成する。また、高濃度ｎ型半導体基板
１０１の下面にドレイン電極１１５を形成する。
【００１０】ここで不純物導入用溝１０３およびｐ型ベ
ース領域１０５は以下の条件を満たすように形成する。
まず、不純物導入用溝１０３の深さはＵ字型ゲート電極
１１１の深さ以下でなければならない。不純物導入用溝
１０３の深さがＵ字型ゲート電極１１１の深さよりも深
い場合、図７に示すようにＵ字型ゲート電極１１１がｐ
型ベース領域１０５を貫通しない構造になる。この構造
ではＵ字型ゲート電極１１１に所定の電圧を与えてもチ
ャネルが開かず、ＵＭＯＳとしての動作を示さない。ま
た、ｐ型ベース領域１０５について、その横方向の拡散
距離はＵ字型ゲート電極１１１の側面に到達し、ＵＭＯ
Ｓの所定の閾値電圧を得るように形成する。ｐ型ベース
領域１０５がＵ字型ゲート電極１１１の側面に到達しな
い場合、図８に示すようにドレイン電極１１５とソース
電極１１４との間はｎ型領域で繋がってしまい、ＵＭＯ
Ｓとして動作しない。一方、縦方向の拡散距離はＵ字型
ゲート電極１１１の底部のコーナ部に電界が集中しない
ように、ある深さ以上なければならない。ただし深すぎ
る場合は素子の耐圧が低下してしまう。したがってｐ型
ベース領域１０５の縦方向の拡散距離はある範囲に規定
される。
ース領域１０５は以下の条件を満たすように形成する。
まず、不純物導入用溝１０３の深さはＵ字型ゲート電極
１１１の深さ以下でなければならない。不純物導入用溝
１０３の深さがＵ字型ゲート電極１１１の深さよりも深
い場合、図７に示すようにＵ字型ゲート電極１１１がｐ
型ベース領域１０５を貫通しない構造になる。この構造
ではＵ字型ゲート電極１１１に所定の電圧を与えてもチ
ャネルが開かず、ＵＭＯＳとしての動作を示さない。ま
た、ｐ型ベース領域１０５について、その横方向の拡散
距離はＵ字型ゲート電極１１１の側面に到達し、ＵＭＯ
Ｓの所定の閾値電圧を得るように形成する。ｐ型ベース
領域１０５がＵ字型ゲート電極１１１の側面に到達しな
い場合、図８に示すようにドレイン電極１１５とソース
電極１１４との間はｎ型領域で繋がってしまい、ＵＭＯ
Ｓとして動作しない。一方、縦方向の拡散距離はＵ字型
ゲート電極１１１の底部のコーナ部に電界が集中しない
ように、ある深さ以上なければならない。ただし深すぎ
る場合は素子の耐圧が低下してしまう。したがってｐ型
ベース領域１０５の縦方向の拡散距離はある範囲に規定
される。
【００１１】ｐ型ベース領域１０５の縦方向、横方法の
拡散距離は不純物導入用溝１０３の幅と深さ（深さはＵ
字型ゲート電極１１１の深さ以下）拡散工程等により制
御する。
拡散距離は不純物導入用溝１０３の幅と深さ（深さはＵ
字型ゲート電極１１１の深さ以下）拡散工程等により制
御する。
【００１２】上記製造方法によって形成された縦型ＵＭ
ＯＳは、ｐ型ベース領域１０５底部が凸状に形成され
る。これによってドレイン電極１１５にサージ電圧が印
加された場合、電界はこの凸状の部分に集中する。した
がってＵ字型ゲート電極１１１の底部のコーナ部に電界
が集中することによるゲートの破壊を防止することがで
きる。
ＯＳは、ｐ型ベース領域１０５底部が凸状に形成され
る。これによってドレイン電極１１５にサージ電圧が印
加された場合、電界はこの凸状の部分に集中する。した
がってＵ字型ゲート電極１１１の底部のコーナ部に電界
が集中することによるゲートの破壊を防止することがで
きる。
【００１３】また図１から図６は縦型ＵＭＯＳの製造工
程について示したが、横型ＵＭＯＳについて適用しても
同様の効果を得ることができる。図９は本実施の形態の
製造方法を横型ＵＭＯＳについて適用した場合のデバイ
ス構造を示す図である。この場合はドレイン電極１１９
とソース電極１２０とが高濃度ｎ型半導体基板の同じ面
側に形成されている。ここで１１６は低濃度ｐ型半導体
基板、１１７は高濃度ｎ型埋め込み層、１１８は高濃度
ドレインコンタクト領域である。ドレイン電極１１９は
高濃度ｎ型ドレインコンタクト領域１１８に接続されて
いる。
程について示したが、横型ＵＭＯＳについて適用しても
同様の効果を得ることができる。図９は本実施の形態の
製造方法を横型ＵＭＯＳについて適用した場合のデバイ
ス構造を示す図である。この場合はドレイン電極１１９
とソース電極１２０とが高濃度ｎ型半導体基板の同じ面
側に形成されている。ここで１１６は低濃度ｐ型半導体
基板、１１７は高濃度ｎ型埋め込み層、１１８は高濃度
ドレインコンタクト領域である。ドレイン電極１１９は
高濃度ｎ型ドレインコンタクト領域１１８に接続されて
いる。
【００１４】また図１０から図１５は本発明実施の形態
２の製造工程を示す図である。この構成は実施の形態１
の製造工程において、ｐ型ベース領域１０５の形成方法
を変更したものである。すなわち、図１２に示すように
不純物導入用溝１０３中に高濃度ｐ型多結晶シリコン１
２１を埋め込む。図１３で熱処理を施すことにより、高
濃度ｐ型多結晶シリコン１２１からの固層拡散により、
ｐ型ベース領域１２２を形成する。また図１５でソース
電極１１４はｎ型ソース領域１０７と高濃度ｐ型多結晶
シリコン１２１に接続する。このような構成をとること
で、実施の形態１の場合に比べて、工程数の削減が可能
となる。
２の製造工程を示す図である。この構成は実施の形態１
の製造工程において、ｐ型ベース領域１０５の形成方法
を変更したものである。すなわち、図１２に示すように
不純物導入用溝１０３中に高濃度ｐ型多結晶シリコン１
２１を埋め込む。図１３で熱処理を施すことにより、高
濃度ｐ型多結晶シリコン１２１からの固層拡散により、
ｐ型ベース領域１２２を形成する。また図１５でソース
電極１１４はｎ型ソース領域１０７と高濃度ｐ型多結晶
シリコン１２１に接続する。このような構成をとること
で、実施の形態１の場合に比べて、工程数の削減が可能
となる。
【００１５】また図１６は本発明実施の形態３のＵＭＯ
Ｓの製造工程により製造されるデバイス構造を示す図で
ある。本実施の形態は実施の形態２に対して、ｐ型ベー
スコンタクト領域１２３の形成工程を付加したものであ
る。ｐ型ベース領域１２２において長い拡散距離が必要
な場合、高濃度ｐ型多結晶シリコン１２１の表面濃度が
低下してしまい、ソース電極１１４との接合においてオ
ーミック特性が得られなくなる。しかしその場合でもｐ
型ベースコンタクト領域１２３の形成工程を付加するこ
とによって、ソース電極１１４と高濃度ｐ型多結晶シリ
コン１２１とのオーミック接合を実現することができ
る。また実施の形態１においてもｐ型ベースコンタクト
領域の形成工程を付加することにより、ソース電極１１
４と高濃度ｐ型多結晶シリコン１０６とのコンタクトの
オーミック性の向上とコンタクト抵抗の低減とを図るこ
とができる。
Ｓの製造工程により製造されるデバイス構造を示す図で
ある。本実施の形態は実施の形態２に対して、ｐ型ベー
スコンタクト領域１２３の形成工程を付加したものであ
る。ｐ型ベース領域１２２において長い拡散距離が必要
な場合、高濃度ｐ型多結晶シリコン１２１の表面濃度が
低下してしまい、ソース電極１１４との接合においてオ
ーミック特性が得られなくなる。しかしその場合でもｐ
型ベースコンタクト領域１２３の形成工程を付加するこ
とによって、ソース電極１１４と高濃度ｐ型多結晶シリ
コン１２１とのオーミック接合を実現することができ
る。また実施の形態１においてもｐ型ベースコンタクト
領域の形成工程を付加することにより、ソース電極１１
４と高濃度ｐ型多結晶シリコン１０６とのコンタクトの
オーミック性の向上とコンタクト抵抗の低減とを図るこ
とができる。
【００１６】
【発明の効果】本発明により、以下のような効果が得ら
れる。第一に、ＵＭＯＳにおいてｎ型ドレイン領域とな
るｎ型半導体基板の第１主面表面に、不純物拡散用溝を
形成し、その不純物拡散用溝の底面および側面をｐ型不
純物を導入し、その後の熱拡散により凸状の底部を有す
るｐ型ベース領域を形成することにより、ドレイン電極
にサージ電圧が印加された場合のＵ字型ゲート電極の底
部のコーナ部の電界集中によるゲート破壊を防止するこ
とができる。また第二に、不純物拡散用溝に高濃度ｐ型
多結晶シリコンを埋め込み、熱処理を行う、つまり高濃
度ｐ型多結晶シリコンからの固層拡散によりｐ型ベース
領域の形成を行うことにより、不純物導入用溝の底面お
よび側面にボロンガラスを形成し熱拡散する等、何らか
の方法により不純物導入用溝の底面および側面にｐ型不
純物を導入し、その後に不純物拡散用溝に高濃度ｐ型多
結晶シリコンを埋め込む方法等と比較して、工程数の削
減が可能となる。また第三に、上記構成において、ｐ型
ベースコンタクト領域を形成する工程を付加することに
よってソース電極とｐ型ベース領域との間の接合のオー
ミック性向上とコンタクト抵抗の削減とを図ることがで
きる。
れる。第一に、ＵＭＯＳにおいてｎ型ドレイン領域とな
るｎ型半導体基板の第１主面表面に、不純物拡散用溝を
形成し、その不純物拡散用溝の底面および側面をｐ型不
純物を導入し、その後の熱拡散により凸状の底部を有す
るｐ型ベース領域を形成することにより、ドレイン電極
にサージ電圧が印加された場合のＵ字型ゲート電極の底
部のコーナ部の電界集中によるゲート破壊を防止するこ
とができる。また第二に、不純物拡散用溝に高濃度ｐ型
多結晶シリコンを埋め込み、熱処理を行う、つまり高濃
度ｐ型多結晶シリコンからの固層拡散によりｐ型ベース
領域の形成を行うことにより、不純物導入用溝の底面お
よび側面にボロンガラスを形成し熱拡散する等、何らか
の方法により不純物導入用溝の底面および側面にｐ型不
純物を導入し、その後に不純物拡散用溝に高濃度ｐ型多
結晶シリコンを埋め込む方法等と比較して、工程数の削
減が可能となる。また第三に、上記構成において、ｐ型
ベースコンタクト領域を形成する工程を付加することに
よってソース電極とｐ型ベース領域との間の接合のオー
ミック性向上とコンタクト抵抗の削減とを図ることがで
きる。
【図１】本発明実施の形態１のＵＭＯＳの製造工程を示
す図である。
す図である。
【図２】実施の形態１のＵＭＯＳの製造工程を示す図で
ある。
ある。
【図３】実施の形態１のＵＭＯＳの製造工程を示す図で
ある。
ある。
【図４】実施の形態１のＵＭＯＳの製造工程を示す図で
ある。
ある。
【図５】実施の形態１のＵＭＯＳの製造工程を示す図で
ある。
ある。
【図６】実施の形態１のＵＭＯＳの製造工程を示す図で
ある。
ある。
【図７】ｐ型ベース領域を形成する条件を説明する図で
ある。
ある。
【図８】ｐ型ベース領域を形成する条件を説明する図で
ある。
ある。
【図９】実施の形態１のＵＭＯＳの製造工程を横型ＵＭ
ＯＳに適用した場合に製造されるデバイス構造を示す図
である。
ＯＳに適用した場合に製造されるデバイス構造を示す図
である。
【図１０】実施の形態２のＵＭＯＳの製造工程を示す図
である。
である。
【図１１】実施の形態２のＵＭＯＳの製造工程を示す図
である。
である。
【図１２】実施の形態２のＵＭＯＳの製造工程を示す図
である。
である。
【図１３】実施の形態２のＵＭＯＳの製造工程を示す図
である。
である。
【図１４】実施の形態２のＵＭＯＳの製造工程を示す図
である。
である。
【図１５】実施の形態２のＵＭＯＳの製造工程を示す図
である。
である。
【図１６】実施の形態３のＵＭＯＳの製造工程により製
造されるデバイス構造を示す図である。
造されるデバイス構造を示す図である。
【図１７】従来の技術のＵＭＯＳの製造工程を示す図で
ある。
ある。
【図１８】従来の技術のＵＭＯＳの製造工程を示す図で
ある。
ある。
【図１９】従来の技術のＵＭＯＳの製造工程を示す図で
ある。
ある。
【図２０】従来の技術のＵＭＯＳの製造工程を示す図で
ある。
ある。
【図２１】従来の技術のＵＭＯＳの製造工程を示す図で
ある。
ある。
１０１ 高濃度ｎ型半導体基板 １０２ 低濃度ｎ型エピタキシャル層 １０３ 不純物導入用溝 １０４ ｐ型不純物の含まれた領域 １０５ ｐ型ベース領域 １０６ 高濃度ｐ型多結晶シリコン １０７ ｎ型ソース領域 １０８ Ｕ字型溝 １０９ ゲート酸化膜 １１０ 高濃度ｎ型多結晶シリコン １１１ Ｕ字型ゲート電極 １１２ キャップ酸化膜 １１３ 層間絶縁膜 １１４ ソース電極 １１５ ドレイン電極 １１６ 低濃度ｐ型半導体基板 １１７ 高濃度ｎ型埋め込み層 １１８ 高濃度ドレインコンタクト領域 １１９ ドレイン電極 １２０ ソース電極 １２１ 高濃度ｐ型多結晶シリコン １２２ ｐ型ベース領域 １２３ ｐ型ベースコンタクト領域 ２０１ 高濃度ｎ型半導体基板 ２０２ 低濃度ｎ型エピタキシャル層 ２０３ ｐ型ベース領域 ２０４ ｎ型ソース領域 ２０５ ｐ型ベースコンタクト領域 ２０６ Ｕ字型溝 ２０７ ゲート酸化膜 ２０８ 高濃度ｎ型多結晶シリコン ２０９ Ｕ字型ゲート電極 ２１０ キャップ酸化膜 ２１１ 層間絶縁膜 ２１２ ソース電極 ２１３ ドレイン電極
Claims (5)
- 【請求項１】 第１導電型のドレイン領域となる第１半
導体領域と、 この第１半導体領域の表面に形成されたベース領域とな
る第２導電型の第２半導体領域と、 この第２半導体領域の表面から前記第１半導体領域に達
するように形成された複数の第１の溝と、 この各第１の溝の表面に絶縁膜を介して形成されたゲー
ト電極と、 前記第２半導体領域の表面であって、前記絶縁膜に接す
る位置に形成されたソース領域となる第１導電型の第３
半導体領域と、からなる半導体装置において、 前記第２半導体領域の底部は、前記溝の深さよりも浅い
位置で前記絶縁膜と接すると共に、前記溝の深さよりも
深い部分を有することを特徴とする半導体装置。 - 【請求項２】 第１導電型のドレイン領域となる第１半
導体領域と、 この第１半導体領域の表面に形成されたベース領域とな
る第２導電型の第２半導体領域と、 この第２半導体領域の表面から前記第１半導体領域に達
するように形成された複数の第１の溝と、 この各第１の溝の表面に絶縁膜を介して形成されたゲー
ト電極と、 前記第２半導体領域の表面であって、前記絶縁膜に接す
る位置に形成されたソース領域となる第１導電型の第３
半導体領域と、からなる半導体装置において、 前記溝の下部の第１半導体領域の厚さは、他の第１半導
体領域の厚さよりも厚いことを特徴とする半導体装置。 - 【請求項３】 ドレイン領域となる第１電動型の第１半
導体領域の表面に、第１の深さとこの第１の深さよりも
深い第２の深さを有するベース領域となる第２半導体領
域を形成する工程と、 前記第２半導体領域の表面から前記第１半導体領域に達
すると共に、その底部が前記第１の深さよりも深く且つ
前記第２の深さよりも浅い溝を形成する工程と、 この第１の溝の表面に形成した絶縁膜を介してゲート電
極を形成する工程と、 前記第２半導体領域の表面であって、前記絶縁膜に接す
る位置にソース領域となる第１導電型の第３半導体領域
を形成する工程と、を備えたことを特徴とする半導体装
置の製造方法。 - 【請求項４】 前記第２半導体領域を形成する工程は、 前記第１半導体領域の表面に選択的に第２の溝を形成す
る工程と、 この第２の溝に不純物が導入された多結晶半導体を埋め
込む工程と、 前記不純物を前記第１半導体領域に拡散する工程と、を
有することを特徴とする請求項３記載の半導体装置の製
造方法。 - 【請求項５】 第１導電型のドレイン領域となる第１半
導体領域と、 前記第１半導体領域の表面に選択的に第２の溝を形成
し、この第２の溝に不純物が導入された多結晶半導体を
埋め込み、前記不純物を前記第１半導体領域に拡散する
ことにより形成された、前記第１半導体領域の表面に、
第１の深さとこの第１の深さよりも深い第２の深さを有
するベース領域となる第２半導体領域と、 この第２半導体領域の表面から前記第１半導体領域に達
するように形成された複数の第１の溝と、 この各第１の溝の表面に絶縁膜を介して形成されたゲー
ト電極と、 前記第２半導体領域の表面であって、前記絶縁膜に接す
る位置に形成されたソース領域となる第１導電型の第３
半導体領域と、からなる半導体装置において、 前記第２半導体領域の底部は、前記溝の深さよりも浅い
位置で前記絶縁膜と接すると共に、前記溝の深さよりも
深い部分を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16453398A JP4000669B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16453398A JP4000669B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354788A true JPH11354788A (ja) | 1999-12-24 |
| JP4000669B2 JP4000669B2 (ja) | 2007-10-31 |
Family
ID=15794979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16453398A Expired - Fee Related JP4000669B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4000669B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176177A (ja) * | 2000-12-07 | 2002-06-21 | Denso Corp | 半導体装置及びその製造方法 |
| JP2002190595A (ja) * | 2000-12-21 | 2002-07-05 | Denso Corp | 半導体装置及びその製造方法 |
| WO2005088695A1 (en) * | 2004-03-03 | 2005-09-22 | Koninklijke Philips Electronics N.V. | Trench field effect transistor and method of making it |
| JP4860858B2 (ja) * | 1999-06-03 | 2012-01-25 | ゼネラル セミコンダクター，インク． | 低いオン抵抗を有する高電圧パワーｍｏｓｆｅｔ |
| US8169023B2 (en) | 2008-07-16 | 2012-05-01 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| WO2014061367A1 (ja) * | 2012-10-18 | 2014-04-24 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| WO2015019731A1 (ja) * | 2013-08-07 | 2015-02-12 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| JP2016171341A (ja) * | 2016-05-26 | 2016-09-23 | ローム株式会社 | 半導体装置 |
| CN105990434A (zh) * | 2014-09-12 | 2016-10-05 | 株式会社东芝 | 半导体装置及其制造方法 |
-
1998
- 1998-06-12 JP JP16453398A patent/JP4000669B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5791821B2 (ja) * | 2012-10-18 | 2015-10-07 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JPWO2014061367A1 (ja) * | 2012-10-18 | 2016-09-05 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US9954072B2 (en) | 2012-10-18 | 2018-04-24 | Mitsubishi Electric Corporation | Silicon-carbide semiconductor device and manufacturing method thereof |
| WO2015019731A1 (ja) * | 2013-08-07 | 2015-02-12 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| CN105990434A (zh) * | 2014-09-12 | 2016-10-05 | 株式会社东芝 | 半导体装置及其制造方法 |
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| Publication number | Publication date |
|---|---|
| JP4000669B2 (ja) | 2007-10-31 |
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