KR100578232B1 - 지연 고정 루프 - Google Patents

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Abstract

본 발명은 듀티가 서로 반전되어 있는 두 개의 클럭신호를 각각 제1 지연 라인과 제2 지연 라인으로 인가하는 지연 고정 루프를 제공함에 목적이 있다.
본원의 제1 발명에 따른 지연 고정 루프는, 클럭 신호의 듀티를 조정할 수 있는 지연 고정 루프에 있어서, 비반전단자에 외부 클럭 신호를 입력받고, 반전단자에 상기 외부 클럭 신호의 반전 신호인 외부 클럭 바아 신호를 입력받아 제1 클럭 입력 신호를 출력하기 위한 제1 클럭 버퍼; 비반전단자에 상기 외부 클럭 바아 신호를 입력받고, 반전단자에 상기 외부 클럭 신호를 입력받아 제2 클럭 입력 신호를 출력하기 위한 제2 클럭 버퍼; 제1 비교 신호 및 제2 비교 신호를 이용하여 상기 제1 및 제2 클럭 입력 신호가 소정 시간 지연된 제1 클럭 신호 및 제2 클럭 신호를 출력하기 위하여 상기 제1 및 제2 클럭 입력 신호를 입력받기 위한 지연 라인 수단; 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력받아, 상기 제1 클럭 신호의 하향 에지와 상기 제2 클럭 신호의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호 및 제2 혼합 클럭 신호를 생성하기 위한 듀티 에러 조정부; 상기 제1 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호를 생성하기 위한 제1 지연 모델부; 상기 외부 클럭 신호와 상기 제1 보상 클럭 신호와 비교하여 제1 비교 신호를 생성하기 위한 제1 직접 위상 검출부; 상기 제2 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호를 생성하기 위한 제2 지연 모델부; 및 상기 외부 클럭 신호와 상기 제2 보상 클럭 신호를 비교하여 제2 비교 신호를 생성하기 위한 제2 직접 위상 검출부를 포함할 수 있다.
반도체 기억 소자, 지연 고정 루프, 듀티, 조정, 반전

Description

지연 고정 루프{DELAY LOCKED LOOP}
도 1은 종래기술에 따른 지연 고정 루프의 전체 블록도,
도 2는 종래기술에 따른 지연 고정 루프의 동작 타이밍도,
도 3은 종래기술에 따른 지연 고정 루프 내 지연라인부의 상세도,
도 4는 본 발명의 일실시예에 따른 지연 고정 루프의 전체 블록도,
도 5는 본 발명의 제2 실시예에 따른 지연 고정 루프의 전체 블록도,
도 6은 본 발명에 따른 지연 고정 루프의 듀티 조정을 위한 동작 타이밍도.
* 도면의 주요 부분에 대한 설명 *
410: 제1 클럭 버퍼 420: 제2 클럭 버퍼
430: 지연 라인부 431: 제1 제어기
432: 제1 지연 라인 433: 제2 제어기
434: 제2 지연 라인 440: 듀티 에러 조정부
441: 제1 위상 검출부 442: 혼합기 제어부
443: 제1 위상 혼합부 444: 제2 위상 혼합부
450: 제1 지연 모델부 460: 제1 직접 위상 검출부
470: 제2 지연 모델부 480: 제2 직접 위상 검출부
본 발명은 반도체 장치에 이용되는 클럭의 듀티를 조정할 수 있는 지연 고정 루프에 관한 것으로, 외부 클럭과 내부 클럭 간의 스큐(skew)를 보상하는 클럭 발생 장치를 필요로 하는 모든 반도체 장치 및 컴퓨터 시스템에 적용될 수 있다.
일반적으로, 지연 고정 루프(DLL)란 반도체 기억 소자에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클럭이 내부에서 사용될 때 지연 시간이 발생하는데, 이 지연 시간을 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동일하게 동기되도록 하기 위해서 사용한다.
그런데, DRAM의 동작이 점차 고속화되면서 DRAM은 지연 고정 루프(Delay Locked Loop : 이하 DLL이라 한다)의 성능에 크게 영향을 받게 되었다. 이에 따라 DLL에서 사용되는 클럭의 듀티 역시 중요한 문제로 떠오르게 되었는 바, 클럭의 듀티 오차가 크게 되면 회로를 설계하는 데에 있어서, 설계 여유(Margin)가 줄게 된다. 따라서, 설계 여유를 충분히 확보하기 위하여 클럭의 듀티를 교정하는 기술이 DLL에 도입되고 있다.
이에 본 출원인은 2002. 5. 21.자에 특허 2002-28129호(발명의 명칭: "듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티 사이클 교정 방법")를 출원하였으며, 여기에 클럭의 듀티 교정이 가능한 기술에 관하여 소개되어 있다.
도 1은 상기 특허의 일 실시예에 따른 듀티 사이클 교정이 가능한 지연 고정 루프의 블록도로서, 버퍼(110), 지연 라인부(120), 듀티 에러 조정부(130), 제1 지연 모델부(140),제1 직접 위상 검출부(150), 제2 지연 모델부(160) 및 제2 직접 위상 검출부(170)를 포함한다.
상기 각 블록의 기능 및 동작을 설명하면 다음과 같다.
버퍼(110)는, 외부 클럭 신호(ext_clk)를 입력받아 클럭의 에지에서 활성화되는 클럭 입력 신호를 생성한다. 지연 라인부(120)는, 제1 직접 위상 검출부(150) 및 제2 직접 위상 검출부(170)의 제1 비교 신호 및 제2 비교 신호를 이용하여 상기 버퍼(110)로부터 입력되는 상기 클럭 입력 신호를 소정 시간만큼 지연시킨다. 여기서, 상기 지연 라인부(120)는 제1 제어기(121), 제1 지연 라인(122), 제2 제어기(123) 및 제2 지연 라인(124)을 포함한다. 상기 지연 라인부(120) 내 제1 제어기(121)는, 제1 직접 위상 검출부(150)로부터 입력되는 제1 비교 신호에 따라 상기 버퍼(110)로부터 입력되는 상기 클럭 입력 신호의 지연량을 조절할 수 있는 제1 제어 신호를 생성한다. 상기 지연 라인부(120) 내 제1 지연 라인(122)은, 상기 제1 제어기(121)로부터 입력되는 상기 제1 제어 신호를 이용하여 상기 클럭 입력 신호를 소정 시간 지연시켜 제1 클럭 신호(intclk1)를 생성한다. 상기 지연 라인부(120) 내 제2 제어기(123)는, 제2 직접 위상 검출부(170)로 부터 입력되는 제2 비교 신호에 따라 상기 버퍼(110)로부터 입력되는 상기 클럭 입력 신호의 지연량을 조절할 수 있는 제2 제어 신호를 생성한다. 상기 지연 라인부(120) 내 제2 지연 라인(124)은, 상기 제2 제어기(123)로부터 입력되는 상기 제2 제어 신호를 이용하여 상기 클럭 입력 신호를 소정 시간 지연 및 반전시켜 제2 클럭 신호(intclk2)를 생성한다. 듀티 에러 조정부(130)는, 상기 지연 라인부(120)에서 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)를 입력받아, 상기 제1 클럭 신호(intclk1)의 하향 에지와 상기 제2 클럭 신호(intclk2)의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호(int_clk) 및 제2 혼합 클럭 신호(intclk2')를 생성하는 역할을 한다. 여기서, 상기 듀티 에러 조정부(130)는, 제1 위상 검출부(131), 혼합부 제어부(132), 제1 위상 혼합부(133) 및 제2 위상 혼합부(134)를 포함한다. 상기 듀티 에러 조정부(130) 내 제1 위상 검출부(131)는, 상기 지연 라인부(120)에서 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)의 반전된 값을 입력받고, 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)의 하향 에지 중 어느 것이 앞서는 지를 나타내는 위상 감지 신호를 생성한다. 상기 듀티 에러 조정부(130) 내 혼합부 제어부(132)는, 상기 제1 위상 검출부(131)에서 입력된 상기 위상 감지 신호에 따라 가중치(K)를 결정한다. 여기서, 상기 가중치는 복수개의 가중 신호를 포함한다. 상기 듀티 에러 조정부(130) 내 제1 위상 혼합부(133)는, 상기 혼합부 제어부(132)에서 상기 가중치(K)를 입력받아 상기 제1 클럭 신호(intclk1)에는 1에서 상기 가중치(K)를 뺀 값을 적용하고, 상기 제2 클럭 신호(intclk2)에는 상기 가중치(K)를 적용하여, 듀티를 조정한 제1 혼합 클럭 신호(int_clk)를 생성한다. 상기 듀티 에러 조정부(130) 내 제2 위상 혼합부(134)는, 상기 혼합부 제어부(132)에서 상기 가중치(K)를 입력받아 상기 제1 클럭 신호(intclk1)에는 상기 가중치(K)를 적용하고, 상기 제2 클럭 신호(intclk2)에는 1에서 상기 가중치(K)를 뺀 값을 적용하여, 듀티를 조정한 제2 혼합 클럭 신호(intclk2')를 생성한다. 제1 지연 모델부(140)는, 상기 듀티 에러 조정부(130)로부터 듀티가 조절된 상기 제1 혼합 클럭 신호(int_clk)를 입력받아 외부에서 인가된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호(iclk1)를 생성한다. 제1 직접 위상 검출부(150)는, 상기 외부 클럭 신호(ext_clk)를 입력받아 상기 제1 지연 모델부(140)에서 입력된 상기 제1 보상 클럭 신호(iclk1)와 비교하여 제1 비교 신호를 생성한다. 제2 지연 모델부(160)는, 상기 듀티 에러 조정부(130)으로부터 듀티가 조절된 상기 제2 혼합 클럭 신호(intclk2')를 입력받아 외부에서 인가된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호(iclk2)를 생성한다. 제2 직접 위상 검출부(170)는, 상기 외부 클럭 신호(ext_clk)를 입력받아 상기 제2 지연 모델부(160)에서 입력된 상기 제2 보상 클럭 신호(iclk2)와 비교하여 제2 비교 신호를 생성한다.
도 2는 도 1의 듀티 사이클 교정이 가능한 지연 고정 루프의 동작을 나타낸 타이밍도로서, 이를 참조하여 종래기술에 따른 지연 고정 루프의 동작을 설명하면 다음과 같다.
먼저, 외부 클럭 신호(ext_clk)가 버퍼(110)를 통하여 입력되면, 지연 라인 부(120)에 의해 제1 클럭 신호(intclk1) 및 제2 클럭 신호(intclk2)가 생성되는데, 이러한 제1 클럭 신호(intclk1) 및 제2 클럭 신호(intclk2)는 서로 상향 에지의 위상은 같고, 듀티 왜곡(duty distortion)에 따라 서로 다른 하향 에지를 갖게 될 수 있다. 이후에, 제1 위상 감지기(131)에 의해 제1 클럭 신호(intclk1)와 제2 클럭 신호(intclk2)의 하향 에지 중 어느 것이 앞서 있는지 판별되고, 이에 따라 혼합기 제어부(132)는 가중치(K)를 조절하게 된다. 즉, 제1 클럭 신호(intclk1)와 제2 클럭 신호(intclk2)의 하향 에지의 중간 위상을 찾기 위하여, 가중치(K)를 조절하는데, 도 2에 나타난 바와 같이 제2 클럭 신호(intclk2)의 하향 에지가 제1 클럭 신호(intclk1)의 상향 에지보다 앞서 있을 때는 앞서 있는 제2 클럭 신호(intclk2)에 더 큰 가중치를 주어야 하는 것이 보통이며 이 값은 보통 0.5보다 조금 큰 값으로서, 정확한 값은 시뮬레이션을 통하여 구해질 수 있다.
처음에는 가중치(K)가 0으로 고정되어 있다가, 제1 보상 클럭 신호(iclk1) 및 제2 보상 클럭 신호(iclk2)가 외부 클럭 신호(ext_clk)의 상향 에지와 그 위상이 일치하는 순간부터 가중치(K)를 조금씩 증가시키는데, 이와 같이 가중치(K)가 증가될 때마다 도 2에 도시된 바와 같이 제1 위상 혼합기(133)의 출력인 제1 혼합 클럭 신호(int_clk)는 그 하향 에지가 조금씩 앞으로 다가오게 되며, 제2 위상 혼합기(134)의 출력인 제2 혼합 클럭 신호(intclk2')는 그 하향 에지가 조금씩 뒤로 밀리게 된다. 한편, 장치 내부에서 사용할 내부 클럭 신호는 제1 혼합 클럭 신호(int_clk)로서, 제2 위상 혼합기(134)의 출력인 제2 혼합 클럭 신호(intclk2')는 단지 제2 클럭 신호(intclk2)를 생성하기 위한 것이다.
앞에서 설명한 바와 같이, 두 위상의 중간이 되는 위상을 위상 혼합기(133, 134)가 만들어 내기 위해서는 앞서있는 위상에 대해 가중치를 0.5보다 큰 값으로 주어야한다고 했는데, 만약, 제2 클럭 신호(intclk2)의 하향 에지가 제1 클럭 신호(intclk1)의 상향 에지보다 앞서 있을 때는, 제1 위상 혼합기(133)의 가중치(K)는 0.6으로 하고, 제2 위상 혼합기(134)의 가중치(K)는 0.4로 세팅될 수 있다. 이 경우에, 제1 위상 혼합기(133)에서는, 제2 클럭 신호(intclk2)의 입력에 대해서는 0.6의 가중치를 적용하고, 제1 클럭 신호(intclk1)에 대해서는 0.4(=1-0.6)의 값을 적용하게 된다. 물론, 제2 위상 혼합기(134)에서는, 제1 클럭 신호(intclk1)의 입력에 대해서는 0.4의 가중치를 적용하고, 제2 클럭 신호(intclk2)에 대해서는 0.6(=1-0.4)의 값을 적용하게 된다.
위와 같이 동작하는 상기 출원된 발명은, 도 1에 개시된 바와 같이, 듀티 조정을 수행하기 위하여 서로 상반된 듀티를 가진 두 개의 클럭을 만들기 위하여 제1 지연 라인(122)과 제2 지연 라인(124)을 사용한다. 여기서, 제1 및 제2 지연 라인의 입출력관계를 보면, 동일한 클럭을 입력받고, 제2 지연 라인(124)의 출력이 반전된다. 만일 두 지연 라인 내에서 듀티의 왜곡이 전혀 없이 제2 지연 라인의 출력이 반전된다면, 도 1의 제1 클럭 신호(intclk1)와 제2 클럭 신호(intclk2)는 서로 듀티가 완전하게 반대인 상태가 될 것이다.
한편, 제2 지연 라인(124)의 출력단에 결합되어 있는 듀티 반전 부분은 도 3과 같이 구성된다. 즉, 제1 지연 라인(122)의 출력은 두 개의 인버터(inverter)가 직렬 연결되어 제1 클럭 신호(intclk1)로 출력되고, 제2 지연 라인(124)의 출력은 세 개의 인버터(inverter)가 직렬 연결되어 제2 클럭 신호(intclk2)로 출력된다. 여기서, 제1 클럭 신호(intclk1)와 제2 클럭 신호(intclk2)의 듀티가 서로 정반대가 되도록 인버터(inverter)가 사이징되는 것이 바람직하다. 그러나, 실제로는 이들 인버터(inverter)들을 시뮬레이션 상에서 제대로 사이징을 한다 하더라도 공정(process), 전압(voltage), 온도(temperature) 등 여러가지 원인에 따라 제1 클럭 신호(intclk1)와 제2 클럭 신호(intclk2)의 듀티간에는 정반대가 되지 못하는 오차가 발생된다. 이러한 오차는 외부 클럭 신호(CLK)의 듀티 에러를 보정함에 있어서 모두 에러 요소(error term)로 작용하여 지연 고정 루프의 성능을 저하시키는 원인이 된다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 듀티가 서로 반전되어 있는 두 개의 클럭신호를 각각 제1 지연 라인과 제2 지연 라인으로 인가하는 지연 고정 루프를 제공함에 목적이 있다.
본원의 제1 발명에 따른 지연 고정 루프는, 클럭 신호의 듀티를 조정할 수 있는 지연 고정 루프에 있어서, 비반전단자에 외부 클럭 신호를 입력받고, 반전단자에 상기 외부 클럭 신호의 반전 신호인 외부 클럭 바아 신호를 입력받아 제1 클럭 입력 신호를 출력하기 위한 제1 클럭 버퍼; 비반전단자에 상기 외부 클럭 바아 신호를 입력받고, 반전단자에 상기 외부 클럭 신호를 입력받아 제2 클럭 입력 신호를 출력하기 위한 제2 클럭 버퍼; 제1 비교 신호 및 제2 비교 신호를 이용하여 상기 제1 및 제2 클럭 입력 신호가 소정 시간 지연된 제1 클럭 신호 및 제2 클럭 신호를 출력하기 위하여 상기 제1 및 제2 클럭 입력 신호를 입력받기 위한 지연 라인 수단; 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력받아, 상기 제1 클럭 신호의 하향 에지와 상기 제2 클럭 신호의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호 및 제2 혼합 클럭 신호를 생성하기 위한 듀티 에러 조정부; 상기 제1 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호를 생성하기 위한 제1 지연 모델부; 상기 외부 클럭 신호와 상기 제1 보상 클럭 신호와 비교하여 제1 비교 신호를 생성하기 위한 제1 직접 위상 검출부; 상기 제2 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호를 생성하기 위한 제2 지연 모델부; 및 상기 외부 클럭 신호와 상기 제2 보상 클럭 신호를 비교하여 제2 비교 신호를 생성하기 위한 제2 직접 위상 검출부를 포함할 수 있다.
바람직하게는, 상기 지연 라인 수단은, 상기 제1 직접 위상 검출부의 제1 비교 신호에 따라 지연 양을 조절하는 제1 제어 신호를 생성하기 위한 제1 제어부; 상기 제1 제어 신호에 따라 상기 제1 클럭 버퍼로부터 입력되는 상기 제1 클럭 입력 신호를 소정 시간 지연시킨 제1 클럭 신호를 생성하기 위한 제1 지연 라인; 상기 제2 직접 위상 검출부의 제2 비교 신호에 따라 지연 양을 조절하는 제2 제어 신호를 생성하기 위한 제2 제어부; 및 상기 제2 제어 신호에 따라 상기 제2 클럭 버 퍼로부터 입력되는 상기 제2 클럭 입력 신호를 소정 시간 지연시킨 제2 클럭 신호를 생성하기 위한 제2 지연 라인을 포함할 수 있다.
바람직하게는, 상기 듀티 에러 조정부는, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 반전된 값을 입력받고, 그 하향 에지 중 어느 것이 앞서는지 나타내는 위상 검출 신호를 생성하기 위한 제1 위상 검출부; 상기 위상 검출 신호에 따라 복수개의 가중치를 결정하기 위한 혼합기 제어부; 상기 가중치를 입력받아 상기 제1 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하고, 상기 제2 클럭 신호에 상기 가중치를 적용하여, 듀티를 조정한 제1 혼합 클럭 신호를 생성하기 위한 제1 위상 혼합부; 및 상기 가중치를 입력받아 상기 제1 클럭 신호에 상기 가중치를 적용하고, 상기 제2 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하여, 듀티를 조정한 제2 혼합 클럭 신호를 생성하기 위한 제2 위상 혼합부를 포함할 수 있다.
또한, 본원의 제2 발명에 따른 지연 고정 루프는, 클럭 신호의 듀티를 조정할 수 있는 지연 고정 루프에 있어서, 비반전단자에 외부 클럭 신호를 입력받고, 반전단자에 상기 외부 클럭 신호의 반전 신호인 외부 클럭 바아 신호를 입력받아 제1 클럭 입력 신호를 출력하기 위한 제1 클럭 버퍼; 비반전단자에 상기 외부 클럭 바아 신호를 입력받고, 반전단자에 상기 외부 클럭 신호를 입력받아 제2 클럭 입력 신호를 출력하기 위한 제2 클럭 버퍼; 제1 비교 신호 및 제2 비교 신호를 이용하여 상기 제1 및 제2 클럭 입력 신호가 소정 시간 지연된 제1 클럭 신호 및 제2 클럭 신호를 출력하기 위하여 상기 제1 및 제2 클럭 입력 신호를 입력받기 위한 지연 라인 수단; 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력받아, 상기 제1 클럭 신호의 하향 에지와 상기 제2 클럭 신호의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호 및 제2 혼합 클럭 신호를 생성하기 위한 듀티 에러 조정부; 상기 제1 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호를 생성하기 위한 제1 지연 모델부; 상기 제1 클럭 입력 신호와 상기 제1 보상 클럭 신호와 비교하여 제1 비교 신호를 생성하기 위한 제1 직접 위상 검출부; 상기 제2 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호를 생성하기 위한 제2 지연 모델부; 및 상기 제1 클럭 입력 신호와 상기 제2 보상 클럭 신호를 비교하여 제2 비교 신호를 생성하기 위한 제2 직접 위상 검출부를 포함할 수 있다.
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본 발명에서는 듀티가 서로 반전되어 있는 두 개의 클럭신호를 각각 제1 지연 라인과 제2 지연 라인으로 인가하기 위하여 두 개의 동일한 클럭 버퍼 회로를 사용하고, 클럭 버퍼 회로의 입력은 서로 상반되게 연결한다. 그러면 공정(process), 전압(voltage), 온도(temperature) 등에 무관하게 두 개의 클럭 버퍼 회로로부터 출력되는 클럭 신호의 듀티가 서로 정반대가 될 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 4는 본 발명의 일실시예에 따른 지연 고정 루프의 전체 블록도이다.
종래기술인 도 1과 차이는 제1 및 제2 클럭 버퍼(410, 420)를 사용하여 제1 및 제2 지연 라인에 듀티 반전 관계에 있는 두개의 클럭 신호를 인가한다는 점과, 제2 지연 라인(434)의 출력단에 듀티 반전을 위한 인버터가 없다는 점이다.
즉, 본 발명의 일실시예에 따른 지연 고정 루프는 외부 클럭 신호(CLK)와 외부 클럭 바아 신호(CLKB)를 입력받아 버퍼링하여 제1 및 제2 지연 라인(432, 434) 으로 출력하는 두 개의 제1 및 제2 클럭 버퍼를 포함한다. 이 때, 제1 및 제2 클럭 버퍼(410, 420)의 내부 회로는 완전히 동일하도록 하는 것이 바람직하다.
제1 클럭 버퍼(410)의 비반전단자(+)에는 외부 클럭 신호(CLK)가, 반전단자(-)에는 외부 클럭 바아 신호(CLKB)가 입력된다. 이에 반해, 제2 클럭 버퍼(420)의 비반전단자(+)에는 외부 클럭 바아 신호(CLKB)가, 반전단자(-)에는 외부 클럭 신호(CLK)가 입력된다. 즉, 제1 클럭 버퍼(410)와 제2 클럭 버퍼(420)의 입력은 서로 정반대의 관계로 연결되어 있음을 알 수 있다. 따라서, 제1 및 제2 클럭 버퍼는 서로 정반대의 듀티를 가진 클럭 신호를 출력할 수 있다.
한편, 외부 클럭 신호(CLK)와 외부 클럭 바아 신호(CLKB)는 칩셋(chipset)에서 SDRAM으로 항상 인가되는 디퍼렌셜(differential) 클럭 신호이다. 그리고, 디퍼렌셜(Differntial) 클럭 신호이기 때문에 외부 클럭 신호(CLK)와 외부 클럭 바아 신호(CLKB)는, 도 6에서도 알 수 있듯이, 항상 정반대의 위상 관계를 가지고 DRAM으로 인가된다.
이와 같이 클럭의 듀티가 서로 정반대인 클럭 신호를 제1 및 제2 클럭 버퍼에서 제1 및 제2 지연 라인으로 출력하여 종래기술과 동일한 방법으로 동작시키게 되면 제1 클럭 신호(intclk1)와 제2 클럭 신호(intclk2)는 서로 상향 에지가 정확하게 일치하면서도 서로의 듀티는 정반대인 상태에 놓일 수 있다. 그리고, 제1 클럭 신호와 제2 클럭 신호를 제1 및 제2 위상 혼합부에서 상대되는 클럭 신호의 상향에지와 하향에지를 각각 혼합하게 되면, 50%에 매우 근접한 듀티를 갖는 클럭 신호를 만들어낼 수 있다(도 6 참조).
도 5는 본 발명의 제2 실시예에 따른 지연 고정 루프의 전체 블록도이다.
두 개의 지연 라인으로 정반대의 듀티를 가진 클럭을 인가하기 위해서, 도 4에서 사용되는 외부 클럭 신호(CLK) 및 외부 클럭 바아 신호(CLKB)의 연결상태와 반대 입력을 두 개의 클럭 버퍼에 입력해도 무관하다. 즉, 제1 클럭 버퍼(410)의 비반전단자(+)에 외부 클럭 바아 신호(CLKB)를, 반전단자(-)에는 외부 클럭 신호(CLK)를 인가하는 반면, 제2 클럭 버퍼(420)의 비반전단자(+)에는 외부 클럭 신호(CLK)를, 반전단자(-)에는 외부 클럭 바아 신호(CLKB)를 인가하여도 두 지연 라인으로 인가되는 클럭들은 서로 듀티가 정반대가 될 수가 있기 때문이다.
또 다른 실시예로, 도 4의 제1 클럭 버퍼 혹은 도 5의 제2 클럭 버퍼의 출력 신호를 두 개의 직접 위상 검출부(460, 480)로 인가하여도 본 발명이 이루고자 하는 목적을 달성할 수 있다. 물론 이 때에는 제1 및 제2 지연 모델부에서 클럭 버퍼의 지연을 고려하여 모델링할 필요가 있다. 그리고, 본원의 또 다른 실시예에 따라, 제1 및 제2 클럭 버퍼를 지연 고정 루프의 외부, 즉 전단에 위치시킬 수도 있다. 이는 당업자에게 당연한 사항에 불과할 뿐만 아니라 본 발명의 본질을 흐릴 수 있으므로 구체적인 언급은 피하기로 한다.
두 개의 동일한 클럭버퍼를 이용하고 그 입력을 서로 반대로 연결하는 본 발명의 기술사상에 따라 공정(process)상의 차이, 전압(voltage) 변동, 온도(temperature) 변화에 무관하게 항상 서로 정반대의 듀티를 가지는 클럭 신호 를 만들어낼 수 있다. 이에 따라 클럭 신호의 듀티를 조정함에 있어서 그 성능을 극대화할 수 있다.

Claims (15)

  1. 클럭 신호의 듀티를 조정할 수 있는 지연 고정 루프에 있어서,
    비반전단자에 외부 클럭 신호를 입력받고, 반전단자에 상기 외부 클럭 신호의 반전 신호인 외부 클럭 바아 신호를 입력받아 제1 클럭 입력 신호를 출력하기 위한 제1 클럭 버퍼;
    비반전단자에 상기 외부 클럭 바아 신호를 입력받고, 반전단자에 상기 외부 클럭 신호를 입력받아 제2 클럭 입력 신호를 출력하기 위한 제2 클럭 버퍼;
    하기 제1 비교 신호 및 하기 제2 비교 신호를 이용하여 상기 제1 및 제2 클럭 입력 신호가 소정 시간 지연된 제1 클럭 신호 및 제2 클럭 신호를 출력하기 위하여 상기 제1 및 제2 클럭 입력 신호를 입력받기 위한 지연 라인 수단;
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력받아, 상기 제1 클럭 신호의 하향 에지와 상기 제2 클럭 신호의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호 및 제2 혼합 클럭 신호를 생성하기 위한 듀티 에러 조정부;
    상기 제1 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호를 생성하기 위한 제1 지연 모델부;
    상기 외부 클럭 신호와 상기 제1 보상 클럭 신호와 비교하여 상기 제1 비교 신호를 생성하기 위한 제1 직접 위상 검출부;
    상기 제2 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호를 생성하기 위한 제2 지연 모델부; 및
    상기 외부 클럭 신호와 상기 제2 보상 클럭 신호를 비교하여 상기 제2 비교 신호를 생성하기 위한 제2 직접 위상 검출부
    를 포함하는 것을 특징으로 하는 지연 고정 루프.
  2. 제1항에 있어서, 상기 지연 라인 수단은,
    상기 제1 직접 위상 검출부의 상기 제1 비교 신호에 따라 지연 양을 조절하는 제1 제어 신호를 생성하기 위한 제1 제어부;
    상기 제1 제어 신호에 따라 상기 제1 클럭 버퍼로부터 입력되는 상기 제1 클럭 입력 신호를 소정 시간 지연시킨 제1 클럭 신호를 생성하기 위한 제1 지연 라인;
    상기 제2 직접 위상 검출부의 상기 제2 비교 신호에 따라 지연 양을 조절하는 제2 제어 신호를 생성하기 위한 제2 제어부; 및
    상기 제2 제어 신호에 따라 상기 제2 클럭 버퍼로부터 입력되는 상기 제2 클럭 입력 신호를 소정 시간 지연시킨 제2 클럭 신호를 생성하기 위한 제2 지연 라인
    을 포함하는 것을 특징으로 하는 지연 고정 루프.
  3. 제1항에 있어서, 상기 듀티 에러 조정부는,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호의 반전된 값을 입력받고, 그 하향 에지 중 어느 것이 앞서는지 나타내는 위상 검출 신호를 생성하기 위한 제1 위상 검출부;
    상기 위상 검출 신호에 따라 복수개의 가중치를 결정하기 위한 혼합기 제어부;
    상기 가중치를 입력받아 상기 제1 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하고, 상기 제2 클럭 신호에 상기 가중치를 적용하여, 듀티를 조정한 제1 혼합 클럭 신호를 생성하기 위한 제1 위상 혼합부; 및
    상기 가중치를 입력받아 상기 제1 클럭 신호에 상기 가중치를 적용하고, 상기 제2 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하여, 듀티를 조정한 제2 혼합 클럭 신호를 생성하기 위한 제2 위상 혼합부
    를 포함하는 것을 특징으로 하는 지연 고정 루프.
  4. 클럭 신호의 듀티를 조정할 수 있는 지연 고정 루프에 있어서,
    비반전단자에 외부 클럭 신호를 입력받고, 반전단자에 상기 외부 클럭 신호의 반전 신호인 외부 클럭 바아 신호를 입력받아 제1 클럭 입력 신호를 출력하기 위한 제1 클럭 버퍼;
    비반전단자에 상기 외부 클럭 바아 신호를 입력받고, 반전단자에 상기 외부 클럭 신호를 입력받아 제2 클럭 입력 신호를 출력하기 위한 제2 클럭 버퍼;
    하기 제1 비교 신호 및 하기 제2 비교 신호를 이용하여 상기 제1 및 제2 클럭 입력 신호가 소정 시간 지연된 제1 클럭 신호 및 제2 클럭 신호를 출력하기 위하여 상기 제1 및 제2 클럭 입력 신호를 입력받기 위한 지연 라인 수단;
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력받아, 상기 제1 클럭 신호의 하향 에지와 상기 제2 클럭 신호의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호 및 제2 혼합 클럭 신호를 생성하기 위한 듀티 에러 조정부;
    상기 제1 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호를 생성하기 위한 제1 지연 모델부;
    상기 제1 클럭 입력 신호와 상기 제1 보상 클럭 신호와 비교하여 상기 제1 비교 신호를 생성하기 위한 제1 직접 위상 검출부;
    상기 제2 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호를 생성하기 위한 제2 지연 모델부; 및
    상기 제1 클럭 입력 신호와 상기 제2 보상 클럭 신호를 비교하여 상기 제2 비교 신호를 생성하기 위한 제2 직접 위상 검출부
    를 포함하는 것을 특징으로 하는 지연 고정 루프.
  5. 제4항에 있어서, 상기 지연 라인 수단은,
    상기 제1 직접 위상 검출부의 상기 제1 비교 신호에 따라 지연 양을 조절하는 제1 제어 신호를 생성하기 위한 제1 제어부;
    상기 제1 제어 신호에 따라 상기 제1 클럭 버퍼로부터 입력되는 상기 제1 클럭 입력 신호를 소정 시간 지연시킨 제1 클럭 신호를 생성하기 위한 제1 지연 라인;
    상기 제2 직접 위상 검출부의 상기 제2 비교 신호에 따라 지연 양을 조절하는 제2 제어 신호를 생성하기 위한 제2 제어부; 및
    상기 제2 제어 신호에 따라 상기 제2 클럭 버퍼로부터 입력되는 상기 제2 클럭 입력 신호를 소정 시간 지연시킨 제2 클럭 신호를 생성하기 위한 제2 지연 라인
    을 포함하는 것을 특징으로 하는 지연 고정 루프.
  6. 제4항에 있어서, 상기 듀티 에러 조정부는,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호의 반전된 값을 입력받고, 그 하향 에지 중 어느 것이 앞서는지 나타내는 위상 검출 신호를 생성하기 위한 제1 위상 검출부;
    상기 위상 검출 신호에 따라 복수개의 가중치를 결정하기 위한 혼합기 제어부;
    상기 가중치를 입력받아 상기 제1 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하고, 상기 제2 클럭 신호에 상기 가중치를 적용하여, 듀티를 조정한 제1 혼합 클럭 신호를 생성하기 위한 제1 위상 혼합부; 및
    상기 가중치를 입력받아 상기 제1 클럭 신호에 상기 가중치를 적용하고, 상기 제2 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하여, 듀티를 조정한 제2 혼합 클럭 신호를 생성하기 위한 제2 위상 혼합부
    를 포함하는 것을 특징으로 하는 지연 고정 루프.
  7. 제4항에 있어서,
    상기 제1 지연 모델부와 제2 지연 모델부에서의 지연은 상기 제1 클럭 버퍼에서의 지연을 고려하는 것을 특징으로 하는 지연 고정 루프.
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