KR100843002B1 - 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프 - Google Patents
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- 230000004044 response Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 230000000630 rising effect Effects 0.000 claims description 5
- 230000002457 bidirectional effect Effects 0.000 claims description 3
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 19
- 101100003180 Colletotrichum lindemuthianum ATG1 gene Proteins 0.000 description 16
- 238000010586 diagram Methods 0.000 description 11
- 238000001514 detection method Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 108010077333 CAP1-6D Proteins 0.000 description 2
- 102100029500 Prostasin Human genes 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 108010031970 prostasin Proteins 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101000897856 Homo sapiens Adenylyl cyclase-associated protein 2 Proteins 0.000 description 1
- 101000836079 Homo sapiens Serpin B8 Proteins 0.000 description 1
- 101000798702 Homo sapiens Transmembrane protease serine 4 Proteins 0.000 description 1
- 102100032471 Transmembrane protease serine 4 Human genes 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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Abstract
본 발명은 클럭의 듀티 왜곡을 칩 내부에서 보정하여 출력 클럭의 듀티 또는 출력 데이터의 밸리드 윈도우(valid window)를 확보함으로써 신호 보전을 높여 고속 칩에 적용 가능한 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프를 제공하기 위한 것으로서, 서로 다른 위상을 갖는 듀티가 보정된 클럭 신호를 입력받아 레벨로 전환하여 제 1 및 제 2 신호에 따른 듀티 미스매치를 검출하는 듀티 검출기와, 상기 듀티 검출기에서 검출된 제 1 및 제 2 신호의 펄스차를 비교하여 듀티 차를 판정하는 전압 비교부와, 상기 전압 비교부에서 판정된 듀티 차에 따라 업 카운팅 또는 다운 카운팅을 수행하는 카운터와, 상기 카운터에서 카운팅된 값으로 결정된 가중치에 따라 온/오프되는 인버터의 개수 및 크기 중 적어도 하나를 조절함으로서 보간 계수(interpolation factor)를 변경하는 DCC 믹서와, 상기 가중치를 결정하고, DCC 믹서의 온/오프 인버터 개수를 변경하도록 제어하는 DCC 제어부를 포함하는데 있다.
DLL, DCC, 클로즈 루프, 디지털 보간
Description
도 1 은 종래기술에 따른 오픈 루프 디지털 타입의 DCC를 갖는 지연 고정 루프의 전체 블록도이다.
도 2 는 도 1의 DCC 믹서의 세부 구성도이다.
도 3 은 도 2에 도시된 DCC 믹서의 동작 파형을 나타낸 타이밍도이다.
도 4 는 본 발명에 따른 오픈 루프 디지털 타입의 DCC를 갖는 지연 고정 루프의 전체 블록도이다.
도 5 는 도 4의 DCC 믹서의 세부 구성도이다.
도 6 는 도 4의 듀티 검출기를 상세히 나타낸 회로도이다.
*도면의 주요부분에 대한 부호의 설명
110, 210 : 버퍼 120, 220 : 지연 루프부
121, 221 : 제 1 제어기 122, 222 : 제 1 지연라인
123, 223 : 제 2 제어기 124, 224 : 제 2 지연라인
130, 230 : 듀티 사이클 보정회로 131 : 제 3 위상 검출부
132, 235 : DCC 제어부 133, 231 : 제 1 DCC 믹서
134 : 제 2 DCC 믹서 140, 240 : 제 1 모델부
150, 250 : 제 1 위상 검출부 160, 260 : 제 2 모델부
170, 270 : 제 2 위상 검출부 180, 280 : 페이즈 스플리터
232 : 카운터 233 : 전압 비교부
234 : 듀티 검출기
본 발명은 클로즈(close) 루프 디지털 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프(Delay Locked Loop : DLL)에 관한 것이다.
일반적으로 지연 고정 루프(Delay Locked Loop : DLL)는 반도체 기억 소자에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉, 외부에서 들어오는 클럭이 내부에서 사용될 때 지연 시간이 발생하는데, 이 지연시간을 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동일하게 동기되도록 하기 위해서 지연 고정 루프가 사용된다.
그런데, DDR/DDR2/DDR3 SDRAM 등과 같이 동작이 점차 고속화되면서 지연 고정 루프(DLL)의 성능에 크게 영향을 받게 되었다. 이에 따라 DLL에서 사용되는 클럭의 듀티 역시 중요한 문제로 떠오르게 되었는데, 클럭의 듀티 오차가 크게 되면 회로를 설계하는데 있어 설계 여유(margin)가 줄게 된다. 따라서 설계 여유를 충분히 확보하기 위하여 클럭의 듀티를 교정하는 듀티 사이클 보정회로(Duty Cycle Correction circuit : DCC)가 DLL에 도입되고 있다.
즉, 고속 장치들이 리드 동작에 의해 외부로 나오는 데이터가 외부 클럭의 1 주기에 2개의 데이터가 균등하게 나올 경우에 데이터의 밸리드 윈도우(valid window)가 클리어하여 신호 보전(integrity)이 가장 우수하게 되는데, 이를 위해서는 칩 내부에서 데이터의 출력을 외부 클럭의 위상 대비 0° 180°의 위상을 갖는 데이터의 출력 제어가 필요하다.
듀티 사이클 보정회로(DCC)는 이와 같은 제어 클럭의 정확한 위상 출력을 위해서 외부 클럭 또는 내부 클럭의 듀티 에러를 보정하는 회로로서, 클로즈 루프(closed loop) 아날로그 타입과 오픈 루프(open loop) 디지털 타입(페이즈 믹서 타입(phase mixer type))이 사용되고 있다.
첫 번째, 클로즈 루프 아날로그 타입의 DCC는 고성능을 나타내지만 큰 레이아웃(layout) 면적 및 전류소모가 크며 고속 동작이 어려워 고속 장치에의 적용에는 무리가 있다.
두 번째, 오픈 루프 디지털 타입(페이즈 믹서 타입)의 DCC는 스위치 인버터를 병렬 연결하여 구성되는 페이즈 믹서를 포함하여 고속 장치에 적합한 타입으로 고속 장치에 주로 사용된다.
도 1 은 종래기술에 따른 오픈 루프 디지털 타입의 DCC를 갖는 지연 고정 루프의 전체 블록도로서, 버퍼(110), 지연 루프부(120), 듀티 사이클 보정회로(DCC)(130), 제 1 모델부(140), 제 1 위상 검출부(150), 제 2 모델부(160), 제 2 위상 검출부(170) 및 페이즈 스플리터(180)를 포함한다.
도 1을 참조하면, 버퍼(110)는 외부 클럭 신호(CLK, /CLK)를 입력받아 클럭의 에지에서 활성화되는 동일 위상을 갖는 두 개의 클럭 입력 신호(rclk, refclk)를 생성한다.
지연 루프부(120)는 제 1 위상 검출부(150) 및 제 2 위상 검출부(170)의 제 1 비교신호(CP1) 및 제 2 비교신호(CP2)에 응답하여 버퍼(110)로부터 입력되는 클럭 입력신호(rclk)를 소정 시간만큼 지연시킨다. 이때, 지연 루프부(120)는 제 1 제어기(121), 제 1 지연라인(122), 제 2 제어기(123) 및 제 2 지연라인(124)을 포함한다.
지연 루프부(120)의 제 1 제어기(121)는 제 1 위상 검출부(150)로부터 출력되는 제 1 비교신호(CP1)에 따라 버퍼(110)로부터 출력되는 클럭 입력신호(rclk)의 지연량을 조절할 수 있는 제 1 제어신호를 생성한다. 또한 지연 루프부(120)의 제 1 지연라인(122)은 제 1 제어기(121)로부터 출력되는 제 1 제어신호에 응답하여 클럭 입력신호(rclk)를 소정 시간 지연시킨 제 1 클럭신호(clk1)를 생성한다.
그리고 지연 루프부(120)의 제 2 제어기(123)는 제 2 위상 검출기(170)로부터 출력되는 제 2 비교신호(CP2)에 따라 버퍼(110)로부터 출력되는 클럭 입력신호(rclk)의 지연량을 조절할 수 있는 제 2 제어신호를 생성한다. 또한, 지연 루프부(120)의 제 2 지연라인(124)은 제 2 제어기(123)로부터 출력되는 제 2 제어신호에 응답하여 클럭 입력 신호(rclk)를 소정시간 지연 및 반전시킨 제 2 클럭신호(clk2)를 생성한다.
듀티 사이클 보정회로(130)는 지연 루프부(120)로부터 제 1 클럭신호(clk1) 및 제 2 클럭신호(clk2)를 입력받아 제 1 혼합 클럭신호 및 제 2 혼합 클럭신호를 생성하게 된다. 이때, 제 1 혼합 클럭신호 및 제 2 혼합 클럭신호의 상향 에지는 각각 제 1 클럭신호(clk1)와 제 2 클럭신호(clk2)의 두 상향에지(rising edge) 중간으로 이동되고, 하향 에지는 각각 제 1 클럭신호(clk1)와 제 2 클럭신호(clk2)의 두 하향에지(falling edge) 중간으로 이동되는 신호이다. 이때, 듀티 사이클 보정회로(130)는 제 3 위상 검출부(131), DCC 제어부(132), 제 1 DCC 믹서(133) 및 제 2 DCC 믹서(134)를 포함한다.
듀티 사이클 보정회로(130)의 제 3 위상 검출부(131)는 지연 루프부(120)로부터 각각 제 1 클럭신호(clk1) 및 제 2 클럭신호(clk2)의 반전된 값을 입력받고, 제 1 클럭신호(clk1) 및 제 2 클럭신호(clk2)의 하향 에지 중 어느 것이 앞서는지를 나타내는 위상감지 신호를 생성한다.
듀티 사이클 보정회로(130)의 DCC 제어부(132)는 제 3 위상 검출부(131)로부터 입력되는 위상 감지 신호에 따라 가중치(K)를 결정한다. 여기서 가중치(K)는 복수개의 가중 신호를 포함할 수 있다.
듀티 사이클 보정회로(130)의 제 1 DCC 믹서(130)는 DCC 제어부(132)에서 가중치(K)를 입력받아 제 1 클럭신호(clk1)에는 1에서 가중치를 뺀(1-K) 값을 가산하고, 제 2 클럭신호(clk2)에는 가중치(K)를 가산하여, 듀티를 조정한 제 1 혼합 클럭신호를 생성한다. 그리고 듀티 사이클 보정회로(130)의 제 2 DCC 믹서(134)는 DCC 제어부(132)에서 가중치(K)를 입력받아 제 1 클럭신호(clk1)에는 가중치(K)를 가산하고, 제 2 클럭신호(clk2)에는 1에서 가중치를 뺀(1-K) 값을 가산하여, 듀티를 조정한 제 2 혼합 클럭신호를 생성한다.
제 1 모델부(140)는 클럭이 제공되는 내부회로의 지연 경로를 모델링한 지연회로로서 듀티 사이클 보정회로(130)로부터 듀티가 조절된 제 1 DCC 믹서(133)의 클럭신호인 제 1 혼합 클럭 신호(fbclk1)를 입력받아 외부에서 인가된 클럭과 실제 내부 클럭간의 시간차를 보상하고 제 1 보상 클럭 신호(iclk1)를 생성한다.
제 1 위상 검출부(150)는 버퍼(110)에서 출력되는 기준 클럭 신호(refclk)를 입력받아 제 1 모델부(140)로부터 출력되는 제 1 보상 클럭 신호(iclk1)와 비교하여 제 1 비교 신호(CP1)를 생성한다.
제 2 모델부(160)는 클럭이 제공되는 내부회로의 지연 경로를 모델링한 지연회로로서 듀티 사이클 보정회로(130)로부터 듀티가 조절된 제 2 믹서(134)의 클럭신호인 제 2 혼합 클럭 신호(fbclk2)를 입력받아 외부에서 인가된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고 제 2 보상 클럭 신호(iclk2)를 생성한다.
제 2 위상 검출부(170)는 버퍼(110)에서 출력되는 기준 클럭 신호(refclk)를 입력받아 제 2 모델부(160)로부터 출력되는 제 2 보상 클럭 신호(iclk2)와 비교하여 제 2 비교 신호(CP2)를 생성한다.
페이즈 스플리터(180)는 제 1 DCC 믹서(133)에서 출력되는 제 1 혼합 클럭신호(fbclk1)를 0°위상과 180°위상을 갖는 2개의 듀티가 보정된 클럭 신호(CLK, /CLK)를 생성한다.
도 2 는 도 1의 DCC 믹서의 세부 구성도이고, 도 3 은 도 2에 도시된 DCC 믹서의 동작 파형을 나타낸 타이밍도이다. 제 1 및 제 2 DCC 믹서는 동일한 구성 및 동작을 나타내며, 용이한 설명을 위해 제 1 DCC 믹서로 설명한다.
도 2 및 도 3을 참조하여 설명하면, 제 1 DCC 믹서(133)는 다수의 스위치 인버터가 병렬 연결되고, 드레인이 공통으로 연결된 페이즈 믹서로 구성된다. 그리고 제 1 DCC 믹서(133)는 외부 클럭(CLK, /CLK)을 입력받아 생성한 입력 클럭(rclk)의 상향 에지(rising edge)를 기준 클럭(reflck)의 상향 에지에 정렬한 제 1 클럭 신호(clk1)와, 외부 클럭(CLK, /CLK)을 입력받아 생성한 입력 클럭(rclk)의 하향 에지(falling edge)를 기준 클럭(refclk)의 하향 에지에 정렬한 제 2 클럭 신호(clk2)가 각각 입력신호로 입력된다.
이때, 두 입력신호인 제 1 클럭 신호(clk1)와 제 2 클럭 신호(clk2)는 제 1, 2 지연라인(122)(124)의 동작에 의해 펄스 너비가 서로 다른 tPH-D(high pulse width)와 tPL+D(low pulse width)를 가지며 정렬되어 있다.
그러면, DCC 믹서(133)는 tPH-D(high pulse width)를 갖는 제 1 클럭 신호(clk1)와 tPL+D(low pulse width)를 갖는 제 2 클럭 신호(clk2)를 입력으로 제 1 클럭신호(clk1)와 제 2 클럭신호(clk2)의 위상이 반전되어 있는 구간의 평균에서 출력인 clkout을 발생하게 된다. 이에 따라, clkout의 tPH와 tPL은 같은 너비를 갖는 파형을 얻게 된다.
이때, 병렬 연결된 인버터의 온/오프 개수는 DCC 제어부(132)에서 출력되는 가중치(K) 설정을 위한 제어신호(s1<0:n>)에 따라 고정되어 구동량이 결정된다. 이는 지연 고정 루프가 오픈 루프로 구성됨으로서 출력되는 clkout의 듀티를 실시간으로 피드백 받을 수 없어서, 설계시 적절한 온/오프 개수를 선택하여 고정시킬 수 밖에 없다.
그러나, 이와 같이 지연 고정 루프는 오픈 루프로 구성됨으로서 프로세스, 전압, 온도 등의 변화가 발생하게 되면 보정되는 위상이 정확한 중간 값을 갖지 못하여 에러 범위를 갖게 된다. 아울러 이런 페이즈 에러는 듀티 교정의 정확성을 감소시키는 원인으로 작용하게 됨으로써 칩의 고속 동작을 방해하는 원인으로 작용하게 된다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 프로세스, 전압, 온도 등의 변화에 둔감한 클로즈(close) 루프 디지털 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 클럭의 듀티 왜곡을 칩 내부에서 보정하여 출력 클럭의 듀티 또는 출력 데이터의 밸리드 윈도우(valid window)를 확보함으로써 신호 보전을 높여 고속 칩에 적용 가능한 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 클로즈(close) 루프 디지털 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프의 특징은 서로 다른 위상을 갖는 듀티가 보정된 클럭 신호를 입력받아 레벨로 전환하여 제 1 및 제 2 신호에 따른 듀티 미스매치를 검출하는 듀티 검출기와, 상기 듀티 검출기에서 검출된 제 1 및 제 2 신호의 펄스차를 비교하여 듀티 차를 판정하는 전압 비교부와, 상기 전압 비교부에서 판정된 듀티 차에 따라 업 카운팅 또는 다운 카운팅을 수행하는 카운터와, 상기 카운터에서 카운팅된 값으로 결정된 가중치에 따라 온/오프되는 인버터의 개수 및 크기 중 적어도 하나를 조절함으로서 보간 계수(interpolation factor)를 변경하는 DCC 믹서와, 상기 가중치를 결정하고, DCC 믹서의 온/오프 인버터 개수를 변경하도록 제어하는 DCC 제어부를 포함하는데 있다.
바람직하게 상기 듀티 검출기는 상기 제 1 및 제 2 신호를 전압 등의 레벨로 전환하여 듀티 미스매치를 판별하고 증폭하는 차동 증폭기와, 상기 증폭된 제 1 및 제 2 신호를 각각 충전하여 충전되는 전하량의 차를 이용하여 미스매치되는 듀티를 검출하는 챠지 펌프를 포함하는 것을 특징으로 한다.
바람직하게 상기 카운터는 쉬프트 레지스터 타입 또는 양방향 타입 중 어느 하나의 타입으로 구성되는 것을 특징으로 한다.
바람직하게 상기 DCC 믹서는 스위치 인버터로 동일 너비를 갖는 인버터의 병렬 구조, 또는 서로 다른 너비를 갖는 인버터의 병렬구조 중 어느 하나로 구성되는 것을 특징으로 한다.
바람직하게 상기 DCC 제어부는 칩의 노멀 상태, 셀프 리플리쉬(self refresh), 전원의 다운 상황에 따라 피드백 루프의 업데이트 시간 조절, 스위치 온/오프, 리셋 기능을 제어하는 것을 특징으로 한다.
바람직하게 상기 듀티 검출기는 서로 180°위상을 갖는 두 클럭 신호를 입력받는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 클로즈(close) 루프 디지털 듀티 사이클 보정 회로를 갖는 지연 고정 루프의 특징은 외부 클럭 신호를 입력받아 클럭의 에지에서 활성화되는 동일 위상을 갖는 클럭 입력 신호 및 기준 클럭 신호를 생성하는 버퍼와, 상기 기준 클럭 신호 및 보상된 클럭 신호의 비교를 통해 출력된 제 1 비교신호 및 제 2 비교신호에 응답하여 상기 클럭 입력신호를 소정시간만큼 지연시킨 제 1 클럭신호 및 제 2 클럭신호를 출력하는 지연 루프부와, 상기 지연 루프부로부터 제 1 클럭신호 및 제 2 클럭신호를 입력받아 실시간으로 피드백 받은 듀티가 적용된 가중치를 이용하여 제 1 혼합 클럭신호를 생성하는 듀티 사이클 보정회로와, 상기 듀티 사이클 보정회로로부터 제 1 혼합 클럭신호를 입력받아 서로 다른 위상을 갖는 듀티가 보정된 클럭 신호를 피드백하는 페이즈 스플리터와, 듀티 사이클 보정회로로부터 제 1 혼합 클럭 신호를 입력받아 외부에서 인가된 클럭과 내부 클럭 간의 시간차를 보상하고 제 1 보상 클럭 신호를 생성하는 제 1 모델부와, 버퍼에서 출력되는 기준 클럭 신호와 제 1 모델부에서 출력되는 제 1 보상 클럭 신호를 입력으로 두 신호의 비교를 통해 생성한 제 1 비교 신호를 상기 지연 루프부로 출력하는 제 1 위상 검출부와, 상기 지연 루프부로부터 제 2 클럭신호를 입력받아 외부에서 인가된 클럭과 내부 클럭간의 시간 차이를 보상하고 제 2 보상 클럭 신호를 생성하는 제 2 모델부와, 버퍼에서 출력되는 기준 클럭 신호와 제 2 모델부에서 출력되는 제 2 보상 클럭 신호를 입력으로 두 신호의 비교를 통해 생성한 제 2 비교 신호를 상기 지연 루프부로 출력하는 제 2 위상 검출부를 포함하는데 있다.
바람직하게 상기 지연 루프부는 상기 제 1 위상 검출부로부터 입력되는 제 1 비교신호에 따라 버퍼로부터 입력되는 클럭 입력신호의 지연량을 조절할 수 있는 제 1 제어신호를 생성하는 제 1 제어기와, 상기 제 1 제어기로부터 입력되는 제 1 제어신호에 응답하여 클럭 입력신호를 소정 시간 지연시킨 제 1 클럭신호를 생성하는 제 1 지연라인과, 상기 제 2 위상 검출부로부터 입력되는 제 2 비교신호에 따라 버퍼로부터 입력되는 클럭 입력신호의 지연량을 조절할 수 있는 제 2 제어신호를 생성하는 제 2 제어기와, 상기 제 2 제어기로부터 입력되는 제 2 제어신호에 응답하여 클럭 입력신호를 소정 시간 지연시킨 제 2 클럭신호를 생성하는 제 2 지연라인을 포함하는 것을 특징으로 한다.
바람직하게 상기 듀티 사이클 보정회로에서 상기 제 1 혼합 클럭신호의 상향 에지는 각각 제 1 클럭신호와 제 2 클럭신호의 두 상향에지(rising edge) 중간으로 이동되고, 하향 에지는 각각 제 1 클럭신호와 제 2 클럭신호의 두 하향에지(falling edge) 중간으로 이동되는 신호인 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 클로즈(close) 루프 디지털 듀티 사이클 보정 회로를 갖는 지연 고정 루프의 다른 특징은 듀티 사이클 보정 회로를 갖는 지연 고정 루프에 있어서, 상기 듀티 사이클 보정 회로는 상기 기재된 구조로 구성되는 것을 특징으로 한다.
본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 클로즈 루프(close loop) 디지털 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4 는 본 발명에 따른 오픈 루프 디지털 타입의 DCC를 갖는 지연 고정 루프의 전체 블록도로서, 버퍼(210), 지연 루프부(220), 듀티 사이클 보정회로(DCC)(230), 제 1 모델부(240), 제 1 위상 검출부(250), 제 2 모델부(260), 제 2 위상 검출부(270) 및 페이즈 스플리터(280)를 포함한다.
도 4를 참조하면, 버퍼(210)는 외부 클럭 신호(CLK, /CLK)를 입력받아 클럭의 에지에서 활성화되는 동일 위상을 갖는 두 개의 클럭 입력 신호(rclk, refclk)를 생성한다.
지연 루프부(120)는 제 1 위상 검출부(250) 및 제 2 위상 검출부(270)의 제 1 비교신호(CP1) 및 제 2 비교신호(CP2)에 응답하여 버퍼(210)로부터 입력되는 클럭 입력신호(rclk)를 소정 시간만큼 지연시킨다. 이때, 지연 루프부(220)는 제 1 제어기(221), 제 1 지연라인(222), 제 2 제어기(223) 및 제 2 지연라인(224)을 포함한다.
지연 루프부(220)의 제 1 제어기(221)는 제 1 위상 검출부(250)로부터 입력되는 제 1 비교신호(CP1)에 따라 버퍼(210)로부터 입력되는 클럭 입력신호(rclk)의 지연량을 조절할 수 있는 제 1 제어신호를 생성한다. 또한 지연 루프부(220)의 제 1 지연라인(222)은 제 1 제어기(221)로부터 입력되는 제 1 제어신호에 응답하여 클럭 입력신호(rclk)를 소정 시간 지연시킨 제 1 클럭신호(clk1)를 생성한다.
그리고 지연 루프부(220)의 제 2 제어기(223)는 제 2 위상 검출기(270)로부터 입력되는 제 2 비교신호(CP2)에 따라 버퍼(210)로부터 입력되는 클럭 입력신호(rclk)의 지연량을 조절할 수 있는 제 2 제어신호를 생성한다. 또한, 지연 루프부(220)의 제 2 지연라인(224)은 제 2 제어기(223)로부터 입력되는 제 2 제어신호에 응답하여 클럭 입력 신호(rclk)를 소정시간 지연 및 반전시킨 제 2 클럭신호(clk2)를 생성한다.
듀티 사이클 보정회로(230)는 지연 루프부(220)로부터 제 1 클럭신호(clk1) 및 제 2 클럭신호(clk2)를 입력받아 실시간으로 피드백 받은 듀티가 적용된 가중치(K)를 이용하여 제 1 혼합 클럭신호를 생성하게 된다. 이때, 제 1 혼합 클럭신호의 상향 에지는 각각 제 1 클럭신호(clk1)와 제 2 클럭신호(clk2)의 두 상향에지(rising edge) 중간으로 이동되고, 하향 에지는 각각 제 1 클럭신호(clk1)와 제 2 클럭신호(clk2)의 두 하향에지(falling edge) 중간으로 이동되는 신호이다.
그리고 페이즈 스플리터(280)는 DCC 믹서(231)에서 출력되는 제 1 혼합 클럭신호(fbclk1)를 0°위상과 180°위상을 갖는 2개의 듀티가 보정된 클럭 신호(CLK, /CLK)로 분배한다.
이때, 듀티 사이클 보정회로(230)는 DCC 믹서(231), 카운터(232), 전압 비교부(233), 듀티 검출기(234) 및 DCC 제어부(235)를 포함한다.
듀티 사이클 보정회로(230)의 듀티 검출기(234)는 페이즈 스플리터(280)로부터 0°위상과 180°위상을 갖는 2개의 듀티가 보정된 클럭 신호(CLK, /CLK)를 입력받아 전압 등의 레벨로 전환하여 DCC(RCKVO) 및 DCCB(FCKVO)에 따른 듀티 미스매치를 판별/증폭한다.
이어 듀티 사이클 보정회로(230)의 전압 비교부(233)는 듀티 검출기(234)로부터 판별/증폭된 전류 또는 전압신호인 DCC(RCKVO) 및 DCCB(FCKVO)의 펄스차를 비교하여 듀티 차를 판정한다.
그리고 듀티 사이클 보정회로(230)의 카운터(232)는 전압 비교부(233)에서 판정된 듀티 차에 따라 출력되는 업 카운팅 신호(INC) 또는 다운 카운팅 신호(DEC)를 통해 업 카운팅 또는 다운 카운팅을 수행한다. 이때, 카운터(232)는 DCC 믹서(231)의 인버터 사이즈 및 개수에 따라 쉬프트 레지스터 타입, 양방향 타입 등 다양한 카운터가 적용가능하다.
그리고 듀티 사이클 보정회로(230)의 DCC 믹서(231)는 카운터(232)에서 카운팅된 값(CNT<0:n>)으로 가중치(K)를 결정하여 온/오프되는 인버터의 개수를 조정하거나, 또는 온/오프되는 인버터의 개수 및 크기를 조절함으로서 보간 계수(interpolation factor)를 변경하여 페이즈 에러 즉, 듀티 에러 없는 클럭을 출력하게 된다. 여기서 가중치(K)는 복수개의 가중 신호를 포함할 수 있다. 이때, DCC 믹서(231)는 카운터(232)의 종류에 따라 동일 사이즈의 인버터를 병렬로 형성할 수도 있고, 사이즈를 틀리게 하여 온되는 인버터의 너비를 조합할 수도 있다. 즉, 도 5와 같이 스위치 인버터로 동일 너비를 갖는 인버터의 병렬 구조, 또는 서로 다른 너비를 갖는 인버터의 병렬구조를 가진다.
이때, 듀티 사이클 보정회로(230)의 DCC 제어부(235)는 카운터(232)에서 카운팅된 값에 따라 가중치(K)를 결정하고 DCC 믹서(231)의 온/오프 인버터 개수를 변경하도록 제어한다. 또한, DCC 제어부(235)는 칩의 노멀 상태, 특별 기능(self refresh, 전원 다운 등)등의 상황에 따라 피드백 루프의 업데이트 시간 조절, 스위치 온/오프, 리셋 등을 기능을 제어한다.
이처럼, 듀티 사이클 보정회로(230)의 DCC 믹서(231)는 DCC 제어부(235)에서 결정된 가중치(K)를 카운터(232)를 통해 입력받아 제 1 클럭신호(clk1) 및 제 2 클럭신호(clk2)에는 가중치(K)를 가산하여, 듀티를 조정한 제 1 혼합 클럭신호를 생성하므로서, 클럭의 듀티 왜곡을 칩 내부에서 보정되어 출력 클럭의 듀티 또는 출력 데이터의 밸리드 윈도우(valid window)를 확보할 수 있게 된다.
제 1 모델부(240)는 듀티 사이클 보정회로(230)로부터 듀티가 조절된 DCC 믹서(231)의 클럭신호인 제 1 혼합 클럭 신호(fbclk1)를 입력받아 외부에서 인가된 클럭과 실제 내부 클럭간의 시간차를 보상하고 제 1 보상 클럭 신호(iclk1)를 생성한다.
제 1 위상 검출부(250)는 버퍼(210)에서 출력되는 기준 클럭 신호(refclk)를 입력받아 제 1 모델부(240)로부터 출력되는 제 1 보상 클럭 신호(iclk1)와 비교하여 제 1 비교 신호(CP1)를 생성한다.
제 2 모델부(260)는 지연 루프부(220)로부터 제 2 클럭신호(clk2)를 입력받아 외부에서 인가된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고 제 2 보상 클럭 신호(iclk2)를 생성한다. 이때, 바람직하게 제 2 모델부(260)는 내부에 종래의 제 2 믹서(134)에 해당되는 수단을 포함함으로서, 제 2 보상 클럭 신호(iclk2)를 생성하기 전에 제 2 클럭신호(clk2)의 듀티를 먼저 조절한다.
그리고 제 2 위상 검출부(270)는 버퍼(110)에서 출력되는 기준 클럭 신호(refclk)를 입력받아 제 2 모델부(260)로부터 출력되는 제 2 보상 클럭 신호(iclk2)와 비교하여 제 2 비교 신호(CP2)를 생성한다.
도 6 는 도 4의 듀티 검출기를 상세히 나타낸 회로도이다.
도 6과 같이, 듀티 검출기(234)는 챠지 펌프(CAP1)(CAP2)와 차동 증폭기(AM1)(AM2)로 구성된다. 이때, 상기 듀티 검출기(234)의 출력은 증폭방법에 따라 전류 또는 전압으로 출력가능하다.
듀티 검출기(234)의 동작을 살펴보면, 페이즈 스플리터(280)에서 출력되는 0°위상과 180°위상을 갖는 2개의 듀티가 보정된 클럭 신호(CLK, /CLK) 중 RCLK(CLK)의 하이 펄스가 FCLK(/CLK)의 하이 펄스보다 크다고 한다면 ① 패스(path)로 흐르는 전류의 양이 ② 패스로 흐르는 전류의 양보다 많다는 것을 의미한다.
그러면, 외부 바이어스 전압(VBIAS)에 디스에이블 신호가 인가되어 노드 B와 노드 A는 두개의 차동 증폭회로에 인가된다. 그래서, 제 1 차동 증폭기(AM1)는 DCC(RCKVO) 신호를 출력하고, 제 2 차동 증폭기(AM2)는 DCCB(FCKVO) 신호를 출력한다. 이에 따라, DCCB로 흐르는 전류의 양이 DCC로 흐르는 전류의 양에 비해 작아지게 된다.
따라서, 듀티 검출기(234)는 DCC(RCKVO)에 연결되어 있는 제 1 커패시터(CAP1)와 DCCB(FCKVO)에 연결되어 있는 제 2 커패시터에 충전되는 전하량의 차를 가져오게 되는데, RCLK(CLK)의 하이 펄스가 FCLK(/CLK)의 하이 펄스보다 크면, 상 기의 RCLK 펄스의 하이 펄스가 크게 되어 DCCB에 충전되는 전하량이 작아 DCCB의 레벨이 DCC에 비해 낮아지게 된다.
이처럼, 듀티 검출기(234)가 페이즈 스플리터(280)에서 출력되는 신호의 듀티를 실시간으로 피드백 받고, 이 피드백 받은 듀티를 이용하여 카운터(232)에서 카운팅한 후 가중치(K)를 결정하고, 이 결정된 가중치를 이용하여 DCC 믹서(231)의 온/오프 인버터 개수를 변경하므로서, 외부의 프로세스, 전압, 온도 등의 변화에 적응된 가중치를 결정할 수 있게 된다.
이상에서 설명한 바와 같은 본 발명에 따른 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프는 다음과 같은 효과가 있다.
첫째, 고속으로 동작하며 DCC(Duty Cycle Corrector)를 사용하는 모든 장치에 사용 가능하다.
둘째, 고속 동작을 갖는 DRAM에서 클로즈 루프 디지털(closed loop digital) DCC를 구성함으로서, 페이즈 에러 즉, 클럭의 듀티 오차없는 클럭의 구현으로 신호 보전을 개선하여 고속 제품의 품질 및 생산을 향상시킬 수 있다.
Claims (10)
- 서로 다른 위상을 갖는 듀티가 보정된 클럭 신호를 입력받아 전류 또는 전압 레벨로 전환하는 제 1 및 제 2 신호에 따른 듀티 미스매치를 검출하는 듀티 검출기;상기 듀티 검출기에서 검출된 제 1 및 제 2 신호의 펄스차를 비교하여 듀티 차를 판정하는 전압 비교부;상기 전압 비교부에서 판정된 듀티 차에 따라 업 카운팅 또는 다운 카운팅을 수행하는 카운터;상기 카운터에서 카운팅된 값으로 결정된 가중치에 따라 온/오프되는 인버터의 개수 및 크기 중 적어도 하나를 조절함으로서 보간 계수(interpolation factor)를 변경하는 DCC 믹서; 및상기 가중치를 결정하고, DCC 믹서의 온/오프 인버터 개수를 변경하도록 제어하는 DCC 제어부를 포함하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서, 상기 듀티 검출기는상기 제 1 및 제 2 신호를 전압 또는 전류 레벨로 전환하여 듀티 미스매치를 판별하고 증폭하는 차동 증폭기; 및상기 증폭된 제 1 및 제 2 신호를 각각 충전하여 충전되는 전하량의 차를 이용하여 미스매치되는 듀티를 검출하는 챠지 펌프를 포함하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 카운터는 쉬프트 레지스터 타입 또는 양방향 타입 중 어느 하나의 타입으로 구성되는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서, 상기 DCC 믹서는스위치 인버터로 동일 너비를 갖는 인버터의 병렬 구조, 또는 서로 다른 너비를 갖는 인버터의 병렬구조 중 어느 하나로 구성되는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 DCC 제어부는 칩의 노멀 상태, 셀프 리플리쉬(self refresh), 전원의 다운 상황에 따라 피드백 루프의 업데이트 시간 조절, 스위치 온/오프, 리셋 기능을 제어하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 듀티 검출기는 서로 180°위상을 갖는 두 클럭 신호를 입력받는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 외부 클럭 신호를 입력받아 클럭의 에지에서 활성화되는 동일 위상을 갖는 클럭 입력 신호 및 기준 클럭 신호를 생성하는 버퍼;상기 기준 클럭 신호 및 보상된 클럭 신호의 비교를 통해 출력된 제 1 비교신호 및 제 2 비교신호에 응답하여 상기 클럭 입력신호를 소정시간만큼 지연시킨 제 1 클럭신호 및 제 2 클럭신호를 출력하는 지연 루프부;상기 지연 루프부로부터 제 1 클럭신호 및 제 2 클럭신호를 입력받아 실시간으로 피드백 받은 듀티가 적용된 가중치를 이용하여 제 1 혼합 클럭신호를 생성하는 듀티 사이클 보정회로;상기 듀티 사이클 보정회로로부터 제 1 혼합 클럭신호를 입력받아 서로 다른 위상을 갖는 듀티가 보정된 클럭 신호를 피드백하는 페이즈 스플리터;듀티 사이클 보정회로로부터 제 1 혼합 클럭 신호를 입력받아 외부에서 인가된 클럭과 내부 클럭 간의 시간차를 보상하고 제 1 보상 클럭 신호를 생성하는 제 1 모델부;버퍼에서 출력되는 기준 클럭 신호와 제 1 모델부에서 출력되는 제 1 보상 클럭 신호를 입력으로 두 신호의 비교를 통해 생성한 제 1 비교 신호를 상기 지연 루프부로 출력하는 제 1 위상 검출부;상기 지연 루프부로부터 제 2 클럭신호를 입력받아 외부에서 인가된 클럭과 내부 클럭간의 시간 차이를 보상하고 제 2 보상 클럭 신호를 생성하는 제 2 모델부; 및버퍼에서 출력되는 기준 클럭 신호와 제 2 모델부에서 출력되는 제 2 보상 클럭 신호를 입력으로 두 신호의 비교를 통해 생성한 제 2 비교 신호를 상기 지연 루프부로 출력하는 제 2 위상 검출부를 포함하는 지연 고정 루프.
- 제 7 항에 있어서, 상기 지연 루프부는상기 제 1 위상 검출부로부터 입력되는 제 1 비교신호에 따라 버퍼로부터 입력되는 클럭 입력신호의 지연량을 조절할 수 있는 제 1 제어신호를 생성하는 제 1 제어기;상기 제 1 제어기로부터 입력되는 제 1 제어신호에 응답하여 클럭 입력신호를 소정 시간 지연시킨 제 1 클럭신호를 생성하는 제 1 지연라인;상기 제 2 위상 검출부로부터 입력되는 제 2 비교신호에 따라 버퍼로부터 입력되는 클럭 입력신호의 지연량을 조절할 수 있는 제 2 제어신호를 생성하는 제 2 제어기; 및상기 제 2 제어기로부터 입력되는 제 2 제어신호에 응답하여 클럭 입력신호를 소정 시간 지연시킨 제 2 클럭신호를 생성하는 제 2 지연라인을 포함하는 지연 고정 루프.
- 제 7 항에 있어서, 상기 듀티 사이클 보정회로에서상기 제 1 혼합 클럭신호의 상향 에지는 각각 제 1 클럭신호와 제 2 클럭신호의 두 상향에지(rising edge) 중간으로 이동되고, 하향 에지는 각각 제 1 클럭신호와 제 2 클럭신호의 두 하향에지(falling edge) 중간으로 이동되는 신호인 것을 특징으로 하는 지연 고정 루프.
- 듀티 사이클 보정 회로를 갖는 지연 고정 루프에 있어서,상기 듀티 사이클 보정 회로는 청구항 1 내지 청구항 6 중 어느 하나의 구조로 구성되는 것을 특징으로 하는 지연 고정 루프.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060099436A KR100843002B1 (ko) | 2006-10-12 | 2006-10-12 | 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060099436A KR100843002B1 (ko) | 2006-10-12 | 2006-10-12 | 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080032972A KR20080032972A (ko) | 2008-04-16 |
| KR100843002B1 true KR100843002B1 (ko) | 2008-07-01 |
Family
ID=39573313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060099436A KR100843002B1 (ko) | 2006-10-12 | 2006-10-12 | 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100843002B1 (ko) |
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| KR20080032972A (ko) | 2008-04-16 |
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