JPH0888545A - デューティ比補正方法および装置 - Google Patents
デューティ比補正方法および装置Info
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- JPH0888545A JPH0888545A JP6223072A JP22307294A JPH0888545A JP H0888545 A JPH0888545 A JP H0888545A JP 6223072 A JP6223072 A JP 6223072A JP 22307294 A JP22307294 A JP 22307294A JP H0888545 A JPH0888545 A JP H0888545A
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Abstract
(57)【要約】
【目的】本発明は電子回路に入力したパルス列のデュー
ティ比を崩すことなく回路内で伝送する技術に関し、特
にＬＳＩチップにおけるトランジスタの特性のバラツキ
によるクロックのデューティ比の崩れを小さくして信頼
性の高いハードウェアシステムの構築に寄与することを
目的とする。 【構成】極性が逆の２相のパルス列の各パルスの立上り
または立下りのいずれか一方を検出するパルスエッジ検
出手段と、該パルスエッジ検出手段で検出されたパルス
の立上りまたは立下りに同期して立上りと立下りを行う
パルス列を生成するパルス列生成手段とを備えたデュー
ティ比補正装置を回路内に組み込み、入力パルスを極性
が逆の２相パルスに変換するバッファを介して回路内に
入力されたパルス列のデューティ比の崩れを補正するよ
うに構成した。
ティ比を崩すことなく回路内で伝送する技術に関し、特
にＬＳＩチップにおけるトランジスタの特性のバラツキ
によるクロックのデューティ比の崩れを小さくして信頼
性の高いハードウェアシステムの構築に寄与することを
目的とする。 【構成】極性が逆の２相のパルス列の各パルスの立上り
または立下りのいずれか一方を検出するパルスエッジ検
出手段と、該パルスエッジ検出手段で検出されたパルス
の立上りまたは立下りに同期して立上りと立下りを行う
パルス列を生成するパルス列生成手段とを備えたデュー
ティ比補正装置を回路内に組み込み、入力パルスを極性
が逆の２相パルスに変換するバッファを介して回路内に
入力されたパルス列のデューティ比の崩れを補正するよ
うに構成した。
Description
【０００１】
【産業上の利用分野】本発明は電子回路（特に CMOS LS
I チップ内の回路）に入力した高速のパルス信号をデュ
ーティ比を崩すことなく回路内で伝送する技術に関す
る。
I チップ内の回路）に入力した高速のパルス信号をデュ
ーティ比を崩すことなく回路内で伝送する技術に関す
る。
【０００２】近年の CMOS LSI の高速化に伴い、 CMOS
LSI を用いて構成されるハードウェアシステム内で、供
給されるシステムクロック（LSI に入力された後、論理
回路等を介さずに出力されるクロック) の一層正確なデ
ューティ比保証が要求されている。
LSI を用いて構成されるハードウェアシステム内で、供
給されるシステムクロック（LSI に入力された後、論理
回路等を介さずに出力されるクロック) の一層正確なデ
ューティ比保証が要求されている。
【０００３】
【従来の技術】従来、例えば複数のLSI で構成されるハ
ードウェアシステムにおいては、システムクロック発生
器等で発生させた共通のシステムクロックを各 LSIに供
給してシステム全体の同期をとりつつシステムを作動し
ているが、このシステムクロックの供給には、図９
（ａ）に示すように共通のシステムクロック配線を通し
て各CMOS LSI チップに並列に分配していた。
ードウェアシステムにおいては、システムクロック発生
器等で発生させた共通のシステムクロックを各 LSIに供
給してシステム全体の同期をとりつつシステムを作動し
ているが、このシステムクロックの供給には、図９
（ａ）に示すように共通のシステムクロック配線を通し
て各CMOS LSI チップに並列に分配していた。
【０００４】
【発明が解決しようとする課題】しかし、図９（ａ）に
示すように CMOS LSI で演算処理したデータを CMOSL
SI が受け取って演算処理し、更にそのデータを CMOS
LSI が受け取って演算処理するような場合、データ
のパルス信号は CMOS LSI を通過する毎に遅延を生じ、
次第にシステムクロックとのタイミングがずれていく。
示すように CMOS LSI で演算処理したデータを CMOSL
SI が受け取って演算処理し、更にそのデータを CMOS
LSI が受け取って演算処理するような場合、データ
のパルス信号は CMOS LSI を通過する毎に遅延を生じ、
次第にシステムクロックとのタイミングがずれていく。
【０００５】図９（ｂ）にはシステムクロックとデータ
パルスとのタイミングがずれていく過程が図示されてい
る。 CMOS LSI に入力されるデータパルスＤＡＴＡ１
はシステムクロックＣＬＫとタイミングが一致している
が、 CMOS LSI で演算処理された後のデータパルスＤ
ＡＴＡ２は遅延時間ｔ１だけシステムクロックＣＬＫと
タイミングがずれ、 CMOS LSI で演算処理された後の
データパルスＤＡＴＡ３は更に累積した遅延時間ｔ２だ
けシステムクロックＣＬＫとタイミングがずれている。
システムクロックＣＬＫが高速になるとこのタイミング
のズレが問題となり、システムの動作に悪影響を及ぼす
ようになる。
パルスとのタイミングがずれていく過程が図示されてい
る。 CMOS LSI に入力されるデータパルスＤＡＴＡ１
はシステムクロックＣＬＫとタイミングが一致している
が、 CMOS LSI で演算処理された後のデータパルスＤ
ＡＴＡ２は遅延時間ｔ１だけシステムクロックＣＬＫと
タイミングがずれ、 CMOS LSI で演算処理された後の
データパルスＤＡＴＡ３は更に累積した遅延時間ｔ２だ
けシステムクロックＣＬＫとタイミングがずれている。
システムクロックＣＬＫが高速になるとこのタイミング
のズレが問題となり、システムの動作に悪影響を及ぼす
ようになる。
【０００６】遅延によるシステムクロックとデータパル
スとのタイミングのズレの問題に対する解決策として、
図１０（ａ）に示すようにシステムクロックも CMOS LS
I チップ内を伝送させる方法が提案される。この方法に
よれば各 CMOS LSI チップ内でのシステムクロックとデ
ータパルスとの遅延が同じになるので、データパルスが
CMOS LSI を通過する毎にシステムクロックとのタイミ
ングのズレが累積する問題はなくなる。
スとのタイミングのズレの問題に対する解決策として、
図１０（ａ）に示すようにシステムクロックも CMOS LS
I チップ内を伝送させる方法が提案される。この方法に
よれば各 CMOS LSI チップ内でのシステムクロックとデ
ータパルスとの遅延が同じになるので、データパルスが
CMOS LSI を通過する毎にシステムクロックとのタイミ
ングのズレが累積する問題はなくなる。
【０００７】各 CMOS LSI チップ内ではシステムクロッ
クがチップ内の各処理回路に分配される。チップ内での
クロック配線長は相当な長さになるため、図１０（ｂ）
に示されるようにクロック配線上に複数のクロックバッ
ファを接続することでチップ内を伝送中にクロックが減
衰するのを防いでいる。
クがチップ内の各処理回路に分配される。チップ内での
クロック配線長は相当な長さになるため、図１０（ｂ）
に示されるようにクロック配線上に複数のクロックバッ
ファを接続することでチップ内を伝送中にクロックが減
衰するのを防いでいる。
【０００８】クロックがクロックバッファを通過する際
にはパルスの伝搬遅延が生じる。通常、 CMOS 回路など
のように回路を相補形のトランジスタで実現している場
合、これらのトランジスタの特性のバラツキのために立
上り伝搬遅延時間と立下り伝搬遅延時間には差がある。
そのため伝搬遅延によりパルスのデューティ比が崩れる
が、従来はクロック速度が低速であったためクロックの
パルス幅に対して伝搬遅延時間が十分に小さく、チップ
内ではクロックのデューティ比の崩れは問題になってい
ない。また、デューティ比の崩れを小さくするように考
慮されたクロックバッファの回路構成も提案されてい
る。
にはパルスの伝搬遅延が生じる。通常、 CMOS 回路など
のように回路を相補形のトランジスタで実現している場
合、これらのトランジスタの特性のバラツキのために立
上り伝搬遅延時間と立下り伝搬遅延時間には差がある。
そのため伝搬遅延によりパルスのデューティ比が崩れる
が、従来はクロック速度が低速であったためクロックの
パルス幅に対して伝搬遅延時間が十分に小さく、チップ
内ではクロックのデューティ比の崩れは問題になってい
ない。また、デューティ比の崩れを小さくするように考
慮されたクロックバッファの回路構成も提案されてい
る。
【０００９】しかし、クロック速度の高速化に伴い、図
１０（ｂ）のように多段接続されたCMOS LSI にシステ
ムクロックを順次通過させる場合、システムクロックの
デューティ比の崩れが累積されてシステムの正常な動作
を阻害するという問題が新たに発生している。すなわ
ち、図１１に示すように、 CMOS LSI は、入力のシス
テムクロックＣＬＫ（パルス幅Ｔ）に対して立上り伝搬
遅延時間ｔpdr と立下り伝搬遅延時間ｔpdf を生じさ
せ、デューティ比の崩れたシステムクロックＣＬＫ'
（パルス幅Ｔ' ）を出力する。同様に CMOS LSI 、 C
MOS LSI でも立上り伝搬遅延時間ｔpdr と立下り伝搬
遅延時間ｔpdf が生じるので、システムクロックのデュ
ーティ比の崩れは累積していく。例えば、立上り伝搬遅
延時間ｔpdr ＜立下り伝搬遅延時間ｔpdf の場合、図示
するようにシステムクロックのパルス幅が次第に拡大し
ていく。このようなデューティ比の崩れの問題は、伝送
するシステムクロックの速度を 100MHz 以上の高速にし
た場合にシステムの動作に影響を及ぼすことが分かって
いる。
１０（ｂ）のように多段接続されたCMOS LSI にシステ
ムクロックを順次通過させる場合、システムクロックの
デューティ比の崩れが累積されてシステムの正常な動作
を阻害するという問題が新たに発生している。すなわ
ち、図１１に示すように、 CMOS LSI は、入力のシス
テムクロックＣＬＫ（パルス幅Ｔ）に対して立上り伝搬
遅延時間ｔpdr と立下り伝搬遅延時間ｔpdf を生じさ
せ、デューティ比の崩れたシステムクロックＣＬＫ'
（パルス幅Ｔ' ）を出力する。同様に CMOS LSI 、 C
MOS LSI でも立上り伝搬遅延時間ｔpdr と立下り伝搬
遅延時間ｔpdf が生じるので、システムクロックのデュ
ーティ比の崩れは累積していく。例えば、立上り伝搬遅
延時間ｔpdr ＜立下り伝搬遅延時間ｔpdf の場合、図示
するようにシステムクロックのパルス幅が次第に拡大し
ていく。このようなデューティ比の崩れの問題は、伝送
するシステムクロックの速度を 100MHz 以上の高速にし
た場合にシステムの動作に影響を及ぼすことが分かって
いる。
【００１０】本発明は上述の問題点に鑑みてなされたも
のであり、電子回路内で生じるパルスのデューティ比の
崩れを補正する手段を提供することにより、特にＬＳＩ
チップにおけるトランジスタの特性のバラツキによるク
ロックのデューティ比の崩れを抑圧して、信頼性の高い
ハードウェアシステムの構築に寄与することを目的とす
る。
のであり、電子回路内で生じるパルスのデューティ比の
崩れを補正する手段を提供することにより、特にＬＳＩ
チップにおけるトランジスタの特性のバラツキによるク
ロックのデューティ比の崩れを抑圧して、信頼性の高い
ハードウェアシステムの構築に寄与することを目的とす
る。
【００１１】
【課題を解決するための手段】図１および図２は本発明
に係る原理説明図である。上述の問題を解決するため
に、本発明においては、入力パルスを極性が逆の２相パ
ルスに変換するバッファ５１を介して回路５０内に入力
されたパルス列Ａのデューティ比の崩れを補正するデュ
ーティ比補正装置であって、バッファ５１を介した２相
のパルス列Ｂp とＢn の各パルスの立上りまたは立下り
のいずれか一方を検出するパルスエッジ検出手段５３
と、パルスエッジ検出手段５３で検出されたパルスの立
上りまたは立下りに同期して立上りと立下りを行うパル
ス列Ｃを生成するパルス列生成手段５４とを備えたデュ
ーティ比補正装置５２を提供する。
に係る原理説明図である。上述の問題を解決するため
に、本発明においては、入力パルスを極性が逆の２相パ
ルスに変換するバッファ５１を介して回路５０内に入力
されたパルス列Ａのデューティ比の崩れを補正するデュ
ーティ比補正装置であって、バッファ５１を介した２相
のパルス列Ｂp とＢn の各パルスの立上りまたは立下り
のいずれか一方を検出するパルスエッジ検出手段５３
と、パルスエッジ検出手段５３で検出されたパルスの立
上りまたは立下りに同期して立上りと立下りを行うパル
ス列Ｃを生成するパルス列生成手段５４とを備えたデュ
ーティ比補正装置５２を提供する。
【００１２】また本発明においては、段状に接続される
複数の回路５０間でパルス列を伝送する方法であって、
該複数の回路５０の各々は、上記バッファ５１を介して
パルス列を回路内に入力し、該入力したパルス列のデュ
ーティ比の崩れを上記デューティ比補正装置５２を用い
て補正し、該補正したパルス列を回路外に出力し、該複
数の回路５０間でそれぞれ前段の回路が出力したパルス
列を後段の回路に入力するようにした回路間パルス列伝
送方法を提供する。
複数の回路５０間でパルス列を伝送する方法であって、
該複数の回路５０の各々は、上記バッファ５１を介して
パルス列を回路内に入力し、該入力したパルス列のデュ
ーティ比の崩れを上記デューティ比補正装置５２を用い
て補正し、該補正したパルス列を回路外に出力し、該複
数の回路５０間でそれぞれ前段の回路が出力したパルス
列を後段の回路に入力するようにした回路間パルス列伝
送方法を提供する。
【００１３】また、上記の回路間パルス列伝送方法にお
いて、該複数の回路５０間ではパルス列を差動信号とし
て伝送するようにし、上記バッファ５１は差動信号とし
てのパルス列を入力して極性が逆の２相パルスに変換す
る形態も可能である。ここで差動信号とは極性が逆の２
相の信号の差分をとったものとする。
いて、該複数の回路５０間ではパルス列を差動信号とし
て伝送するようにし、上記バッファ５１は差動信号とし
てのパルス列を入力して極性が逆の２相パルスに変換す
る形態も可能である。ここで差動信号とは極性が逆の２
相の信号の差分をとったものとする。
【００１４】
【作用】図１において、回路５０に入力されるパルス列
Ａはバッファ５１により極性が逆の２相パルス列ＢP と
ＢN に変換されてデューティ比補正装置５２に入力され
る。２相パルス列ＢP とＢN には入力パルス列Ａに対し
て立上り伝搬遅延時間ｔpdr と立下り伝搬遅延時間ｔpd
f が生じている。デューティ比補正装置５２において、
パルスエッジ検出手段５３は２相パルス列ＢP とＢN の
各パルスの立上りまたは立下りのいずれか一方を検出
し、パルス列生成手段５４はパルスエッジ検出手段５３
が検出したパルスの立上りまたは立下りに同期して立上
りと立下りを行うパルス列Ｃを生成する。
Ａはバッファ５１により極性が逆の２相パルス列ＢP と
ＢN に変換されてデューティ比補正装置５２に入力され
る。２相パルス列ＢP とＢN には入力パルス列Ａに対し
て立上り伝搬遅延時間ｔpdr と立下り伝搬遅延時間ｔpd
f が生じている。デューティ比補正装置５２において、
パルスエッジ検出手段５３は２相パルス列ＢP とＢN の
各パルスの立上りまたは立下りのいずれか一方を検出
し、パルス列生成手段５４はパルスエッジ検出手段５３
が検出したパルスの立上りまたは立下りに同期して立上
りと立下りを行うパルス列Ｃを生成する。
【００１５】パルスエッジ検出手段５３が２相パルス列
ＢP とＢN の各パルスの立上りを検出する場合、パルス
列Ｃはパルス列Ａの各パルスエッジに対してｔpdr の位
相遅れで同期しながら立上りと立下りを行うので、パル
ス列Ｃはパルス列Ａよりも位相がｔpdr だけ遅れた同波
形になる。また、パルスエッジ検出手段５３が２相パル
ス列ＢP とＢN の各パルスの立下りを検出する場合、パ
ルス列Ｃはパルス列Ａの各パルスエッジに対してｔpdf
の位相遅れで同期しながら立上りと立下りを行うので、
パルス列Ｃはパルス列Ａよりも位相がｔpdf だけ遅れた
同波形になる。したがってバッファ５１で生じたパルス
列ＢP とＢN のデューティ比の崩れはデューティ比補正
装置５２により補正されたことになる。
ＢP とＢN の各パルスの立上りを検出する場合、パルス
列Ｃはパルス列Ａの各パルスエッジに対してｔpdr の位
相遅れで同期しながら立上りと立下りを行うので、パル
ス列Ｃはパルス列Ａよりも位相がｔpdr だけ遅れた同波
形になる。また、パルスエッジ検出手段５３が２相パル
ス列ＢP とＢN の各パルスの立下りを検出する場合、パ
ルス列Ｃはパルス列Ａの各パルスエッジに対してｔpdf
の位相遅れで同期しながら立上りと立下りを行うので、
パルス列Ｃはパルス列Ａよりも位相がｔpdf だけ遅れた
同波形になる。したがってバッファ５１で生じたパルス
列ＢP とＢN のデューティ比の崩れはデューティ比補正
装置５２により補正されたことになる。
【００１６】図２（ａ）においては、図１（ａ）に示し
た回路５０を段状に複数個接続し、初段の回路に入力し
たパルス列を後段の回路に順次伝送させている。各回路
は入力パルス列のデューティ比の崩れを補正してから次
段の回路に出力するので、パルス列のデューティ比の崩
れが累積することはない。
た回路５０を段状に複数個接続し、初段の回路に入力し
たパルス列を後段の回路に順次伝送させている。各回路
は入力パルス列のデューティ比の崩れを補正してから次
段の回路に出力するので、パルス列のデューティ比の崩
れが累積することはない。
【００１７】図２（ｂ）においては、段状に複数個接続
した回路５０の回路間でパルス列を差動信号として伝送
している。各回路のバッファは差動信号を極性が逆の２
相のパルス列に変換してデューティ比補正装置５２に入
力し、デューティ比補正回路５２は補正したパルス列を
差動信号にして出力する。こうすることにより回路間の
パルス列伝送において雑音の影響が小さくなり、小振幅
のパルス列を伝送することができる。
した回路５０の回路間でパルス列を差動信号として伝送
している。各回路のバッファは差動信号を極性が逆の２
相のパルス列に変換してデューティ比補正装置５２に入
力し、デューティ比補正回路５２は補正したパルス列を
差動信号にして出力する。こうすることにより回路間の
パルス列伝送において雑音の影響が小さくなり、小振幅
のパルス列を伝送することができる。
【００１８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図３には本発明のデューティ比補正回路を用いた
CMOS LSI チップ内におけるクロック伝送の一実施例が
示される。図中の１は CMOS LSI チップ、２は差動伝送
により外部から入力された差動クロックＰＩＮとＮＩＮ
をチップ内部の差動クロックＰ１とＮ１に変換する入力
バッファ、３はチップ内の処理回路７に分配するクロッ
クを差動クロック配線８から取り出すクロック分配回
路、３は差動クロックＰ１とＮ１のデューティ比を補正
するデューティ比補正回路、４は内部の差動クロックＰ
１とＮ１を外部の差動クロックＰＯＵＴとＮＯＵＴとし
て出力する出力バッファである。
する。図３には本発明のデューティ比補正回路を用いた
CMOS LSI チップ内におけるクロック伝送の一実施例が
示される。図中の１は CMOS LSI チップ、２は差動伝送
により外部から入力された差動クロックＰＩＮとＮＩＮ
をチップ内部の差動クロックＰ１とＮ１に変換する入力
バッファ、３はチップ内の処理回路７に分配するクロッ
クを差動クロック配線８から取り出すクロック分配回
路、３は差動クロックＰ１とＮ１のデューティ比を補正
するデューティ比補正回路、４は内部の差動クロックＰ
１とＮ１を外部の差動クロックＰＯＵＴとＮＯＵＴとし
て出力する出力バッファである。
【００１９】図４（ａ）は入力バッファ２の回路構成例
である。図中の２１と２２はそれぞれ小振幅の差動クロ
ックＰＩＮとＮＩＮを入力して単一の内部クロックに変
換する回路である。ただし、変換回路２１と２２へは差
動クロックの入力極性が逆になっている。すなわち、変
換回路２１に対しては正入力端子にＰＩＮ、負入力端
子にＮＩＮが入力され、一方、変換回路２２に対して
は正入力端子にＮＩＮ、負入力端子にＰＩＮが入力
される。これにより、入力バッファ２からは CMOS LSI
内の信号電圧レベルに適合し、かつ極性が逆の２相クロ
ック（以下、内部差動クロックという）であるＰ１とＮ
１が出力される。差動クロックＰＩＮとＮＩＮは同一構
成の変換回路２１と２２により変換されるので、変換後
のパルスの立上りおよび立下り伝搬遅延時間はＰ１とＮ
１の間で等しい。
である。図中の２１と２２はそれぞれ小振幅の差動クロ
ックＰＩＮとＮＩＮを入力して単一の内部クロックに変
換する回路である。ただし、変換回路２１と２２へは差
動クロックの入力極性が逆になっている。すなわち、変
換回路２１に対しては正入力端子にＰＩＮ、負入力端
子にＮＩＮが入力され、一方、変換回路２２に対して
は正入力端子にＮＩＮ、負入力端子にＰＩＮが入力
される。これにより、入力バッファ２からは CMOS LSI
内の信号電圧レベルに適合し、かつ極性が逆の２相クロ
ック（以下、内部差動クロックという）であるＰ１とＮ
１が出力される。差動クロックＰＩＮとＮＩＮは同一構
成の変換回路２１と２２により変換されるので、変換後
のパルスの立上りおよび立下り伝搬遅延時間はＰ１とＮ
１の間で等しい。
【００２０】図４（ｂ）は入力バッファ２によるクロッ
クの変換を示すタイムチャートである。変換回路２１は
小振幅の差動クロックＰＩＮとＮＩＮを差動入力して C
MOSLSI のＨおよびＬレベルに適合したクロックＰ１に
変換する。また、変換回路２２は、変換回路２１とは逆
極性で入力された差動ＰＩＮとＮＩＮを差動入力してCM
OS LSI のＨおよびＬレベルに適合したクロックＮ１に
変換する。内部差動クロックＰ１とＮ１にはそれぞれパ
ルスの立上り伝搬遅延時間ｔpdr と立下り伝搬遅延時間
ｔpdf が生じている。
クの変換を示すタイムチャートである。変換回路２１は
小振幅の差動クロックＰＩＮとＮＩＮを差動入力して C
MOSLSI のＨおよびＬレベルに適合したクロックＰ１に
変換する。また、変換回路２２は、変換回路２１とは逆
極性で入力された差動ＰＩＮとＮＩＮを差動入力してCM
OS LSI のＨおよびＬレベルに適合したクロックＮ１に
変換する。内部差動クロックＰ１とＮ１にはそれぞれパ
ルスの立上り伝搬遅延時間ｔpdr と立下り伝搬遅延時間
ｔpdf が生じている。
【００２１】図５はクロック分配回路の回路構成例であ
る。 CMOS LSI チップ１内では差動クロック配線８から
取り出したクロックをチップ内で伝送している。 CMOS
回路では負荷容量によって伝搬遅延時間が大きく異なっ
てくるので、この場合、入力バッファ２が出力する内部
差動クロックＰ１とＮ１の各々のデューティ比の崩れを
同じにするために、差動クロック配線８の負荷容量のバ
ランスをとる必要がある。
る。 CMOS LSI チップ１内では差動クロック配線８から
取り出したクロックをチップ内で伝送している。 CMOS
回路では負荷容量によって伝搬遅延時間が大きく異なっ
てくるので、この場合、入力バッファ２が出力する内部
差動クロックＰ１とＮ１の各々のデューティ比の崩れを
同じにするために、差動クロック配線８の負荷容量のバ
ランスをとる必要がある。
【００２２】図５に示すように、クロック分配回路３は
同一構成のインバータ３１を介して差動クロック配線８
の各々から単一のクロックを取り出すようにしたもので
ある。同一構成のインバータ３１を接続することにより
差動クロック配線８の負荷容量のバランスが保たれる。
なお、ここでインバータを使用したのは一例であり、バ
ッファ等の他の回路を使用しても構わない。クロック分
配回路３により取り出されたクロックは複数のクロック
バッファ６を介してチップ内の各処理回路７に分配され
る。
同一構成のインバータ３１を介して差動クロック配線８
の各々から単一のクロックを取り出すようにしたもので
ある。同一構成のインバータ３１を接続することにより
差動クロック配線８の負荷容量のバランスが保たれる。
なお、ここでインバータを使用したのは一例であり、バ
ッファ等の他の回路を使用しても構わない。クロック分
配回路３により取り出されたクロックは複数のクロック
バッファ６を介してチップ内の各処理回路７に分配され
る。
【００２３】図６はデューティ比補正回路の回路構成
例、図７はデューティ比補正回路のタイムチャートであ
る。デューティ比補正回路４は立上りエッジ検出回路４
１とラッチ回路４２とで構成される。立上りエッジ検出
回路４１は内部差動クロックＰ１とＮ１のそれぞれの立
上りのタイミングでパルスを発生させる。ラッチ回路４
２は、立上りエッジ検出回路４１が発生させたＰ１とＮ
１の立上りエッジ検出パルスをそれぞれセット入力とリ
セット入力に入力することにより、内部差動クロックＰ
１とＮ１のそれぞれの立上りに同期して立上りおよび立
下りを行うパルス列を生成する。
例、図７はデューティ比補正回路のタイムチャートであ
る。デューティ比補正回路４は立上りエッジ検出回路４
１とラッチ回路４２とで構成される。立上りエッジ検出
回路４１は内部差動クロックＰ１とＮ１のそれぞれの立
上りのタイミングでパルスを発生させる。ラッチ回路４
２は、立上りエッジ検出回路４１が発生させたＰ１とＮ
１の立上りエッジ検出パルスをそれぞれセット入力とリ
セット入力に入力することにより、内部差動クロックＰ
１とＮ１のそれぞれの立上りに同期して立上りおよび立
下りを行うパルス列を生成する。
【００２４】立上りエッジ検出回路４１には、図６に示
されるように、３個のインバータと１個のＮＡＮＤから
なる同じ回路が２つ含まれている。各々の回路は、入力
パルスがＮＡＮＤ４１３の一方の入力端子にはそのまま
入力され、もう一方の入力端子には３個直列されたイン
バータ４１１および４１２を介して入力される構成とな
っている。例えば、クロックＰ１が３個直列されたイン
バータ４１１および４１２を通過すると、図７に示され
るように、Ｐ１よりやや遅延しかつ極性が反転したクロ
ックＰ２となる。したがって、ＮＡＮＤ４１３には元の
クロックＰ１と遅延・反転したクロックＰ２とが入力さ
れ、その結果、Ｐ１の立上りに同期したネガティブパル
スＰ３が発生する。同様に、クロックＮ１に対しても、
Ｎ１の立上りに同期したネガティブパルスＮ３が発生す
る。
されるように、３個のインバータと１個のＮＡＮＤから
なる同じ回路が２つ含まれている。各々の回路は、入力
パルスがＮＡＮＤ４１３の一方の入力端子にはそのまま
入力され、もう一方の入力端子には３個直列されたイン
バータ４１１および４１２を介して入力される構成とな
っている。例えば、クロックＰ１が３個直列されたイン
バータ４１１および４１２を通過すると、図７に示され
るように、Ｐ１よりやや遅延しかつ極性が反転したクロ
ックＰ２となる。したがって、ＮＡＮＤ４１３には元の
クロックＰ１と遅延・反転したクロックＰ２とが入力さ
れ、その結果、Ｐ１の立上りに同期したネガティブパル
スＰ３が発生する。同様に、クロックＮ１に対しても、
Ｎ１の立上りに同期したネガティブパルスＮ３が発生す
る。
【００２５】ラッチ回路４２は、２個のＮＡＮＤ４２１
と２個のインバータ４２２とで構成されるＲ−Ｓフリッ
プフロップによるラッチである。ラッチ回路４２は、ク
ロックＰ３が入力される端子がセット入力、クロックＮ
３が入力される端子がリセット入力、クロックＰ４が出
力される端子が正相出力、クロックＮ４が出力される端
子が反転出力であり、立下り入力で動作する。したがっ
て、図７に示されるように、クロックＰ４はクロックＰ
３の立下りに同期して立ち上がり、クロックＮ３の立下
りに同期して立ち下がる。また、クロックＮ４はクロッ
クＰ３の立下りに同期して立ち下がり、クロックＮ３の
立下りに同期して立ち上がる。
と２個のインバータ４２２とで構成されるＲ−Ｓフリッ
プフロップによるラッチである。ラッチ回路４２は、ク
ロックＰ３が入力される端子がセット入力、クロックＮ
３が入力される端子がリセット入力、クロックＰ４が出
力される端子が正相出力、クロックＮ４が出力される端
子が反転出力であり、立下り入力で動作する。したがっ
て、図７に示されるように、クロックＰ４はクロックＰ
３の立下りに同期して立ち上がり、クロックＮ３の立下
りに同期して立ち下がる。また、クロックＮ４はクロッ
クＰ３の立下りに同期して立ち下がり、クロックＮ３の
立下りに同期して立ち上がる。
【００２６】以上の動作の結果、 CMOS LSI チップ１に
入力された差動クロックＰＩＮとＮＩＮのタイミングよ
り立上がり伝搬遅延時間ｔpdr だけ遅延した内部差動ク
ロックＰ４とＮ４が生成される。
入力された差動クロックＰＩＮとＮＩＮのタイミングよ
り立上がり伝搬遅延時間ｔpdr だけ遅延した内部差動ク
ロックＰ４とＮ４が生成される。
【００２７】なお、本実施例では内部差動クロックＰ１
とＮ１の立上りのタイミングを利用してデューティ比の
補正を行ったが、Ｐ１とＮ１の立下りのタイミングを利
用する場合も、補正後のクロックＰ４およびＮ４が入力
差動クロックＰＩＮおよびＮＩＮよりも立下り伝搬遅延
時間ｔpdf だけ遅延することを除けば同じ結果が得られ
る。
とＮ１の立上りのタイミングを利用してデューティ比の
補正を行ったが、Ｐ１とＮ１の立下りのタイミングを利
用する場合も、補正後のクロックＰ４およびＮ４が入力
差動クロックＰＩＮおよびＮＩＮよりも立下り伝搬遅延
時間ｔpdf だけ遅延することを除けば同じ結果が得られ
る。
【００２８】図６に示したデューティ比補正回路４の構
成要素である各回路も、クロックのデューティ比の崩れ
を生じさせないように考慮して構成される必要がある。
図８にデューティ比補正回路４の各構成要素の回路構成
例を示す。図８の（ａ）にはインバータ４１１、（ｂ）
にはインバータ４１２、（ｃ）にはインバータ４２２、
（ｄ）にはＮＡＮＤ４１３、（ｅ）にはＮＡＮＤ４２１
の構成例がそれぞれ示される。図示のようにこれらの回
路は相補形のトランジスタ回路で構成される。なお、図
中の例えば「×３」の印は該当トランジスタが３個並列
に接続されていることを表している。
成要素である各回路も、クロックのデューティ比の崩れ
を生じさせないように考慮して構成される必要がある。
図８にデューティ比補正回路４の各構成要素の回路構成
例を示す。図８の（ａ）にはインバータ４１１、（ｂ）
にはインバータ４１２、（ｃ）にはインバータ４２２、
（ｄ）にはＮＡＮＤ４１３、（ｅ）にはＮＡＮＤ４２１
の構成例がそれぞれ示される。図示のようにこれらの回
路は相補形のトランジスタ回路で構成される。なお、図
中の例えば「×３」の印は該当トランジスタが３個並列
に接続されていることを表している。
【００２９】以上に述べたように、本発明のデューティ
比補正装置においては、クロックのデューティ比を補正
する必要上内部で差動クロックが作られるので、極性が
逆の２相クロックを必要とするような他の処理が回路内
にあれば、この差動クロックを流用することが可能であ
る。例えば、相補回路を構成する一対の相補形トランジ
スタを正相と逆相のクロックを用いて作動させるような
場合、本発明を適用することにより、正相と逆相のクロ
ックを別途生成しなくてもよくなる。
比補正装置においては、クロックのデューティ比を補正
する必要上内部で差動クロックが作られるので、極性が
逆の２相クロックを必要とするような他の処理が回路内
にあれば、この差動クロックを流用することが可能であ
る。例えば、相補回路を構成する一対の相補形トランジ
スタを正相と逆相のクロックを用いて作動させるような
場合、本発明を適用することにより、正相と逆相のクロ
ックを別途生成しなくてもよくなる。
【００３０】また本実施例では、クロックを差動信号と
して CMOS LSI チップに入力する方式を採用している
が、通常の単一クロックを入力する方式を採用しても構
わない。
して CMOS LSI チップに入力する方式を採用している
が、通常の単一クロックを入力する方式を採用しても構
わない。
【００３１】本発明を構成する各回路は以上に説明した
回路構成に限られるものではなく、同様な結果が得られ
るのであればどのような回路構成を採用しても構わな
い。
回路構成に限られるものではなく、同様な結果が得られ
るのであればどのような回路構成を採用しても構わな
い。
【００３２】
【発明の効果】以上に説明したように、本発明によれ
ば、電子回路内で生じるパルスのデューティ比の崩れを
補正できるので、回路間で伝送されるパルス信号のデュ
ーティ比の正確性が高まり、システム全体の動作の信頼
性が向上する。特に、高速で小振幅の信号を入力する C
MOS LSI からなるハードウェアシステムの場合、この発
明がシステムの構築に寄与するところは大きい。
ば、電子回路内で生じるパルスのデューティ比の崩れを
補正できるので、回路間で伝送されるパルス信号のデュ
ーティ比の正確性が高まり、システム全体の動作の信頼
性が向上する。特に、高速で小振幅の信号を入力する C
MOS LSI からなるハードウェアシステムの場合、この発
明がシステムの構築に寄与するところは大きい。
【図１】本発明に係る原理説明図である。
【図２】本発明に係る原理説明図である。
【図３】本発明の実施例の回路構成を示す図である。
【図４】実施例回路における入力バッファを説明するた
めの図である。
めの図である。
【図５】実施例回路におけるクロック分配回路を説明す
るための図である。
るための図である。
【図６】実施例回路におけるデューティ比補正回路の回
路構成例である。
路構成例である。
【図７】実施例回路におけるデューティ比補正回路の動
作を説明するためのタイムチャートである。
作を説明するためのタイムチャートである。
【図８】実施例回路におけるデューティ比補正回路の各
要素の回路構成例である。
要素の回路構成例である。
【図９】従来の技術を説明するための図である。
【図１０】従来の技術の問題点に対する解決案を説明す
るための図である。
るための図である。
【図１１】解決案の問題点を説明するための図である。
１ CMOS LSI チップ ２ 入力バッファ ３ クロック分配回路 ４ デューティ比補正回路 ５ 出力バッファ ６ クロックバッファ ７ チップ内の処理回路 ８ 差動クロック配線 ２１、２２ クロック変換回路 ３１ インバータ ４１ 立上りエッジ検出回路 ４２ ラッチ回路 ４１１、４１２、４２２ インバータ ４１３、４２２ ＮＡＮＤ ５０ 回路 ５１ バッファ（単一パルス入力） ５１′バッファ（差動パルス入力） ５２ デューティ比補正装置 ５３ パルスエッジ検出手段 ５４ パルス列生成手段
Claims (4)
- 【請求項１】 入力パルスを極性が逆の２相パルスに変
換するバッファを介して回路内に入力されたパルス列の
デューティ比の崩れを補正する方法であって、 該バッファを介した２相のパルス列の各パルスの立上り
または立下りのいずれか一方に同期して立上りと立下り
を行うパルス列を生成してこれをデューティ比を補正し
たパルス列とするようにしたデューティ比補正方法。 - 【請求項２】 入力パルスを極性が逆の２相パルスに変
換するバッファを介して回路内に入力されたパルス列の
デューティ比の崩れを補正するデューティ比補正装置で
あって、 該バッファを介した２相のパルス列の各パルスの立上り
または立下りのいずれか一方を検出するパルスエッジ検
出手段と、 該パルスエッジ検出手段で検出されたパルスの立上りま
たは立下りに同期して立上りと立下りを行うパルス列を
生成するパルス列生成手段とを備えたデューティ比補正
装置。 - 【請求項３】 段状に接続される複数の回路間でパルス
列を伝送する方法であって、 該複数の回路の各々は、入力パルスを極性が逆の２相パ
ルスに変換するバッファを介してパルス列を回路内に入
力し、該入力したパルス列のデューティ比の崩れを請求
項１記載のデューティ比補正方法で補正し、該補正した
パルス列を回路外に出力し、 該複数の回路間でそれぞれ前段の回路が出力したパルス
列を後段の回路に入力するようにした回路間パルス列伝
送方法。 - 【請求項４】 該複数の回路間ではパルス列を差動信号
として伝送し、 上記バッファは、該差動信号としてのパルス列を入力し
て、極性が逆の２相パルスに変換する請求項３記載の回
路間パルス列伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223072A JPH0888545A (ja) | 1994-09-19 | 1994-09-19 | デューティ比補正方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223072A JPH0888545A (ja) | 1994-09-19 | 1994-09-19 | デューティ比補正方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888545A true JPH0888545A (ja) | 1996-04-02 |
Family
ID=16792397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223072A Withdrawn JPH0888545A (ja) | 1994-09-19 | 1994-09-19 | デューティ比補正方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888545A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380778B2 (en) | 2000-05-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor integrated circuit |
| KR100477809B1 (ko) * | 2002-05-21 | 2005-03-21 | 주식회사 하이닉스반도체 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
| JP2005135567A (ja) * | 2003-10-30 | 2005-05-26 | Hynix Semiconductor Inc | ディレイロックループ及びそのクロック生成方法 |
| JP2005318520A (ja) * | 2004-04-27 | 2005-11-10 | Hynix Semiconductor Inc | 半導体記憶素子のデューティサイクル校正装置及びその方法 |
| KR100540485B1 (ko) * | 2003-10-29 | 2006-01-10 | 주식회사 하이닉스반도체 | 듀티 보정 전압 발생 회로 및 방법 |
| US7190204B2 (en) | 2003-03-13 | 2007-03-13 | Fujitsu Limited | Logical circuit |
| JP2007259150A (ja) * | 2006-03-23 | 2007-10-04 | Fujitsu Ltd | 遅延制御回路 |
| JP2008306697A (ja) * | 2007-06-11 | 2008-12-18 | Hynix Semiconductor Inc | 内部クロックドライバ回路 |
| KR100897254B1 (ko) * | 2007-04-12 | 2009-05-14 | 주식회사 하이닉스반도체 | 듀티 사이클 보정 회로 및 방법 |
| JP2010193104A (ja) * | 2009-02-17 | 2010-09-02 | Fujitsu Ltd | クロック生成回路 |
| JP2011061405A (ja) * | 2009-09-09 | 2011-03-24 | Fuji Electric Systems Co Ltd | パルス生成回路及びレベルシフト回路 |
| JP2013066229A (ja) * | 2007-09-28 | 2013-04-11 | Sk Hynix Inc | デューティ比補正回路 |
| US8836397B2 (en) | 2007-09-28 | 2014-09-16 | SK Hynix Inc. | Duty cycle ratio correction circuit |
| JP2018528523A (ja) * | 2015-07-30 | 2018-09-27 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 高速クロッキングのためのオフセットに影響されない直交クロック誤差補正およびデューティサイクル較正 |
| JP2021044784A (ja) * | 2019-09-13 | 2021-03-18 | 株式会社リコー | デューティー補正回路、受信回路およびデューティー補正方法 |
-
1994
- 1994-09-19 JP JP6223072A patent/JPH0888545A/ja not_active Withdrawn
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |