KR100567052B1 - 반도체 메모리 장치의 센스 앰프 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 저전력용 센스 앰프에 관한 것으로, 센스 앰프의 전원전압(Vcc) 레벨을 검출하여 기준전압(Vref)보다 낮을 경우 이를 승압시켜 동작 전압으로 공급해줌으로써, 동작 속도를 향상시킬 수 있는 효과가 있다.

본 발명에 의한 반도체 메모리 장치의 센스 앰프는, 센스앰프 인에이블 신호에 의해 전원전압의 전위 레벨을 감지하여 기준 전압보다 낮을 경우 일정전압 이상으로 승압시켜 출력하는 전원전압 승압부와, 상기 전원전압 승압부에서 출력된 승압된 전압을 전원전압으로 입력하여 액티브 동작시 입력된 데이타의 전위차를 감지·증폭하는 첫번째 단의 제1 및 제2 센스 앰프부와, 상기 제1 및 제2 센스 앰프부의 출력 신호를 입력으로하여 이를 감지·증폭한 신호를 출력하는 두번째 단의 제3 센스 앰프부와, 상기 두번째 단의 제3 센스 앰프부의 출력 신호를 입력으로하여 진위 데이타와 보수 데이타를 각각 출력하는 출력부와, 상기 첫번째 단의 제1 및 제2 센스 앰프부의 출력 단자를 스탠바이 상태시 프리차지 및 등화시키는 이퀄라이즈 풀-업 회로부를 포함하여 구성된 것을 특징으로 한다.

Description

반도체 메모리 장치의 센스 앰프{SENSE AMP OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래기술에 따른 센스 앰프의 회로도

도 2는 도 1에 도시한 센스 앰프의 전압 파형도

도 3은 본 발명에 의한 센스 앰프의 회로도

도 4 및 도 5는 도 3에 도시한 센스 앰프의 입력전압 파형도

도 6은 도 3에 도시한 센스 앰프의 전압 파형도

* 도면의 주요부분에 대한 부호의 설명 *

10, 110 : 첫번째 단의 제1 센스 앰프부

20, 120 : 첫번째 단의 제2 센스 앰프부

30, 130 : 두번째 단의 센스 앰프부

40, 140 : 이퀄라이즈 풀업 회로부

50, 150 : 출력부 200 : 전원전압 승압 회로부

본 발명은 반도체 메모리 장치의 센스 앰프에 관한 것으로, 특히 센스 앰프 의 전원전압(Vcc) 레벨을 검출하여 기준전압(Vref)보다 낮을 경우 이를 승압시켜 동작 전압으로 공급해줌으로써, 동작 속도를 향상시킨 센스 앰프에 관한 것이다.

일반적으로, 센스 앰프는 셀 어레이(cell array)에 저장되어 있는 미세한 전위를 갖는 데이타를 감지·증폭한 후에 다음 회로로 전달해 주도록 설계된다.

도 1은 종래의 센스앰프의 회로를 도시한 것으로, 액티브 동작시 비트 라인쌍(blb, bl)에 실린 데이타를 감지·증폭하기 위한 첫번째 단의 제1 및 제2 센스 앰프부(10, 20)와, 상기 제1 및 제2 센스 앰프부(10,20)의 출력 신호(sa1ob, sa1o)를 입력으로하여 이를 감지·증폭한 신호를 출력하는 두번째 단의 센스 앰프부(30)와, 상기 두번째 단의 센스 앰프부(30)의 출력 신호를 입력으로하여 진위 데이타(sa2o)와 보수 데이타(sa2ob)를 각각 출력하는 출력부(50)와, 상기 첫번째 단의 제1 및 제2 센스 앰프부(10, 20)의 출력 단자를 스탠바이 상태시 전원전압(Vcc)으로 프리차지 시키는 이퀄라이즈 풀-업 회로부(40)로 구성된다.

상기 구성에 의한 동작을 도 2에 나타낸 전압 파형도를 참조하여 설명하기로 한다.

먼저, 센스앰프 인에이블 신호(pse1, pse2)가 '하이'로 인가되면, 첫번째 단의 센스 앰프부(10, 20)의 커런트 소오스 역할을 하는 NMOS 트랜지스터(N3 및 N6)가 턴온되어 상기 센스 앰프(10, 20)를 동작시키게 된다. 센스 앰프부(10, 20)는 비트라인(blb, bl)에 실린 미세한 전압차를 감지한 후 이를 차동 증폭한 신호(sa1ob, sa1o)를 각각 출력한다(도 2의 c, d).

그후, 두번째 단의 센스 앰프부(30)는 상기 첫번째 단의 제1 및 제2 센스 앰 프(10, 20)에서 증폭된 출력 신호(sa1ob, sa1o)를 입력으로하여 2차로 증폭한 신호(sa2ob)를 출력한다(도 2의 e, f).

결국, 첫번째 단의 센스 앰프부(10, 20)에 의해 비트 라인(bl, blb)의 스윙값을 1차 차동 증폭한 후 두번째 단의 센스 앰프부(30)에 의해 2차 차동 증폭하여 출력 신호(sa2ob, sa2o)를 각각 출력한다.

그러나, 이와 같이 구성된 종래의 전류미러형 센스 앰프에 있어서는, 비트 라인쌍이 전원전압 근처에서 작은 전압차(37㎷)를 가지고 스윙하고 센스 앰프를 저전압(1.3V)에서 동작시키면 첫번째 단의 센스 앰프부(10, 20)는 입력 전압차를 감지한 후에 충분한 전압이득을 만들지 못하고 두번째 단의 센스 앰프부(30)로 전송하게 된다. 이때, 두번째 단의 센스 앰프(30)는 첫번째 단의 센스 앰프부(10, 20)로부터 전송된 데이타 신호가 전위 레벨이 낮아 센스 앰프부(30)를 충분히 구동시키지 못하여 동작 속도가 떨어지는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 센스 앰프의 전원전압(Vcc) 레벨을 검출하여 기준전압(Vref)보다 낮을 경우 이를 승압시켜 동작 전압으로 공급해줌으로써, 동작 속도를 향상시킨 반도체 메모리 장치의 센스 앰프를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리 장치의 센스 앰프는,

센스앰프 인에이블 신호(pse)에 의해 제어되며, 전원전압의 전위 레벨을 감지하여 기준 전압보다 낮을 경우 일정전압 이상으로 승압시켜 출력하는 전원전압 승압부(200)와,

상기 전원전압 승압부(200)에서 출력된 승압된 전압(vcc_boost)을 전원전압으로 입력하여 액티브 동작시 입력된 데이타(bl,blb)의 전위차를 감지·증폭하는 첫번째 단의 제1 및 제2 센스 앰프부(110,120)와,

상기 제1 및 제2 센스 앰프부(110,120)의 출력 신호(sa1ob,sa1o)를 입력으로하여 이를 감지·증폭한 신호를 출력하는 두번째 단의 제3 센스 앰프부(130)와,

상기 두번째 단의 제3 센스 앰프부(130)의 출력 신호를 입력으로하여 진위 데이타(sa2o)와 보수 데이타(sa2ob)를 각각 출력하는 출력부(150)와,

상기 첫번째 단의 제1 및 제2 센스 앰프부(110,120)의 출력 단자를 스탠바이 상태시 프리차지 및 등화시키는 이퀄라이즈 풀-업 회로부(140)를 포함하여 구성된 것을 특징으로 한다.

여기서, 상기 제1 및 제2, 그리고 제3 센스 앰프부는 전류 미러형 구조를 갖는 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 3은 본 발명에 의한 저전력용 센스 앰프의 회로도로서, 전원전압(Vcc)의 전위 레벨을 감지하여 기준 전압보다 낮을 경우 일정전압 이상으로 승압시켜 출력하는 전원전압 승압 회로부(200)와, 상기 전원전압 승압 회로부(200)에서 출력된 승압 전압을 전원전압으로 입력하여 액티브 동작시 비트 라인쌍(blb, bl)에 실린 데이타를 감지·증폭하기 위한 첫번째 단의 제1 및 제2 센스 앰프부(110, 120)와, 상기 제1 및 제2 센스 앰프부(110, 120)의 출력 신호(sa1ob, sa1o)를 입력으로하여 이를 감지·증폭한 신호를 출력하는 두번째 단의 센스 앰프부(130)와, 상기 두번째 단의 센스 앰프부(130)의 출력 신호를 입력으로하여 진위 데이타(sa2o)와 보수 데이타(sa2ob)를 각각 출력하는 출력부(150)와, 상기 첫번째 단의 제1 및 제2 센스 앰프부(110, 120)의 출력 단자를 스탠바이 상태시 전원전압(Vcc)으로 프리차지 시키는 이퀄라이즈 풀-업 회로부(140)로 구성된다.

여기서, 전원전압 승압 회로부(200)에서 사용된 기준전압(Vcc_ref)은 1.5V를 기준으로하여 전원전압(Vcc)이 1.5V 이상일 때는 기준전압(Vcc_Vref)이 '로우' 값을 출력하고, 1.5V 이하일 때는 기준전압(Vcc_Vref)이 '하이' 값을 출력한다.

상기 전원전압 승압 회로부(200)는 센스앰프인에이블신호(pse)와 기준전압(Vref_Vcc)을 입력으로하며, 도 4와 같이 pse 신호를 일정시간 지연시킨 후 pse, Vcc_ref 신호가 각각 '하이'일 때 '하이' 펄스 형태의 신호를 생성하는 Vcc 승압 회로로, 많은 전류 소모를 막기위해 'pse' 신호가 '하이' 펄스에만 동작시킨다.

생성된 전원전압 승압 회로부(200)의 출력 신호(Vcc_boost)는 첫번째 단의 제1 및 제2 센스 앰프부(110, 120)의 전원전압으로 사용된다.

상기 승압된 전원전압(Vcc_boost)을 전원전압으로 사용하는 제1 및 제2 센스 앰프부(110, 120)는 비트 라인쌍(blb, bl)에 실린 데이타의 입력 전위차(37mV)에 의해 차동 증폭한 신호(sb1ob, sb1o)를 각각 출력한다. 이때, 승압된 전압(Vcc_boost)이 1.3V에서 1.7V로 부스팅(boosting)하게되면 제2 센스 앰프부(120)의 PMOS 트랜지스터(P14)의 전류양이 증가하여 출력 전압레벨(sblo)을 도 6의 (d)처럼 증가시켜 전압 이득을 높여준다.

이처럼 출력 전압(sb1o)(도 6의 d)과 출력 전압(sb1ob)(도 6의 e)의 전위는 두번째 단의 제3 센스 앰프부(130)의 NMOS 트랜지스터(N17, N18)의 게이트로 입력된다. 이때, 첫번째 단의 제1 및 제2 센스 앰프부(110, 120)에서 증폭된 출력 전압(sb1o 및 sblob)은 전원전압이 승압된 전압을 사용하기 때문에 높은 전위레벨을 가지고 있다. 따라서, 두번째 단의 제3 센스 앰프부(130)의 NMOS 트랜지스터(N17 또는 N18)를 풀(full)로 턴온시킴으로써 최종 출력신호(sa2ob)를 빠르게 전이시키게 된다. 출력 신호(sa2ob)가 '로우'이면 반전된 출력 신호(sa2o)는 '하이' 신호를 만든다(도 6의 e와 f).

결과적으로, 전원전압(Vcc)이 낮을 경우(예를 들어, 1.3V라 하면)에서 이를 감지한 전원전압 승압 회로부(200)에 의해 충분한 전위레벨(1.7V)로 승압시킨 전원전압을 센스 앰프(110, 120)의 동작 전압으로 사용하기 때문에 도 6에서도 알 수 있듯이 동작 속도가 빨라지게 된다.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 센스 앰프에 의하면, 센스 앰프의 전원전압 레벨을 검출하여 기준전압(Vref)보다 낮을 경우 이를 승압시켜 동작 전압으로 공급해줌으로써, 동작 속도를 향상시킬 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

1. 반도체 메모리 장치의 센스 앰프에 있어서,

   센스앰프 인에이블 신호(pse)에 의해 제어되며, 전원전압의 전위 레벨을 감지하여 기준 전압보다 낮을 경우 일정전압 이상으로 승압시켜 출력하는 전원전압 승압부(200)와,

   상기 전원전압 승압부(200)에서 출력된 승압된 전압(vcc_boost)을 전원전압으로 입력하여 액티브 동작시 입력된 데이타(bl,blb)의 전위차를 감지·증폭하는 첫번째 단의 제1 및 제2 센스 앰프부(110,120)와,

   상기 제1 및 제2 센스 앰프부(110,120)의 출력 신호(sa1ob,sa1o)를 입력으로하여 이를 감지·증폭한 신호를 출력하는 두번째 단의 제3 센스 앰프부(130)와,

   상기 두번째 단의 제3 센스 앰프부(130)의 출력 신호를 입력으로하여 진위 데이타(sa2o)와 보수 데이타(sa2ob)를 각각 출력하는 출력부(150)와,

   상기 첫번째 단의 제1 및 제2 센스 앰프부(110,120)의 출력 단자를 스탠바이 상태시 프리차지 및 등화시키는 이퀄라이즈 풀-업 회로부(140)를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프.
2. 제 1 항에 있어서,

   상기 제1 및 제2, 그리고 제3 센스 앰프부(110,120,130)는 전류 미러형 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프.

Images