KR100357041B1 - 저전압용전류감지증폭기 - Google Patents

저전압용전류감지증폭기 Download PDF

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KR100357041B1 KR10-1998-0057231A KR19980057231A KR100357041B1 KR 100357041 B1 KR100357041 B1 KR 100357041B1 KR 19980057231 A KR19980057231 A KR 19980057231A KR 100357041 B1 KR100357041 B1 KR 100357041B1
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Abstract

본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 감지 증폭기에 관한 것이다. 본 발명은 저전압 동작시에도 시간 지연을 최소화하여 빠른 감지를 수행할 수 있는 반도체 메모리 소자의 비트라인 감지 증폭기를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 반도체 메모리 소자의 비트라인 감지 증폭기에 있어서, 정비트라인 및 부비트라인의 전위를 전류원으로 인가받는 제1 및 제2 커런트 미러를 구비하며, 감지 증폭 인에이블신호에 응답하여 상기 정비트라인 및 상기 부비트라인의 전류 레벨을 감지하여 그 결과를 정출력단 및 부출력단으로 출력하는 전류 감지 수단과, 상기 감지 증폭 인에이블 신호에 응답하여 상기 전류 감지 수단에서 감지된 신호의 전압 차를 증폭하여 상기 정출력단 및 상기 부출력단으로 피드백하기 위한 피드백 수단을 구비하는 반도체 메모리 소자의 비트라인 감지 증폭기가 제공된다.

Description

반도체 메모리 소자의 비트라인 감지 증폭기
본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 감지 증폭기에 관한 것이다.
비트라인 감지 증폭기(sense amplifier)는 해당 비트라인쌍의 전위를 감지하여 이를 논리 레벨로 증폭하는 고이득, 광대역의 증폭기로서, 대부분 전압 레벨을 감지하여 증폭하는 방식을 사용하고 있다.
최근 개인 휴대 장비 및 메모리 소자의 저전압화가 일반화됨에 따라 전압 레벨을 감지 증폭하는 방식은 상대적으로 전류 구동 능력이 떨어져 전압 감지를 위한 일정 레벨의 전압을 형성하는데 소요되는 시간이 길어진다. 즉, ΔV = Δt(I/C)에서 전류 I가 감소하고, 커패시터 용량 C가 증가하면 일정한 ΔV를 얻는 데 소요되는 시간 Δt가 증가하고, 그에 따라 데이터 감지 증폭 시간이 길어지는 문제가 있다.
도 1은 종래의 전압 감지 증폭기의 회로도이다.
도면에 도시된 바와 같이, 종래의 전압 감지 증폭기는 감지 증폭 인에이블 신호(SAE1)에 응답하여 정비트라인(BIT) 및 부비트라인(BITB)의 전압 레벨을 감지하여 1차 증폭하는 커런트 미러형(current mirror type)의 제1 증폭단(100)과, 감지 증폭 인에이블 신호(SAE2)에 응답하여 제1 증폭단(100)의 출력 신호를 2차 증폭하여 정출력단(OUT) 및 부출력단(OUTB)으로 출력하는 크로스 커플드형(cross-coupled type)의 제2 증폭단(110)과, 감지 증폭 인에이블 신호(SAE2)에 응답하여 감지 증폭기의 디스에이블시 정출력단(OUT) 및 부출력단(OUTB)을 프리차지 및 이퀄라이즈 시키는 프리차지 및 이퀄라이즈부(120)로 이루어진다. 여기서, 커런트 미러형의 제1 증폭단(100) 및 크로스 커플드형의 제2 증폭단(110)은 일반적인 감지 증폭기의 구조로 이루어진다.
상기와 같이 구성된 종래의 전압 감지 증폭기가 저전압 레벨에서 동작할 때, 전압 감지를 위해 정비트라인(BIT) 및 부비트라인(BITB)의 전압 레벨이 일정 레벨의 전압으로 형성되기까지 전압 감지 증폭기의 감지 증폭 동작이 일어나지 않고, 일정 레벨의 전압이 된 이후에야 제1 증폭단(100) 및 제2 증폭단(110)을 통해 감지 증폭 동작이 수행됨으로 인해 전체 데이터 감지 증폭에 소요되는 시간이 길어지는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 저전압 동작시에도 시간 지연을 최소화하여 빠른 감지를 수행할 수 있는 반도체 메모리 소자의 비트라인 감지 증폭기를 제공하는데 그 목적이 있다.
도 1은 종래의 비트라인 감지 증폭기의 회로도.
도 2는 본 발명의 일 실시예에 따른 비트라인 감지 증폭기의 회로도.
도 3은 상기 도 2의 비트라인 감지 증폭기를 정비트라인(BIT)과 부비트라인(BITB) 간의 임의의 전압 차에 대해 시뮬레이션한 결과 파형도.
도 4는 상기 도 1의 비트라인 감지 증폭기를 정비트라인(BIT)과 부비트라인(BITB) 간의 임의의 전압 차에 대해 시뮬레이션한 결과 파형도.
도 5는 공급 전압의 변화에 따른 본 발명의 비트라인 감지 증폭기에 대한 시뮬레이션 결과 파형도.
도 6은 본 발명에 따른 비트라인 감지 증폭기와 종래의 비트라인 감지 증폭기를 비교 시뮬레이션한 파형도.
도 7은 본 발명에 따른 비트라인 감지 증폭기와 종래의 비트라인 감지 증폭기의 인에이블시 소모되는 전류 소모량을 비교 시뮬레이션한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 전류 감지부
210 : 피드백부
220 : 프리차지 및 이퀄라이즈부
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 메모리 소자의 비트라인 감지 증폭기에 있어서, 정비트라인 및 부비트라인의 전위를 전류원으로 인가받는 제1 및 제2 커런트 미러를 구비하며, 감지 증폭 인에이블 신호에 응답하여 상기 정비트라인 및 상기 부비트라인의 전류 레벨을 감지하여 그결과를 정출력단 및 부출력단으로 출력하는 전류 감지 수단과, 상기 감지 증폭 인에이블 신호에 응답하여 상기 전류 감지 수단에서 감지된 신호의 전압 차를 증폭하여 상기 정출력단 및 상기 부출력단으로 피드백하기 위한 피드백 수단을 구비하는 반도체 메모리 소자의 비트라인 감지 증폭기가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 비트라인 감지 증폭기의 회로도이다.
도 2를 참조하면, 본 실시예에 따른 비트라인 감지 증폭기는, 다수의 커런트 미러로 구성되며, 각각의 커런트 미러의 전원 소스로서 정비트라인 및 부비트라인(BIT, BITB)을 인가받고, 감지증폭인에이블신호(SAE)에 응답하여 상기 정비트라인(BIT)과 부비트라인(BITB)의 전류 레벨에 대한 감지 동작을 수행하여 그 결과를 정출력단(OUT) 및 부출력단(OUTB)으로 출력하는 전류 감지부(200)와, 감지증폭인에이블신호(SAE)에 응답하여 전류 감지부(200)에서 감지된 신호에 대한 전압 차를 증폭하여 정출력단(OUT) 및 부출력단(OUTB)으로 피드백 출력하는 피드백부(210)와, 감지 증폭 인에이블 신호(SAE)에 응답하여 감지 증폭기가 디스에이블시 상기 정출력단(OUT) 및 부출력단(OUTB)를 프리차지 및 이퀄라이즈 시키는 프리차지 및 이퀄라이즈부(220)로 이루어진다.
좀 더 구체적인 구성을 살펴보면, 전류 감지부(200)는 드레인단이 정비트라인(BIT) 및 부비트라인(BITB)에 각각 연결되며 커런트 미러형으로 서로 연결되는PMOS 트랜지스터(P1, P2)와, PMOS 트랜지스터(P1, P2)의 소스단에 각기 연결되며 각각의 게이트로 감지 증폭 인에이블 신호(SAE)를 입력받는 NMOS 트랜지스터(N1, N2)와, 드레인단이 정비트라인(BIT) 및 부비트라인(BITB)에 각각 연결되며 커런트 미러형으로 서로 연결되는 PMOS 트랜지스터(P3, P4)와, PMOS 트랜지스터(P3, P4)의 소스단에 각기 연결되며 각각의 게이트로 감지 증폭 인에이블 신호(SAE)를 입력받는 NMOS 트랜지스터(N3, N4)를 구비한다. 정출력단(OUT)은 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 공통 접속단이며, 부출력단(OUTB)은 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)의 공통 접속단이다. 또한, NMOS 트랜지스터(N1)의 소스단 및 NMOS 트랜지스터(N3)의 소스단이 공통 접속되고, NMOS 트랜지스터(N2)의 소스단 및 NMOS 트랜지스터(N4)의 소스단이 공통 접속된다.
다음으로, 피드백부(210)는 입력단이 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 공통 접속단에 연결되고 출력단이 NMOS 트랜지스터(N2, N4)의 공통 소스단(B)에 연결되는 인버터(211)와, 입력단이 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)의 공통 접속단에 연결되고 출력단이 NMOS 트랜지스터(N1, N3)의 공통 소스단(A)에 연결되는 인버터(212)와, 접지전원단에 연결되며 감지 증폭 인에이블 신호(SAE)에 응답하여 인버터(211, 212)의 전류 소스로 작용하는 NMOS 트랜지스터(N7)를 포함한다. 인버터(211)는 전원전압단 및 NMOS 트랜지스터(N7)의 드레인단 사이에 직렬접속되며 각각의 게이트가 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 공통 접속단에 연결되는 PMOS 트랜지스터(P6) 및 NMOS 트랜지스터(N6)로 구성되며, 인버터(212)는 전원전압단 및 NMOS 트랜지스터(N7)의드레인단 사이에 직렬접속되며 각각의 게이트가 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)의 공통 접속단에 연결되는 PMOS 트랜지스터(P5) 및 NMOS 트랜지스터(N5)로 구성된다.
다음으로, 프리차지 및 이퀄라이즈부(220)는 게이트로 감지 증폭 인에이블 신호(SAE)를 인가받으며, NMOS 트랜지스터(N1, N3)의 공통 소스단(A) 및 NMOS 트랜지스터(N2, N4)의 공통 소스단(B) 사이에 연결되어 감지 증폭기의 디스에이블 시 상기 공통 소스단(A, B)을 이퀄라이즈하여 안정된 감지 증폭 동작을 보장하기 위한 PMOS 트랜지스터(P7)와, 감지 증폭 인에이블 신호(SAE)에 응답하여 정출력단(OUT) 및 부출력단(OUTB)를 전원전압 레벨로 각각 프리차지하기 위한 PMOS 트랜지스터(P8, P10)와, 감지 증폭 인에이블 신호(SAE)에 응답하여 정출력 신호(OUT) 및 부출력 신호(OUTB)를 이퀄라이즈하기 위한 PMOS 트랜지스터(P9)를 포함한다.
이하, 상기와 같이 구성된 비트라인 감지 증폭기의 동작을 설명한다.
설명의 편의를 위하여 정비트라인(BIT)에 하이 레벨(high level)의 데이터가 실리고, 부비트라인(BITB)에 로우 레벨(low level)의 데이터가 전달된다고 가정한다.
감지 증폭 인에이블 신호(SAE)가 "로우"에서 "하이"로 천이되는 순간 본 실시예에 따른 전류 감지 증폭기는 감지 동작을 시작하게 된다. 즉, 종래의 전압 감지 증폭기와는 달리 정비트라인(BIT) 및 부비트라인(BITB)의 전압 차에 관계없이 감지 증폭 인에이블 신호(SAE)가 "하이"로 인에이블됨과 동시에 감지 동작을 시작한다. 커런트 미러 형태로 구성된 PMOS 트랜지스터(P1, P2, P3, P4)에 의해 PMOS 트랜지스터(P1, P2, P3, P4)의 각 드레인에 가해지는 전류 레벨에 따라 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 공통 접속단과 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)의 공통 접속단의 전하량이 결정된다.
정비트라인(BIT)에 하이 레벨 데이터가 전달되면, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 공통 접속단에 쌓이는 전하량이 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)의 공통 접속단에 축적되는 전하량보다 많기 때문에 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 공통 접속단에 입력단이 연결되는 인버터(211)의 NMOS 트랜지스터(N6)가 턴-온된다. 따라서, NMOS 트랜지스터(N2, N4)의 공통 소스단(B) 레벨이 0V로 급격하게 변하여 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)의 공통 접속단 또한 빠른 속도로 0V로 변하게 된다. 이때, 입력단이 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)의 공통 접속단에 연결되는 인버터(212)의 PMOS 트랜지스터(P5)가 턴-온됨으로써 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 공통 접속단이 하이 레벨로 급격히 변하게 된다. 결과적으로, 본 발명에 따른 전류 감지 증폭기를 통해 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 공통 접속단으로부터 하이 레벨의 출력 신호가 출력되며, PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)의 공통 접속단으로부터 0V의 출력 신호가 출력된다.
상기 동작 설명에서와 반대로 정비트라인(BIT)에 로우 레벨의 데이터가, 부비트라인(BITB)에 하이 레벨의 데이터가 각각 실리는 경우 역시 상기 동작과 동일한 방법으로 감지 증폭을 수행하게 된다.
도 3은 상기 도 2의 비트라인 감지 증폭기를 정비트라인(BIT)과 부비트라인(BITB) 간의 전압 차가 10, 30, 50, 70, 90, 110mV인 경우에 대해 시뮬레이션한 결과 파형도이고, 도 4는 상기 도 1의 비트라인 감지 증폭기를 정비트라인(BIT)과 부비트라인(BITB) 간의 전압 차가 10, 30, 50, 70, 90, 110mV인 경우에 대해 시뮬레이션한 결과 파형도이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 전류 감지 증폭기가 동일한 사이즈의 종래의 전압 감지 증폭기에 비해 안정된 감지 동작을 수행하며, 또한, 정비트라인(BIT)과 부비트라인(BITB)의 전압 차에 상관없이 빠른 감지 증폭 동작을 수행한다는 것을 알 수 있다.
도 5는 공급 전압의 변화에 따른 본 발명의 비트라인 감지 증폭기에 대한 시뮬레이션 파형도로서, 본 발명에 따른 비트라인 감지 증폭기가 1.5V~4V의 공급 전압에서 안정된 감지 증폭 동작을 수행함을 확인할 수 있다.
도 6은 3V의 공급 전압, 100mV의 전압 차에서 동일한 사이즈로 구현된 본 발명에 따른 비트라인 감지 증폭기(도 2 참조)와 종래의 비트라인 감지 증폭기(도 1 참조)의 감지 동작을 비교 시뮬레이션한 파형도로서, 본 발명의 비트라인 감지 증폭기가 종래의 감지 증폭기에 비해 빠른 감지 동작을 수행함을 알 수 있다.
도 7은 본 발명에 따른 비트라인 감지 증폭기와 종래의 비트라인 감지 증폭기의 인에이블시 소모되는 전류 소모량을 비교 시뮬레이션한 파형도로서, 본 발명의 전류 감지 증폭기가 종래의 감지 증폭기에 비해 45% 이상 전류 소모가 줄어드는것을 확인할 수 있다.
상기 도 3 내지 도 7의 시뮬레이션 결과를 종합해보면, 본 발명에 따른 전류 감지 증폭기가 저전압, 고속 감지에 적합한 증폭기임을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 전압 레벨 대신 전류 차를 감지하여 증폭함으로써 감지 증폭 시 소정의 전압 레벨을 위해 필요한 지연 시간을 없애 저전압에서의 빠르고 안정된 감지 증폭 동작을 수행할 수 있는 효과가 있다. 또한, 빠른 감지 증폭 동작으로 메모리 셀에 저장된 데이터를 보다 빨리 액세스할 수 있는 효과가 있으며, 저전력 동작이 요구되는 개인 휴대 장비와 고급화된 메모리 소자에 적용되어 장비 및 소자의 성능 향상에 기여할 수 있다.

Claims (6)

  1. 반도체 메모리 소자의 비트라인 감지 증폭기에 있어서,
    정비트라인 및 부비트라인의 전위를 전류원으로 인가받는 제1 및 제2 커런트 미러를 구비하며, 감지 증폭 인에이블신호에 응답하여 상기 정비트라인 및 상기 부비트라인의 전류 레벨을 감지하여 그 결과를 정출력단 및 부출력단으로 출력하는 전류 감지 수단과,
    상기 감지 증폭 인에이블 신호에 응답하여 상기 전류 감지 수단에서 감지된 신호의 전압 차를 증폭하여 상기 정출력단 및 상기 부출력단으로 피드백하기 위한 피드백 수단
    을 구비하는 반도체 메모리 소자의 비트라인 감지 증폭기.
  2. 제1항에 있어서,
    상기 감지 증폭 인에이블 신호에 응답하여 상기 정출력단 및 상기 부출력단을 프리차지 및 이퀄라이즈하기 위한 프리차지 및 이퀄라이즈 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 비트라인 감지 증폭기.
  3. 제2항에 있어서,
    상기 전류 감지 수단은,
    드레인단이 상기 정비트라인 및 상기 부비트라인에 각각 연결되며 커런트 미러형으로 서로 연결되는 제1 및 제2 PMOS 트랜지스터;
    상기 제1 및 제2 PMOS 트랜지스터의 소스단에 각기 연결되며 각각의 게이트로 상기 감지 증폭 인에이블 신호를 입력받는 제1 및 제2 NMOS 트랜지스터;
    드레인단이 상기 제1 및 제2 입력 신호에 각각 연결되며 커런트 미러형으로 서로 연결되는 제3 및 제4 PMOS 트랜지스터;
    상기 제3 및 제4 PMOS 트랜지스터의 소스단에 각기 연결되며 각각의 게이트로 상기 감지 증폭 인에이블 신호를 입력받는 제3 및 제4 NMOS 트랜지스터를 구비하며,
    상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 접속단이 상기 정출력단에 접속되며,
    상기 제4 PMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터의 공통 접속단이 상기 부출력단에 접속된 것을 특징으로 하는 반도체 메모리 소자의 비트라인 감지 증폭기.
  4. 제3항에 있어서,
    상기 피드백 수단은,
    입력단이 상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 접속단에 연결되고 출력단이 상기 제2 및 제4 NMOS 트랜지스터의 공통 소스단에 연결되는 제1 반전 수단;
    입력단이 상기 제4 PMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터의 공통 접속단에 연결되고 출력단이 상기 제1 및 제3 NMOS 트랜지스터의 공통 소스단에 연결되는 제2 반전 수단; 및
    접지전원단에 연결되며 상기 감지 증폭 인에이블 신호에 응답하여 상기 제1 및 제2 반전 수단의 전류 소스로 작용하는 제5 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 비트라인 감지 증폭기.
  5. 제4항에 있어서,
    상기 제1 반전 수단은,
    전원전압단 및 상기 제5 NMOS 트랜지스터의 드레인단 사이에 직렬접속되며 각각의 게이트가 상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 공통 접속단에 연결되는 제5 PMOS 트랜지스터 및 제6 NMOS 트랜지스터를 구비하고,
    상기 제2 반전 수단은,
    전원전압단 및 상기 제5 NMOS 트랜지스터의 드레인단 사이에 직렬접속되며 각각의 게이트가 상기 제4 PMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터의 공통 접속단에 연결되는 제6 PMOS 트랜지스터 및 제7 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 비트라인 감지 증폭기.
  6. 제3항에 있어서,
    상기 프리차지 및 이퀄라이즈 수단은,
    게이트로 상기 감지 증폭 인에이블 신호를 인가받으며, 상기 제1 및 제3NMOS 트랜지스터의 공통 소스단 및 상기 제2 및 제4 NMOS 트랜지스터의 공통 소스단 사이에 연결되어 상기 공통 소스단들을 서로 이퀄라이즈하여 안정된 감지 증폭 동작을 보장하기 위한 제5 PMOS 트랜지스터;
    상기 감지 증폭 인에이블 신호에 응답하여 상기 정출력단 및 상기 부출력단를 전원전압 레벨로 각각 프리차지하기 위한 제6 및 제7 PMOS 트랜지스터; 및
    상기 감지 증폭 인에이블 신호에 응답하여 상기 정출력 신호 및 상기 부출력 신호를 이퀄라이즈하기 위한 제8 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 비트라인 감지 증폭기.
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JPH0612879A (ja) * 1992-06-26 1994-01-21 Oki Micro Design Miyazaki:Kk 半導体集積回路装置

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