KR100412990B1

KR100412990B1 - 감지 증폭기

Info

Publication number: KR100412990B1
Application number: KR10-2002-0017439A
Authority: KR
Inventors: 박산하
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-03-29
Filing date: 2002-03-29
Publication date: 2003-12-31
Also published as: KR20030078407A

Abstract

본 발명은 보다 적은 전압의 차이를 이용하면서도 고속의 스피드로 동작할 수 있는 센스 앰프를 제공하기 위한 것으로, 이를 위한 본 발명은 두 입력신호의 전류차를 감지, 증폭하여 출력하는 전류감지부; 상기 두 입력신호의 전압차를 감지, 증폭하는 전압감지부; 및 상기 전압감지부에서 증폭한 값을 상기 전류감지부로 피드백하는 피드백부를 구비하는 감지 증폭기가 제공된다.

Description

감지 증폭기{Sense Amplifier}

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 입력되는 두 데이터(DB, /DB)의 차를 감지하여 증폭해서 출력하는 데이터 버스 감지증폭기(Data Bus Sense Amplifier, 이하 데이터버스 센스앰프라 함)에 관한 것이다.

일반적으로, 데이터버스 센스앰프는 비트라인 센스앰프에 의해 증폭된 셀 어레이(cell array)에 저장되어 있는 데이터가 데이타 라인에 실리게 되면 이를 감지, 증폭한 후에 데이터 출력버퍼로 전달하기 위한 회로로서, 셀에서 전달된 데이타의 작은 전위차를 정확히 감지하여 단시간 내에 증폭하여 다음 회로로 전달해 주도록 설계된다.

참고로, 반도체 메모리의 셀에 저장된 데이터가 밖으로 독출되는 과정을 살펴보면, 먼저 로오 어드레스가 입력되면 이 어드레스에 해당하는 워드라인이 액티브되고 일정한 시간후에 비트라인 센스앰프가 동작하여 액티브된 워드라인의 셀 데이터를 래치(latch)시킨다.(이 시간이 로오 액티브 시간(tRCD)). 이후 컬럼 어드레스가 입력되면 그중 선택된 비트라인 센스앰프의 정보를 데이터 라인을 통해서 데이터버스 센스앰프로 보내 증폭한 후 데이타 출력 버퍼쪽으로 전송하게 된다.

디램(DRAM)의 경우 컬럼 어드레스가 입력되어 데이타라인 센스앰프가 동작하여 데이터를 출력시키는데 소요되는 시간(tAA)이 칩의 동작속도에 가장 큰 제한이 되는 부분이다.

도1은 메모리 소자에서 비트라인 센스앰프와 데이터버스 센스앰프의 통상적인 배치를 보여주는 블럭도이다.

도1을 참고하여 설명하면, 통상적으로 메모리 소자는 일정한 갯수의 단위셀로 구성된 셀 어레이(Cell Array)(10)가 있고, 셀 어레이(10) 상, 하부에 비트라인 센스앰프(BLSA)가 셀 어레이(10)의 비트라인과 연결되면서 배치되어 있으며, 다수개의 비트라인(BLSA)은 공통으로 데이터버스(DB₁, /DB₁...)에 연결되고 데이터버스는 데이터버스 센스앰프(DBSA)에 연결되어 있다. 데이터버스 센스앰프(DBSA)의 출력은 RD 라인(RD₁,..)에 연결되어 있으며, RD라인까지 전달된 셀 데이터는 RD 라인 드라이버 및 데이터 출력버퍼를 통해 메모리 소자 외부로 출력하게 된다.

따라서 데이터버스 센스앰프는 1개의 셀어레이(10)내의 비트라인 센스앰프가 공통으로 연결되어 있기 때문에 배선의 길이가 길어지게 되어, 신호 전달을 고속으로 하기가 매우 어렵다. 그러므로 배선의 기생 용량과 저항을 감소시키는 배선 구조와 함께, 데이터버스 센스앰프를 작은 신호도 확실하게 고속으로 감지해 낼 수 있도록 설계하는 것이 필요하다.

도2는 2개의 증폭기를 이용한 데이터버스 센스앰프의 블럭도이다.

도2를 참조하여 살펴보면, 데이터버스 센스앰프는 데이터버스의 두 신호(DB,/DB)를 입력받아 증폭하는 1차증폭기(20)와, 1차증폭기(20)의 출력(OUT, /OUT)를 다시 증폭하여 출력하는 2차 증폭기로 구성된다. 여기서 데이터버스 센스앰프는 하나의 증폭기를 사용할 수도 있으나, 저전압으로 구동하는 메모리 소자에서 보다 데이터버스에 실리는 신호를 보다 크게 증폭하기 위해 2단의 증폭기를 사용하는 것이다.

도3은 종래기술에 의해 전압을 감지 증폭하는 데이터버스 센스앰프의 일실시예를 나타내는 회로도이다.

도3을 참조하여 설명하면, 데이터버스 센스앰프는 데이터버스로 전달되는 제1 신호(DB)가 제2 신호(/DB)보다 큰 값일 때, 제1 출력(OUT)을 하이로 제2 출력(/OUT)을 로우로 출력하는 제1 전류미러 증폭기(20)와, 제2 신호(/DB)가 제1 신호(/DB)보다 큰 값일 때, 제2 출력(/OUT)을 하이로 제1 출력(OUT)을 로우로 출력하는 제2 전류미러 증폭기(30)와, 제1 전류미러 증폭기(20) 및 제2 전류미러 증폭기(30)를 인에이블 시키기 위한 인에이블부(40)로 구성된다.

그러나 도3에 도시된 바와 같은 입력되는 전압의 차이를 증폭하여 출력하는 데이터버스 센스앰프는 입력되는 두 신호의 전압차이가 일정한 크기 이상이 되어야 그 차이값을 증폭하여 출력할 수 있는 단점을 가지고 있어, 센싱동작시 에러를 유발할 수 있다.

따라서 데이터라인의 신호의 전압 차이가 작은 값일때에도 전류량의 차이를 이용하여 안정적으로 센싱동작을 할 수 있는 전류 감지 증폭기가 제안되었다.

도4는 종래기술에 의해 전류차를 감지 증폭하는 데이터버스 센스앰프를 나타내는 회로도이다.

도4를 참조하여 살펴보면, 전류차를 감지하는 데이터버스 센스앰프는 데이터버스에서 입력되는 두 전류를 각각 소스측으로 입력받으며 게이트가 드레인단으로크로스 커플된 피모스트랜지스터(MP3,MP4)와, 피모스트랜지스터(MP3,MP4)의 드레인측에 각각 연결된 다이오드형 앤모스트랜지스터(MN3,MN4)와 다이오드형 앤모스트랜지스터(MN3,MN4)의 공통 소스측과 접지전원과 연결되며 게이트로 인에이블 신호(enable)를 입력받는 앤모스트랜지스터(MN5)와, 피모스트랜지스터(MP3,MP4)의 드레인을 연결하며 게이트로 인에이블 신호(enable)를 입력받는 피모스트랜지스터(MP5)로 구성된다.

데이터버스(DB,/DB)를 통해 입력되는 전류량(IOT,IOB)의 차이에 따라 앤모스트랜지스터(MN3,MN4)의 양단에 인가되는 전압에 차이가 생기고, 이에 따라 피모스트랜지스터(MP3,MP4) 각각의 턴온되는 정도가 변화하게 되어 출력신호(OUT,/OUT)가 나오게 된다. 여기서 앤모스트랜지스터(MN5)는 센스앰프의 인에이블을 위한 것이며, 피모스트랜지스터(MP5)는 피모스트랜지스터(MP3,MP4)의 양 드레인간 전압레벨을 맞추기 위한 것이다.

전술한 전류량의 차이를 감지하는 센스앰프는 데이터라인에 인가되는 전압차가 작을 때에도 도3의 전압차를 감지하는 센스앰프보다 효과적으로 센싱하는 장점을 가지고 있다.

그러나, 종래의 전류량의 차이를 감지하는 데이터버스 센스앰프는 전압차를 감지하는 센스앰프보다 동작스피드가 느린 단점을 가지고 있다.

메모리가 고집화되고 저전압을 적용하게 됨에 따라 센스앰프에 의해 구동되는 IO 라인의 부하는 더욱 커지게 되어 전류량의 차이를 감지하는 센스앰프의 동작스피는 더욱 느려지게되고, 이는 오동작의 가능성을 높여 메모리소자의 신뢰성에문제를 가져온다.

본 발명은 보다 적은 전압의 차이를 이용하면서도 고속의 스피드로 동작할 수 있는 감지 증폭기를 제공함을 목적으로 한다.

도1은 메모리 소자에서 비트라인 센스앰프와 데이터버스 센스앰프의 통상적인 구성을 보여주는 블럭도.

도2는 통상적인 데이터버스 센스앰프를 나타내는 블럭도.

도3은 종래기술에 의한 전압차를 감지 증폭하는 데이터버스 센스앰프를 나타내는 회로도.

도4는 종래기술에 의한 전류차를 감지 증폭하는 데이터버스 센스앰프를 나타내는 회로도.

도5는 본 발명의 일실시예에 의한 데이터버스 센스앰프를 나타내는 블럭도.

도6은 도5의 데이터버스 센스앰프의 구체적인 회로도.

도7은 도6의 데이터버스 센스앰프의 동작을 나타내는 파형도.

* 도면의 주요부분에 대한 부호설명

MP1 ~ MP3 : 피모스 트랜지스터

MN1 ~ MN9 : 앤모스 트랜지스터

상기의 목적을 달성하기 위한 본 발명은 두 입력신호의 전류차를 감지, 증폭하여 출력하는 전류감지부; 상기 두 입력신호의 전압차를 감지, 증폭하는 전압감지부; 및 상기 전압감지부에서 증폭한 값을 상기 전류감지부로 피드백하는 피드백부를 구비하는 감지 증폭기가 제공된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도5는 본 발명의 일실시예에 의한 데이터버스 센스앰프를 나타내는 블럭도이다.

도5를 참조하여 살펴보면, 본 일실시예에 따른 데이터버스 센스앰프는 입력되는 두 신호의 전류 및 전압차를 증폭하는 1차 감지증폭기(1000)와, 1차 감지증폭기(1000)의 출력을 다시 증폭하는 2차 감지증폭기(1000')로 구성된다.

1차 감지증폭기(1000)는 두 입력신호(IOT,IOB)의 전류차를 감지, 증폭하여 출력하는 전류감지부(100)와, 두개의 입력신호(IOT, IOB)의 전압차를 감지, 증폭하는 전압감지부(300)와, 전압감지부(300)에서 증폭한 값을 입력받아 전류감지부(100)로 피드백하는 피드백부(200)와, 제어신호(enable)가 인에이블 될 때 전압감지부(300) 및 피드백부(200)를 인에이블 시키는 제1 구동부(400)와, 제어신호(enable)가 인에이블 될 때 전류감지부(100)를 인에이블 시키고, 제어신호(enable)가 디스에이블 될 때 전류감지부(100)의 출력노드를 초기화시키는 제2 구동부(500)로 구성된다.

도6은 도5의 데이터버스 센서앰프에서 1차 감지증폭기의 각 부분의 구체적인 회로도이다.

도6를 참조하여 살펴보면, 전류감지부(100')는 두 입력신호(IOT, IOB)를 소스로 각각 입력받고 게이트가 서로의 드레인으로 크로스 커플(cross couple)된 제1 및 제2 피모스트랜지스터(MP2, MP3)로 구성된다.

전압감지부(300')는 제1 피모스트랜지스터(MP2)의 소스에 게이트가 연결되며 동작전원(V1)이 소스에 연결된 제1 앤모스트랜지스터(MN6)와, 제1 앤모스트랜지스터(MN6)에 직렬연결되며 게이트가 제2 피모스트랜지스터(MN2)의 드레인에 연결된 제2 앤모스트랜지스터(MN8)와, 제2 피모스트랜지스터(MP3)의 소스에 게이트가 연결되며 동작전원(V1)이 소스에 연결된 제3 앤모스트랜지스터(MN7)와, 제3 앤모스트랜지스터(MN7)와 직렬연결되며 게이트가 제1 피모스트랜지스터(MP2)의 드레인에 연결된 제4 앤모스트랜지스터(MN9)로 구성된다.

피드백부(200')는 게이트가 제3 및 제4 앤모스트랜지스터(MN7,MN9)의 공통노드에 연결되며 제1 피모스트랜지스터(MP2)의 드레인에 직렬로 연결된 제5 앤모스트랜지스터(MN2)와, 게이트가 제1 및 제2 앤모스트랜지스터(MN6, MN8)의 공통노드에 연결되고 제2 피모스트랜지스터(MP3)의 드레인에 직렬로 연결되며 제5 앤모스트랜지스터(MN2)와 소스를 공통으로 사용하는 제6 앤모스트랜지스터(MN3)로 구성된다.

제1 구동부(400')는 제어신호를 게이트로 입력받으며 상기 제1 및 제2 피모스트랜지스터의 드레인을 연결하는 제3 피모스트랜지스터를 구비하는 것을 특징으로 하는 감지 증폭기.

상기 제2 구동부는 제어신호(enable)를 게이트로 입력받으며, 제2 앤모스트랜지스터(MN8)의 드레인과 접지전원(VSS)을 연결하는 제7 앤모스트랜지스터(MN4)와, 제어신호(enable)를 게이트로 입력받으며, 제4 앤모스트랜지스터(MN9)의 드레인과 접지전원(VSS)을 연결하는 제8 앤모스트랜지스터(MN5)와, 제어신호(enable)를 게이트로 입력받으며, 제5 및 6 앤모스트랜지스터(MN2, MN3)의 공통 소스노드(N6)와 접지전원을 연결하는 제8 앤모스트랜지스터(MN1)로 구성된다.

도7은 도6의 감지증폭기의 동작을 나타내는 파형도이다.

이하 도5 내지 도7을 참조하여 전술한 데이터버스 센스앰프의 동작을 설명한다.

먼저 전류감지부(300')에 제1 입력신호(IOT)가 제2 입력신호(IOB)보다 큰 값을 가지면서 입력되는 경우를 가정한다.

제2 입력신호(IOB)보다 큰 제1 입력신호(IOT)가 입력되면 제1 피모스트랜지스터(MP2)가 제2 피모스트랜지스터(MP3)보다 강하게 턴온된다. 이는 노드(N1)의 전압레벨이 노드(N2)의 전압레벨보다 상승하여 제2 피모스트랜지스터(MP3)의 게이트에 인가되는 전압을 상승시키고, 제1 피모스트랜지스터(MP2)의 게이트에 인가되는 전압을 하강시키기 때문이다.

한편으로 제2 입력신호(IOB)보다 큰 제1 입력신호(IOT)가 입력되면 제1 앤모스트랜지스터(MN6)가 제3 앤모스트랜지스터(MN7)보다 강하게 턴온되고, 제1 앤모스트랜지스터(MN6)의 일측에 인가된 동작전압(V1)에 따라 노드(N3)의 전압레벨이 노드(N4)의 전압레벨보다 큰 값을 가지게 된다.

이 때 제6 앤모스트랜지스터(MN3)가 제5 앤모스트랜지스터(MN2)보다 강하게 턴온된 상태를 유지하고, 이에 따라 제2 앤모스트랜지스터(MN8)은 점점 턴오프되어 지고 제4 앤모스트랜지스터(MN9)는 점점 턴온된다. 결국, 노드(N2)의 전압레벨은 하강하고 노드(N1)의 전압레벨의 상승을 더욱 상승하게 되어 제1 출력값(OUT)은 하이로, 제2 출력값(/OUT)은 로우로 출력된다.

여기서 센스 앰프가 센싱동작을 제어신호(enable)은 하이상태를 유지하여 제1 구동부(400')의 앤모스트랜지스터(MN4,MN1,MN5)는 모두 턴온상태이며, 제2 구동부(500')의 피모스트랜지스터(MP1)는 턴오프상태이다. 센싱동작이 끝나면 제어신호(enable)는 로우로 되어 피모스트랜지스터(MP1)는 턴온되어 양 노드(N1,N2)의 전압레벨을 같게 만들어주어 초기화 시킨다.

계속해서 도7를 참조하여 살펴보면, 제어신호(enable)가 하이를 유지할 때 노드(N5,N6,N7)의 전압레벨은 로우로 되며, 이 때 두 입력신호(IOB,IOT)의 차이가발생하면, 노드(N3,N4)에 인가되는 전압에 차이가 생기고, 최종적으로 제1 및 제2 출력(OUT, /OUT)가 증폭되어 출력하는 것을 알 수 있다. 전원전압이 '1.8V'일 때(전압감지부의 동작전압(V1)이 '1.5V'일 때) 종래에 전류차만을 감지하여 증폭하는 감지증폭기의 경우 100mV의 차로 증폭되어 출력하였으나, 본 발명에 의한 감지증폭기는 300mV이상의 차로 증폭되어 출력하게 되고, 이로 인해 최종적인 데이터버스 센스앰프의 출력은 보다 빠르게 동작하는 것을 알 수 있다.

결론적으로, 두 입력신호(IOT,IOB)의 전류량의 차이를 전류감지부(100')의 피모스트랜지스터(MP2,MP3)가 감지하여 노드(N1) 및 노드(N2)의 전압레벨에 차이가 생기게 하고, 한편으로는 두 신호(IOT,IOB)의 전압차를 전압감지부(300')의 앤모스트랜지스터(MN6,MN7)가 감지하여 피드백부(200')로 전달하게 되고, 피드백부(200')는 전압감지부(300')에서 두 신호(IOT,IOB)의 전압차를 감지 증폭한 값을 전류감지부(100')로 전달하게 되는 것이다.

따라서 본 발명의 감지증폭기는 입력신호의 전압차와 전류차를 모두 감지하여 증폭하기 때문에 고속으로 센싱 동작을 할 수 있으며, 또한 저전압에서도 안정적으로 센싱 동작을 할 수 있다.

한편, 전술한 1차 감지증폭기만으로 데이터버스 센스앰프를 구성할 수도 있으며, 경우에 따라서는 본 발명에 의한 데이터라인 센스앰프를 비트라인 센스앰프로 사용할 수 있으며, 일반적인 반도체 장치의 집적회로에서도 두개의 입력신호를 증폭하는 회로로 본 발명의 센스 앰프를 사용할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의한 감지증폭기를 이용하면 반도체 소자의 억세스 타임을 향상시킬 수 있으며, 입력신호의 전압차가 적은 영역에서도 효과적으로 센싱작용을 할 수 있어 반도체 소자의 동작상의 신뢰성 향상을 기대할 수 있다.

Claims

두 입력신호의 전류차를 감지 및 증폭하여 출력하는 전류감지부;

상기 두 입력신호의 전압차를 감지 및 증폭하는 전압감지부; 및

상기 전압감지부에서 증폭한 값을 상기 전류감지부로 피드백하는 피드백부

를 구비하는 감지 증폭기.
제 1 항에 있어서,

제어신호가 인에이블 될 때 상기 전압감지부 및 상기 피드백부를 인에이블 시키는 제1 구동부와,

상기 제어신호가 인에이블 될 때 상기 전류감지부를 인에이블 시키고, 상기 제어신호가 디스에이블 될 때 상기 전류감지부의 출력노드를 초기화시키는 제2 구동부를 더 구비하는 것을 특징으로 하는 감지 증폭기.
제 2 항에 있어서,

상기 전류감지부는

상기 두 입력신호를 소스로 각각 입력받고 게이트가 서로의 드레인으로 크로스 커플된 제1 및 제2 피모스트랜지스터를 구비하는 것을 특징으로 하는 감지 증폭기.
제 3 항에 있어서,

상기 전압감지부는

상기 제1 피모스트랜지스터의 소스에 게이트가 연결되며 동작전원이 소스에 연결된 제1 앤모스트랜지스터;

상기 제1 앤모스트랜지스터와 직렬연결되며 게이트가 상기 제2 피모스트랜지스터의 드레인에 연결된 제2 앤모스트랜지스터;

상기 제2 피모스트랜지스터의 소스에 게이트가 연결되며 상기 동작전원이 소스에 연결된 제3 앤모스트랜지스터; 및

상기 제3 앤모스트랜지스터와 직렬연결되며 게이트가 상기 제1 피모스트랜지스터의 드레인에 연결된 제4 앤모스트랜지스터를 구비하는 것을 특징으로 하는 감지 증폭기.
제 4 항에 있어서,

상기 피드백부는

게이트가 상기 제3 및 제4 앤모스트랜지스터의 공통노드에 연결되며 상기 제1 피모스트랜지스터의 드레인에 직렬로 연결된 제5 앤모스트랜지스터; 및

게이트가 상기 제1 및 제2 앤모스트랜지스터의 공통노드에 연결되고 상기 제2 피모스트랜지스터의 드레인에 직렬로 연결되며, 상기 제5 앤모스트랜지스터와 소스를 공통으로 사용하는 제6 앤모스트랜지스터를 구비하는 것을 특징으로 하는 감지 증폭기.
제 5 항에 있어서,

상기 제1 구동부는

상기 제어신호를 게이트로 입력받으며 상기 제1 및 제2 피모스트랜지스터의 드레인을 연결하는 제3 피모스트랜지스터를 구비하는 것을 특징으로 하는 감지 증폭기.
제 6 항에 있어서,

상기 제2 구동부는

상기 제어신호를 게이트로 입력받으며, 상기 제2 앤모스트랜지스터의 드레인과 접지전원을 연결하는 제7 앤모스트랜지스터;

상기 제어신호를 게이트로 입력받으며, 상기 제4 앤모스트랜지스터의 드레인과 접지전원을 연결하는 제8 앤모스트랜지스터; 및

상기 제어신호를 게이트로 입력받으며, 상기 제5 및 6 앤모스트랜지스터의공통 소스와 접지전원을 연결하는 제8 앤모스트랜지스터를 구비하는 것을 특징으로 하는 감지 증폭기.