KR100574925B1 - 독출 동작시 유효 데이터를 시간 지연없이 출력하는 반도체 메모리장치 - Google Patents

독출 동작시 유효 데이터를 시간 지연없이 출력하는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 독출 동작시 정확한 데이터를 독출하는 반도체 메모리 장치에 관한 것으로서, 제1 및 제2 메모리 뱅크들에 각각 연결된 제1 및 제2 비트라인쌍들과, 상기 제1 및 제2 비트라인쌍들에 각각 연결된 제1 및 제2 칼럼선택선 회로들과, 상기 제1 및 제2 칼럼선택선 회로들에 각각 연결된 제1 및 제2 입출력 라인쌍들과, 제1 및 제2 프리차아지 신호들에 응답하여 상기 제1 및 제2 입출력 라인쌍들을 프리차아지시키는 제1 및 제2 프리차아지 회로들과, 제1 및 제2 감지 증폭 신호들에 응답하여 상기 제1 및 제2 입출력 라인쌍들의 전류를 감지 및 증폭하는 제1 및 제2 전류 감지 증폭기들, 및 외부로부터 칼럼 어드레스 신호를 입력하여 상기 제1 및 제2 프리차아지 신호들과 상기 제1 및 제2 감지 증폭 신호들을 출력하는 제어부를 구비하며, 상기 제어부는 상기 칼럼 어드레스 신호가 제1 전압 레벨일 때 상기 제1 프리차아지 신호 및 제1 감지 증폭 신호를 액티브시키고, 상기 칼럼 어드레스 신호가 제2 전압 레벨로 천이될 때 상기 제2 프리차아지 신호 및 제2 감지 증폭 신호를 액티브시키며, 이 때 상기 제2 프리차아지 신호를 펄스로 발생함으로써 상기 제2 입출력 라인쌍들에 실린 유효 데이터는 시간 지연 없이 출력된다.

Description

독출 동작시 유효 데이터를 시간 지연없이 출력하는 반도체 메모리 장치{Semiconductor Memory Device Generating Valid Data without Time Delay During Data Reading}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 개략적인 회로도.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 개략적인 회로도.
도 3은 상기 도 2에 도시된 제어부의 회로도.
도 4는 상기 도 2 및 도 3에 도시된 신호들의 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 입출력 라인에 연결된 회로들에 관한 것이다.
반도체 메모리 장치에는 여러 가지가 있으나 그 중에 디램(DRAM;Dynamic Random Access Memory)을 구비하는 디램 반도체 장치가 있다. 디램에 저장된 데이 터가 반도체 메모리 장치의 외부로 출력되는 방법 중에 4비트의 데이터가 동시에 출력되는 ×4 모드가 있고, 8비트의 데이터가 동시에 출력되는 ×8 모드가 있다. 여기서, 디램 반도체 장치가 2개의 디램 뱅크(bank)를 구비하며 각 디램 뱅크는 4비트의 데이터를 출력한다고 가정하면, ×4 모드와 ×8 모드를 하나의 디램 반도체 장치에 구현하기 위해서는 ×8 모드에서는 2개의 디램 뱅크에 연결된 8개의 입출력 라인들로부터 8비트의 데이터를 출력하고, ×4 모드에서는 어드레스 한 개를 추가하여 2개의 디램 뱅크 중 한 개의 디램 뱅크에 연결된 입출력 라인들을 선택하여 4비트의 데이터를 출력한다.
도 1은 종래의 반도체 메모리 장치의 입출력 라인에 연결된 회로들을 도시한 회로도이다. 도 1을 참조하면, 반도체 메모리 장치(101)는 제1 및 제2 메모리 뱅크들(111,112), 제1 및 제2 비트라인(bitline)쌍들(BL1/BLB1,BL2/BLB2) 제1 및 제2 칼럼 선택선 회로들(121,122), 제1 및 제2 입출력 라인쌍들(IO1/IOB1, IO2/IOB2), 제1 및 제2 프리차아지(precharge) 회로들(131,132), 제1 및 제2 전류 공급 회로들(141,142) 및 제1 및 제2 전류 감지 증폭기들(151,152)을 구비한다. 반도체 메모리 장치(201)가 ×8로 동작하기 위해서는 제1 및 제2 비트라인쌍들(BL1/BLB1, BL2/BLB2)은 각각 4개씩이며 제1 및 제2 입출력 라인쌍들(IO1/IOB1, IO2/IOB2)도 각각 4개씩이어야 하지만, 여기서는 편의상 각각 한 개씩만 도시되어있다.
반도체 메모리 장치(101)가 ×4 모드로 동작할 경우, 제1 입출력 라인쌍(IO1/IOB1)이 선택되면 제2 입출력 라인쌍(IO2/IOB2)은 선택되지 않는다. 제1 입출력 라인쌍(IO1/IOB1)이 선택되면 제1 감지 증폭 신호(IOSE1)는 논리 하이(lofgic high)로 액티브(active)되어 제1 전류 감지 증폭기(151)가 활성화된다. 따라서, 제1 입출력 라인쌍(IO1/IOB1)을 통해 제1 메모리 뱅크(111)에 저장된 데이터는 반도체 메모리 장치(101)의 외부로 출력된다. 이 때, 제2 감지 증폭 신호(IOSE2)는 논리 로우(low)로 되므로 제2 전류 감지 증폭기(152)는 비활성화된다. 즉, 제2 전류 감지 증폭기(152)에서 전류 분배가 일어나지 않는다. 그로 인하여 제2 입출력 라인(IO2)과 제2 상보 입출력 라인(IOB2)간의 전위 차이가 더 커지게 된다. 이 때, 독출-인터럽트(interrupt)-독출 동작에 의해 제2 감지 증폭 신호(IOSE2)가 액티브되어 트랜지스터(161)가 턴온(turn-on)되면 순간적으로 트랜지스터(162)쪽으로 전류가 많이 흐르게 되어 제2 전류 감지 증폭기(152)의 후단에 연결되는 전압 증폭단(미도시)에 버스트(burst) 동작때보다 더 큰 전압차가 입력되게 된다.
반도체 메모리 장치(101)의 독출 동작시 데이터 출력 속도를 향상시키기 위해 제1 및 제2 칼럼 선택선 회로들(121,122)을 활성화시키는 시점보다 제1 및 제2 전류 감지 증폭기들(151,152)을 활성화시키는 시점이 더 빠르기 때문에 처음 나오는 데이터는 유효한 데이터가 아니다. 그러므로, 뒤에 출력되는 데이터에 의해 역전되어야할 경우에는 일반 동작때보다 큰 전압차를 보이기 때문에 시간이 더 필요하게 된다. 즉, 독출 동작시 유효 데이터의 출력 속도가 지연된다.
본 발명이 이루고자하는 기술적 과제는 독출 동작시 유효 데이터의 지연을 방지하기 위한 반도체 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 해결하기 위하여 본 발명은,
제1 및 제2 메모리 뱅크들; 상기 제1 및 제2 메모리 뱅크들에 각각 연결된 제1 및 제2 비트라인쌍들; 상기 제1 및 제2 비트라인쌍들에 각각 연결된 제1 및 제2 칼럼선택선 회로들; 상기 제1 및 제2 칼럼선택선 회로들에 각각 연결된 제1 및 제2 입출력 라인쌍들; 상기 제1 및 제2 입출력 라인쌍들에 각각 연결되며, 각각 제1 및 제2 프리차아지 신호들에 응답하여 상기 제1 및 제2 입출력 라인쌍들을 프리차아지시키는 제1 및 제2 프리차아지 회로들; 상기 제1 및 제2 입출력 라인쌍들에 각각 연결되며, 각각 제1 및 제2 감지 증폭 신호들에 응답하여 상기 제1 및 제2 입출력 라인쌍들의 전류를 감지 및 증폭하는 제1 및 제2 전류 감지 증폭기들; 및 상기 제1 및 제2 프리차아지 회로들과 상기 제1 및 제2 전류 감지 증폭기들에 연결되고, 외부로부터 칼럼 어드레스 신호를 입력하여 상기 제1 및 제2 프리차아지 신호들과 상기 제1 및 제2 감지 증폭 신호들을 출력하는 제어부를 구비하며, 상기 제어부는 상기 칼럼 어드레스 신호가 제1 전압 레벨일 때 상기 제1 프리차아지 신호 및 제1 감지 증폭 신호를 액티브시키고, 상기 칼럼 어드레스 신호가 제2 전압 레벨로 천이될 때 상기 제2 프리차아지 신호 및 제2 감지 증폭 신호를 액티브시키며, 이 때 상기 제2 프리차아지 신호는 펄스로써 발생되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 반도체 메모리 장치는 상기 제1 및 제2 입출력 라인쌍들에 각각 연결되며 상기 제1 및 제2 감지 증폭 신호들이 액티브될 때 활성화되어 상기 제1 및 제2 전류 감지 증폭기들에 전류를 공급하는 제1 및 제2 전류 공급 회로들을 더 구비한다.
바람직하기는 또한, 상기 제어부는 뱅크 인에이블 신호를 입력하고 상기 뱅 크 인에이블 신호가 액티브일 때 상기 제어부는 상기 칼럼 어드레스 신호에 응답하여 상기 제1 및 제2 감지 증폭 신호들과 상기 제1 및 제2 프리차아지 신호들을 출력한다.
상기 본 발명에 의하여 독출 동작시 유효 데이터의 지연이 방지된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 개략적인 회로도이다. 도 2를 참조하면, 반도체 메모리 장치(201)는 제1 및 제2 메모리 뱅크들(111,112), 제1 및 제2 비트라인쌍들(BL1/BLB1, BL2/BLB2), 제1 및 제2 칼럼 선택선 회로들(121,122), 제1 및 제2 입출력 라인쌍들(IO1/IOB1, IO2/IOB2), 제1 및 제2 프리차아지 회로들(131,132), 제1 및 제2 전류 공급 회로들(141,142), 제1 및 제2 전류 감지 증폭기들(151,152) 및 제어부(211)를 구비한다. 반도체 메모리 장치(201)가 ×8로 동작하기 위해서는 제1 및 제2 비트라인쌍들(BL1/BLB1, BL2/BLB2)은 각각 4개씩이며 제1 및 제2 입출력 라인쌍들(IO1/IOB1, IO2/IOB2)도 각각 4개씩이어야 하지만, 여기서는 편의상 각각 한 개씩만 도시되어있다.
제어부(211)의 회로가 도 3에 도시되어있다. 도 3을 참조하면 제어부(211)는 인버터 체인(Inverter Chain)들(311,312), 노아 게이트(NOR Gate)들(321,322), 낸드(NAND) 게이트들(331∼336), 앤드(AND) 게이트(341), 인버터들(351∼356)을 구비한다. 제어부(211)는 칼럼 어드레스(Column Address) 신호(CAi)와 뱅크 인에이블(Bank Enable) 신호(BANK)를 입력하고 제1 및 제2 프리차아지 제어 신호들(PIOPRB1,PIOPRB2)을 발생한다. 도 2 및 도 3에 도시된 신호들의 타이밍도가 도 4에 도시되어있다. 도 4를 참조하여 도 2 및 도 3에 도시된 회로들의 동작을 설명하기로 한다.
제1 및 제2 메모리 뱅크들(111,112)이 활성화되기 위해서는 뱅크 인에이블 신호(BANK)가 논리 하이(logic high)로 액티브(active)된다. 칼럼 어드레스 신호(CAi)는 제1 및 제2 입출력 라인쌍들(IO1/IOB1, IO2/IOB2) 중 하나를 선택하기 위한 신호이다. 예컨대, 칼럼 어드레스 신호(CAi)가 논리 하이이면 제1 입출력 라인쌍(IO1/IOB1)을 통해서 제1 메모리 뱅크(111)에 저장된 데이터가 독출되고, 칼럼 어드레스 신호(CAi)가 논리 로우(logic low)이면 제2 입출력 라인쌍(IO2/IOB2)을 통해서 제2 메모리 뱅크(112)에 저장된 데이터가 독출된다. 칼럼 어드레스 신호(CAi)가 논리 하이이면 입출력 제어 신호(CHIO)는 논리 로우로 되고 제1 감지 증폭 신호(IOSE1)는 논리 하이로 된다. 제1 감지 증폭 신호(IOSE1)가 논리 하이이면 트랜지스터(163)가 턴온(turn_on)되므로 제1 전류 감지 증폭기(151)가 활성화된다. 이 때, 제1 감지 증폭 신호(IOSE1)가 논리 하이이므로 제1 전류 공급 회로(141)가 활성화되어 제1 전류 감지 증폭기(151)에 전류를 공급한다.
제1 전류 감지 증폭기(151)가 활성화되면 제1 메모리 뱅크(111)로부터 출력 되는 데이터는 제1 비트라인쌍(BL1/BLB1)을 통해서 제1 입출력 라인쌍(IO1/IOB1)으로 전달되고, 제1 입출력 라인쌍(IO1/IOB1)에 전달된 데이터는 제1 전류 감지 증폭기(151)를 통해서 증폭되어 출력된다. 이 때, 제1 칼럼 선택선 회로(121)는 활성화되어있다고 가정한다. 또한, 칼럼 어드레스 신호(CAi)가 논리 하이인 동안, 제2 감지 증폭 신호(IOSE2)는 논리 로우로 유지되며, 트랜지스터(161)는 턴오프(turn-off)되므로 제2 전류 감지 증폭기(152)는 비활성화된다. 제2 감지 증폭 신호(IOSE2)가 논리 로우이면 제2 입출력 제어 회로(142)가 활성화되어 제2 입출력 라인쌍(IO2/IOB2)을 프리차아지시킨다. 따라서, 제2 입출력 라인쌍(IO2/IOB2)을 통해서는 데이터가 출력되지 않는다.
그러다가 칼럼 어드레스 신호(CAi)가 논리 하이에서 논리 로우로 천이되면 제1 감지 증폭 신호(IOSE1)는 논리 하이에서 논리 로우로 천이되고 제2 감지 증폭 신호(IOSE2)는 논리 로우에서 논리 하이로 천이된다. 제1 감지 증폭 신호(IOSE1)가 논리 로우로 되면 트랜지스터(163)가 턴오프되어 제1 전류 감지 증폭기(151)는 비활성화된다. 따라서, 제1 입출력 라인쌍(IO1/IOB1)을 통해서는 데이터가 출력되지 않는다. 칼럼 어드레스 신호(CAi)가 논리 하이에서 논리 로우로 천이되면 입출력 제어 신호(CHIO)가 하이 펄스(High Pulse)로써 발생된다. 이에 따라 제2 프리차아지 신호(PIOPRB2)도 로우 펄스(Low Pulse)로써 발생된다. 제2 프리차아지 신호(PIOPRB2)가 로우 펄스로써 발생됨에 따라 제2 입출력 라인(IO2)과 제2 상보 입출력 라인(IOB2)에 발생되는 전위차가 완전히 없어지고 제2 입출력 라인(IO2)과 제2 상보 입출력 라인(IOB2)은 동일 전압으로 프리차아지된다.
이 상태에서 제2 감지 증폭 신호(IOSE2)가 논리 하이로 됨에 따라 제2 전류 감지 증폭기(152)가 활성화되어 제2 메모리 뱅크(112)에 저장된 데이터는 제2 비트라인쌍(BL2/BLB2)을 통해서 제2 입출력 라인쌍(IO2/IOB2)으로 전달되고, 제2 입출력 라인쌍(IO2/IOB2)의 데이터는 제2 전류 감지 증폭기(152)에 의해 증폭되어 출력된다. 제2 감지 증폭 신호(IOSE2)가 논리 하이이면 제2 전류 공급 회로(142)가 활성화되어 제2 전류 감지 증폭기(152)에 전류를 공급한다. 제2 감지 증폭 신호(IOSE2)가 논리 하이일 때 제2 칼럼 선택선 신호(CSL2)가 논리 하이로 액티브되어 제2 칼럼 선택선 회로(122)가 활성화되며 그에 의해 제2 비트라인쌍(BL2/BLB2)에 실린 데이터는 제2 입출력 라인쌍(IO2/IOB2)으로 전달된다. 이와 같이 하여 제2 메모리 뱅크(112)로부터 출력되어 제2 입출력 라인쌍(IO2/IOB2)에 전달된 유효 데이터는 시간 지연 없이 곧바로 출력된다.
본 발명에서는 반도체 메모리 장치(201)의 출력 모드가 ×4 모드와 ×8 모드인 경우를 예로 들어 설명하였지만, 그 이상의 모드 예컨대, ×8 모드와 ×16 모드, ×16 모드와 ×32 모드 등에 대해서도 동일한 방식으로 적용될 수 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치(201)의 출력 모드가 두 가지인 경우 데이터를 독출 할 때 선택되지 않는 일부 입출력 라인쌍들이 칼럼 어드레스 신호(CAi)에 의해 선택될 경우 유효 데이터가 출력되는 시간이 지연 없이 빠른 시간에 출력될 수 있다.

Claims (3)

  1. 제1 및 제2 메모리 뱅크들;
    상기 제1 및 제2 메모리 뱅크들에 각각 연결된 제1 및 제2 비트라인쌍들;
    상기 제1 및 제2 비트라인쌍들에 각각 연결된 제1 및 제2 칼럼선택선 회로들;
    상기 제1 및 제2 칼럼선택선 회로들에 각각 연결된 제1 및 제2 입출력 라인쌍들;
    상기 제1 및 제2 입출력 라인쌍들에 각각 연결되며, 각각 제1 및 제2 프리차아지 신호들에 응답하여 상기 제1 및 제2 입출력 라인쌍들을 프리차아지시키는 제1 및 제2 프리차아지 회로들;
    상기 제1 및 제2 입출력 라인쌍들에 각각 연결되며, 각각 제1 및 제2 감지 증폭 신호들에 응답하여 상기 제1 및 제2 입출력 라인쌍들의 전류를 감지 및 증폭하는 제1 및 제2 전류 감지 증폭기들; 및
    상기 제1 및 제2 프리차아지 회로들과 상기 제1 및 제2 전류 감지 증폭기들에 연결되고, 외부로부터 칼럼 어드레스 신호를 입력하여 상기 제1 및 제2 프리차아지 신호들과 상기 제1 및 제2 감지 증폭 신호들을 출력하는 제어부를 구비하며,
    상기 제어부는 상기 칼럼 어드레스 신호가 제1 전압 레벨일 때 상기 제1 프리차아지 신호 및 제1 감지 증폭 신호를 액티브시키고, 상기 칼럼 어드레스 신호가 제2 전압 레벨로 천이될 때 상기 제2 프리차아지 신호 및 제2 감지 증폭 신호를 액티브시키며, 이 때 상기 제2 프리차아지 신호는 펄스로써 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는 상기 제1 및 제2 입출력 라인쌍들에 각각 연결되며 상기 제1 및 제2 감지 증폭 신호들이 액티브될 때 활성화되어 상기 제1 및 제2 전류 감지 증폭기들에 전류를 공급하는 제1 및 제2 전류 공급 회로들을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제어부는 뱅크 인에이블 신호를 입력하고 상기 뱅크 인에이블 신호가 액티브일 때 상기 제어부는 상기 칼럼 어드레스 신호에 응답하여 상기 제1 및 제2 감지 증폭 신호들과 상기 제1 및 제2 프리차아지 신호들을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019990039551A 1999-09-15 1999-09-15 독출 동작시 유효 데이터를 시간 지연없이 출력하는 반도체 메모리장치 KR100574925B1 (ko)

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