KR20010059962A - 반도체 메모리 장치 - Google Patents

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KR20010059962A
KR20010059962A KR1019990067957A KR19990067957A KR20010059962A KR 20010059962 A KR20010059962 A KR 20010059962A KR 1019990067957 A KR1019990067957 A KR 1019990067957A KR 19990067957 A KR19990067957 A KR 19990067957A KR 20010059962 A KR20010059962 A KR 20010059962A
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유종학
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박종섭
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Abstract

본 발명의 반도체 메모리 장치의 출력 구조는 비트라인(BL, /BL)에 실린 데이터를 센스앰프(20)에 의해 증폭하여 메인 앰프까지 전달하여 발생하는 메인 앰프의 오동작 및 동작 속도의 지연을 방지하기 위해 센스앰프(20)와 메인 앰프 중간에 로컬 데이터 버스(LDB, /LDB) 또는 글로벌 데이터 버스(GDB, /GDB)를 증폭하기 위한 중간 센스앰프를 배치하여 한 번더 증폭하여 메모리 밀도가 증가하면서 데이터라인의 부하가 증가하고 이에 따른 데이터양의 감소를 보상할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비트라인 센스앰프와 메인 앰프 사이에 로컬 데이터 라인 센스앰프를 삽입하여 큰 부하가 걸리는 데이터 라인에 의해 데이터가 전송되더라도 정확한 데이터를 전송할 수 있도록 한 반도체 메모리 장치에 관한 것이다.
도 1 은 일반적인 디램(DRAM)에서의 데이터 버스 구조를 보인 블록도로써, 이에 도시된 바와 같이, 복수개의 메모리 셀로 구성된 서브 메모리 어레이(1)가 복수개 배열되고, 상기 서브 메모리 어레이(1)의 양측단부에 연결되어 비트라인(BL, /BL)에 실린 데이터를 센싱하는 복수개의 비트라인 센스앰프로 구성된 비트라인 센스앰프(2)와, 로우 어드레스를 디코딩하여 그 로우 어드레스에 해당하는 메모리 셀을 선택하기 위해 워드라인(WL)을 구동하는 로우 디코더(3)와, 상기 비트라인 센스앰프에 의해 증폭된 데이터를 로컬 데이터 버스(LDB, /LDB)에 선택적으로 전달하는 칼럼 선택 스위치(CSW)와, 상기 로컬 데이터 버스(LDB, /LDB)에 실린 데이터를 선택적으로 글로벌 데이터 버스(GDB, /GDB)에 전달하는 블록 선택스위치(BSW)와, 상기 글로벌 데이터 버스(GDB, /GDB)에 실린 데이터를 센싱하여 글로벌 입출력라인(GIO0-GIO3)을 통해 출력버퍼(미도시)로 출력하기 위한 메인 앰프(4)를포함하여 구성된다.
도 2 는 상기 도 1 의 일부분을 보인 블록도로써, 이에 도시된 바와 같이, 복수개의 메모리 셀로 구성된 서브 메모리 어레이(1)와, 상기 서브 메모리 어레이(1)의 양측단부에 연결되어 비트라인(BL, /BL)에 실린 데이터를 센싱하는 복수개의 비트라인 센스앰프로 구성된 비트라인 센스앰프 어레이(2)와, 로우 어드레스를 디코딩하여 그 로우 어드레스에 해당하는 메모리 셀을 구동하기 위해 워드라인(WL)을 인에이블시키는 로우 디코더(3)와, 상기 비트라인 센스앰프에 의해 증폭된 데이터를 선택적으로 로컬 데이터 버스(LDB0, /LDB0)(LDB2, /LDB2)에 전달하는 칼럼 선택 스위치(CSW)와, 상기 로컬 데이터 버스(LDB0, /LDB0)(LDB2, /LDB2)에 실린 데이터를 선택적으로 글로벌 데이터 버스(GDB0, /GDB0)(GDB2, /GDB2)에 전달하는 블록 선택 스위치(BSW)가 도시되어 있다.
이와 같이 도시된 일반적인 디램(DRAM)의 동작을 설명하면 다음과 같다.
먼저, 로우 어드레스가 입력되면 선택된 블록의 로우 디코더가 활성화되어 워드라인(WL)을 인에이블 한다. 따라서, 인에이블된 워드라인(WL)에 연결된 메모리 셀은 턴온되어 저장되어 있던 데이터를 비트라인(BL, /BL)에 전송한다.
이어서, 비트라인(BL, /BL)에 실린 데이터는 비트라인 센스앰프 어레이(2)의 비트라인 센스앰프에 의해 센싱되어 칼럼 선택 스위치(CSW)에 의해 로컬 데이터 버스(LDB, /LDB)에 전달된다.
계속해서, 로컬 데이터 버스(LDB, /LDB)에 실린 데이터는 블록 선택 스위치(BSW)에 의해 글로벌 데이터 버스(GDB, /GDB)에 전달되고, 글로벌 데이터 버스(GDB, /GDB)에 실린 데이터는 메인 앰프(4)에 의해 센싱되어 글로벌 입출력 라인(GIO)를 통해 출력버퍼(미도시)를 통해 외부로 출력된다.
로컬 데이터 버스(LDB, /LDB)는 일반적으로 다수개의 서브 메모리 어레이에 상응하여 배치되어 있는 비트라인 센스앰프와 데이터를 주고 받는 역할을 하며, 메모리 어레이에 평행하게 배치되어 있다.
비트라인 센스앰프에서 로컬 테이터 버스(LDB, /LDB)에 전달된 데이?? 일반적으로 비트라인 센스앰프의 구동능력이 칩면적의 관계로 미약하기 때문에 로컬 데이터 버스(LDB, /LDB)에도 적은양의 데이터가 전달된다. 예를 들어, 전원전압(VDD)으로, 2.0V를 사용하는 경우, 비트라인(BL, /BL)의 전압차는 2.0V 정도이지만, 로컬 데이터 버스(LDB, /LDB)의 전압차는 약 0.1V - 0.2 내외로 매우 적다.
로컬 데이터 버스(LDB, /LDB)에 실린 데이터는 블록 선택 스위치(BSW)를 통해 글로벌 데이터 버스(GDB, /GDB)에 전달되는데, 이 과정에서 글로벌 데이터 버스(GDB, /GDB)의 부하에 의해 데이터 양은 더욱 감소하게 된다.
따라서, 메인 앰프(4)에서 에러를 발생시킬 확률이 증가하게 된다.
이와 같은 문제점을 해결하는 방법으로 메인 앰프(4)에 입력되는 입력 전압량을 증가시키기 위해 장시간 데이터를 입력 받으면 에러를 발생시킬 확률이 감소하지만, 동작 주파수가 200MHz를 사용하는 현재의 반도체 메모리 장치에서는 사용할 수 없는 방법이다.
이와 같이, 종래 디램(DRAM)에서는 비트라인 센스앰프에 의해 비트라인(BL, /BL)에 실린 데이터를 증폭한 후, 메인 앰프(4)까지 직접 데이터를 전달하는 방식이 사용되었다. 그런데, 점차 메모리 밀도가 증가함에 따라 데이터 버스에 연결되는 비트라인 센스앰프의 개수가 증가하거나 길이가 길어지는 반면에 비트라인 센스 앰프의 면적을 감소시키기 위해 구동능력이 축소됨에 따라 데이터 버스에 전달되는 데이터의 양이 감소된다. 따라서, 메인 앰프(4)는 데이터 버스에 전달된 미소한 양의 전압차를 센싱하여 출력버퍼로 전달하게 되는데, 입력 전압차가 작아지면 작아질수록 오동작을 할 확률이 커지는 문제점이 발생하였다.
이와 같은 데이터 양의 감소하는 것을 보상하기 위해 비트라인 센스앰프의 구동능력을 증가시키기 위해 크기를 증가시킬 경우 칩면적이 증가되는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 비트라인 센스앰프와 메인 앰프 사이에 로컬 데이터 라인 앰프를 삽입하여 메인앰프의 오동작을 방지할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는,
복수개의 메모리 셀로 구성된 서브 메모리 어레이와,
상기 서브 메모리 어레이의 양측단부에 연결되어 비트라인에 실린 데이터를 센싱하는 복수개의 비트라인 센스앰프로 구성된 비트라인 센스앰프 어레이와,
로우 어드레스를 디코딩하여 그 로우 어드레스에 해당하는 메모리 셀을 구동하기 위해 워드라인을 인에이블시키는 로우 디코더와,
칼럼 선택 신호에 의해 제어되어 상기 비트라인 센스앰프에 의해 증폭된 데이터를 선택적으로 로컬 데이터 버스에 전달하는 칼럼 선택 스위치와,
상기 로컬 데이터 버스에 실린 데이터를 센스앰프 인에이블 신호에 의해 제어되어 센싱하는 로컬 데이터 라인 센스앰프와,
상기 로컬 데이터 버스에 실린 데이터를 선택적으로 글로벌 데이터 버스에 전달하는 블록 선택 스위치와,
상기 글로벌 데이터 버스에 실린 데이터를 센싱하여 글로벌 입출력라인을 통해 출력버퍼로 전달하기 위한 메인 앰프를 포함하여 구성된 것을 특징으로 한다.
또는, 복수개의 메모리 셀로 구성된 서브 메모리 어레이와,
상기 서브 메모리 어레이의 양측단부에 연결되어 비트라인에 실린 데이터를 센싱하는 복수개의 비트라인 센스앰프로 구성된 비트라인 센스앰프 어레이와,
로우 어드레스를 디코딩하여 그 로우 어드레스에 해당하는 메모리 셀을 구동하기 위해 워드라인을 인에이블시키는 로우 디코더와,
상기 비트라인 센스앰프에 의해 증폭된 데이터를 선택적으로 로컬 데이터 버스에 전달하는 칼럼 선택 스위치와,
로컬 데이터 버스에 실린 데이터를 선택적으로 글로벌 데이터 버스에 전달하는 블록 선택 스위치와,
센스앰프 인에이블신호에 의해 제어되어 상기 글로벌 데이터 버스에 실린 데이터를 센싱하여 증폭하는 글로벌 데이터 라인 센스앰프와,
상기 글로벌 데이터 라인 센스앰프에 의해 증폭된 데이터를 센싱하여 글로벌 입출력라인을 통해 출력버퍼로 출력하기 위한 메인 앰프를 포함하여 구성된 것을특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1 은 일반적인 디램(DRAM)의 데이터 버스 구조를 보인 블록도.
도 2 는 도 1 의 데이터 버스 구조의 일부분을 보인 블록도.
도 3 은 본 발명에 따른 로컬 데이터 센스앰프 배치의 일실시예를 보인 블록도.
도 4 는 도 3 의 일실시예의 로컬 데이터 센스앰프의 상세 회로도.
도 5 는 도 4 의 로컬 데이터 센스앰프의 동작 타이밍도.
도 6 은 본 발명에 따른 로컬 데이터 센스앰프 배치의 다른 실시예를 보인 블록도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 서브 메모리 어레이
20 : 비트라인 센스앰프 어레이
30 : 로우 디코더
50 : 로컬 데이터 라인 센스앰프
60 : 글로벌 데이터 라인 센스앰프
CSW : 칼럼 선택 스위치
BSW : 블록 선택 스위치
PM1, PM2 : 피모스형 트랜지스터
NM1, NM2, NM11, NM12 : 엔모스형 트랜지스터
도 3 은 본 발명에 따른 반도체 메모리 장치에서 중간 센스앰프가 로컬 데이터 버스(LDB, /LDB)의 전압차를 증폭하도록 배치한 블록도로써, 이에 도시된 바와 같이, 복수개의 메모리 셀로 구성된 서브 메모리 어레이(10)와, 상기 서브 메모리 어레이(10)의 양측단부에 연결되어 비트라인(BL, /BL)에 실린 데이터를 센싱하는 복수개의 비트라인 센스앰프로 구성된 비트라인 센스앰프 어레이(20)와, 로우 어드레스를 디코딩하여 그 로우 어드레스에 해당하는 메모리 셀을 구동하기 위해 워드라인(WL)을 인에이블시키는 로우 디코더(30)와, 상기 비트라인 센스앰프에 의해 증폭된 데이터를 선택적으로 로컬 데이터 버스(LDB0, /LDB0)(LDB2, /LDB2)에 전달하는 칼럼 선택 스위치(CSW)와, 상기 로컬 데이터 버스(LDB0, /LDB0)(LDB2, /LDB2)에 실린 데이터를 센스앰프 인에이블 신호(SAEN)에 의해 제어되어 센싱하는 로컬 데이터 라인 센스앰프(50)와, 상기 로컬 데이터 버스(LDB0, /LDB0)(LDB2, /LDB2)에 실린 데이터를 선택적으로 글로벌 데이터 버스(GDB0, /GDB0)(GDB2, /GDB2)에 전달하는 블록 선택 스위치(BSW)가 도시되어 있다.
여기서, 메모리 셀 어레이는 서브 메모리 어레이 블록(10)을 배열하여 셀을액세스하는 구조를 갖는다. 여기서, 메모리 셀은 트랜지스터와 캐패시터로 구성된 전형적인 디램셀 구조이고 트랜지스터의 게이트에는 워드라인(WL), 소오스에는 캐패시터가 연결되고, 드레인은 비트라인(BL 또는 /BL)에 연결된다.
비트라인 센스앰프는 비트라인(BL, /BL)에 실린 데이터를 증폭하여 풀스윙(VDD-VSS)시킨 후, 칼럼 선택 스위치(CSW)에 의해 로컬 데이터 버스(LDB, /LDB)에 데이터를 전달한다.
상기 비트라인 센스앰프 어레이(20)는 통상적인 구조의 크로스 커플드 래치 형태의 센싱수단과 비트라인(BL, /BL)을 이퀄라이제이션 및 프리차지 하는 수단과 비트라인과 센스앰프를 선택적으로 연결하는 스위치 수단과 센스앰프와 로컬 데이터 버스(LDB, /LDB)를 선택적으로 연결하는 칼럼 스위치로 구성된다.
여기서, 상기 스위치 수단은 엔모스형 트랜지스터를 사용하여 소오스와 드레인에 단속하고자하는 두점을 연결하고 게이트에는 제어신호를 사용한다.
상기 중간 센스앰프로 사용하는 로컬 데이터 라인 센스앰프는 도 4(a)에 도시된 바와 같은 두 개의 엔모스형 트랜지스터(NM1,NM2)가 크로스 커플드 연결된 엔모스형 센스앰프 또는 도 4(b)에 도시된 바와 같은 두 개의 피모스형 트랜지스터(PM1, PM2) 및 두 개의 엔모스형 트랜지스터(NM11, NM12)가 크로스 커플드 연결된 크로스 커플드 센스앰프를 사용할 수 있다.
이와 같이 구성된 본 발명에 따른 로컬 데이터 라인 센스앰프(50)를 사용한 반도체 메모리 장치의 출력구조의 동작을 설명하면 다음과 같다.
먼저, 로우 어드레스가 입력되면 선택된 블록의 로우 디코더가 활성화되어워드라인(WL)을 인에이블 한다. 따라서, 인에이블된 워드라인(WL)에 연결된 메모리 셀은 턴온되어 저장되어 있던 데이터를 비트라인(BL, /BL)에 전송한다.
이어서, 비트라인(BL, /BL)에 실린 데이터는 비트라인 센스앰프 어레이(20)의 비트라인 센스앰프에 의해 센싱되어 칼럼 선택 스위치(CSW)에 의해 로컬 데이터 버스(LDB, /LDB)에 전달된다.
이때, 센스앰프 인에이블 신호(SAEN)에 의해 제어되는 로컬 데이터 라인 센스앰프(50)에 의해 로컬 데이터 버스(LDB, /LDB)의 전압차를 센싱하여 증폭한다.
계속해서, 상기 로컬 데이터 라인 센스앰프(50)에 의해 증폭된 데이터는 블록 선택 스위치(BSW)에 의해 글로벌 데이터 버스(GDB, /GDB)에 전달되고, 글로벌 데이터 버스(GDB, /GDB)에 실린 데이터는 메인 앰프에 의해 센싱되어 글로벌 입출력 라인(GIO)를 통해 출력버퍼(미도시)를 통해 외부로 출력된다.
도 5 는 상기와 같은 출력동작의 동작 타이밍도로써, 이에 도시된 바와 같이, 비트라인 센스앰프에 의해 증폭된 데이터가 칼럼 선택신호(YI)가 인에이블되어 칼럼 선택 스위치(CSW)가 턴온되어 로컬 데이터 버스(LDB, /LDB)에 전달되는데, 종래 기술에서는(A) 로컬 데이터 버스(LDB, /LDB)의 전압차가 많아야 0.2V 내외이었으나, 본 발명에서는(B) 센스앰프 인에이블신호(SAEN)에 의해 로컬 데이터 라인 센스앰프(50)가 로컬 데이터 버스(LDB, /LDB)의 전압차를 다시 증폭하여 출력하기 때문에, 메인 앰프는 충분한 전압차를 센싱하여 증폭한 후 글로벌 입출력라인(GIO)을통해 데이터를 전달할 수 있다.
여기서, 상기 센스앰프 인에이블 신호(SAEN)는 칼럼 선택신호(YI)가 인에이블된 후 약 1nsec 뒤에 인에이블 되는 글로벌 신호이다.
도 6 은 본 발명 반도체 메모리 장치의 출력 구조에서 중간 센스앰프가 글로벌 데이터 버스(GDB, /GDB)의 전압차를 증폭하도록 배치한 실시예로써, 이에 도시된 바와 같이, 복수개의 메모리 셀로 구성된 서브 메모리 어레이(10)와, 상기 서브 메모리 어레이(10)의 양측단부에 연결되어 비트라인(BL, /BL)에 실린 데이터를 센싱하는 복수개의 비트라인 센스앰프로 구성된 비트라인 센스앰프 어레이(20)와, 로우 어드레스를 디코딩하여 그 로우 어드레스에 해당하는 메모리 셀을 구동하기 위해 워드라인(WL)을 인에이블시키는 로우 디코더(30)와, 상기 비트라인 센스앰프에 의해 증폭된 데이터를 선택적으로 로컬 데이터 버스(LDB0, /LDB0)(LDB2, /LDB2)에 전달하는 칼럼 선택 스위치(CSW)와, 로컬 데이터 버스(LDB0, /LDB0)(LDB2, /LDB2)에 실린 데이터를 선택적으로 글로벌 데이터 버스(GDB0, /GDB0)(GDB2, /GDB2)에 전달하는 블록 선택 스위치(BSW)와, 센스앰프 인에이블신호(SAEN)에 의해 제어되어 상기 글로벌 데이터 버스(GDB0, /GDB0)(GDB2, /GDB2)에 실린 데이터를 센싱하여 증폭하는 글로벌 데이터 라인 센스앰프(60)가 도시되어 있다.
이와 같이 구성된 본 발명에 따른 로컬 데이터 라인 센스앰프(50)를 사용한 반도체 메모리 장치의 출력구조의 동작을 설명하면 다음과 같다.
먼저, 로우 어드레스가 입력되면 선택된 블록의 로우 디코더가 활성화되어 워드라인(WL)을 인에이블 한다. 따라서, 인에이블된 워드라인(WL)에 연결된 메모리 셀은 턴온되어 저장되어 있던 데이터를 비트라인(BL, /BL)에 전송한다.
이어서, 비트라인(BL, /BL)에 실린 데이터는 비트라인 센스앰프 어레이(20)의 비트라인 센스앰프에 의해 센싱되어 칼럼 선택 스위치(CSW)에 의해 로컬 데이터 버스(LDB, /LDB)에 전달된다.
계속해서, 상기 로컬 데이터 라인 센스앰프(50)에 의해 증폭된 데이터는 블록 선택 스위치(BSW)에 의해 글로벌 데이터 버스(GDB, /GDB)에 전달된다.
이때, 센스앰프 인에이블 신호(SAEN)에 의해 제어되는 글로벌 데이터 라인 센스앰프(60)에 의해 글로벌 데이터 버스(GDB, /GDB)의 전압차를 센싱하여 증폭한다.
따라서, 글로벌 데이터 라인 센스앰프(60)에 의해 증폭된 데이터는 메인 앰프에 의해 센싱되어 글로벌 입출력 라인(GIO)를 통해 출력버퍼(미도시)를 통해 외부로 출력된다.
이와 같이 비트라인(BL, /BL)에 실린 데이터를 센스앰프(20)에 의해 증폭하여 메인 앰프까지 전달하여 발생하는 메인 앰프의 오동작 및 동작 속도의 지연을 센스앰프(20)와 메인 앰프 중간에 로컬 데이터 버스(LDB, /LDB) 또는 글로벌 데이터 버스(GDB, /GDB)를 증폭하기 위한 중간 센스앰프를 배치하여 한 번더 증폭하여 상기 메인 앰프의 오동작 및 동작 속도의 지연을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 로컬 데이터 버스 또는 글로벌 데이터 버스에 실린 데이터를 한 번 더 증폭하여 메인 앰프의 오동작을 방지하고 낮은 전압을 사용할 경우에도 동작 속도의 지연없이 정확한 데이터를 전송할 수 있는 효과가 있다.

Claims (8)

  1. 복수개의 메모리 셀로 구성된 서브 메모리 어레이와,
    상기 서브 메모리 어레이의 양측단부에 연결되어 비트라인에 실린 데이터를 센싱하는 복수개의 비트라인 센스앰프로 구성된 비트라인 센스앰프 어레이와,
    로우 어드레스를 디코딩하여 그 로우 어드레스에 해당하는 메모리 셀을 구동하기 위해 워드라인을 인에이블시키는 로우 디코더와,
    칼럼 선택 신호에 의해 제어되어 상기 비트라인 센스앰프에 의해 증폭된 데이터를 선택적으로 로컬 데이터 버스에 전달하는 칼럼 선택 스위치와,
    상기 로컬 데이터 버스에 실린 데이터를 센스앰프 인에이블 신호에 의해 제어되어 센싱하는 로컬 데이터 라인 센스앰프와,
    상기 로컬 데이터 버스에 실린 데이터를 선택적으로 글로벌 데이터 버스에 전달하는 블록 선택 스위치와,
    상기 글로벌 데이터 버스에 실린 데이터를 센싱하여 글로벌 입출력라인을 통해 출력버퍼로 출력하기 위한 메인 앰프를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항의 반도체 메모리 장치에 있어서,
    상기 로컬 데이터 라인 센스앰프는,
    공통 연결된 소오스에 반전된 센스앰프 인에이블신호가 인가되고, 게이트가서로의 드레인에 공통 연결되어 로컬 데이터 버스에 연결된 두 개의 엔모스형 트랜지스터로 구성된 엔모스형 센스앰프인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항의 반도체 메모리 장치에 있어서,
    상기 로컬 데이터 라인 센스앰프는,
    상기 센스앰프 인에이블 신호 및 그의 반전된 신호 사이에 병렬 연결되어 게이트가 공통 연결되어 로컬 데이터 버스에 연결된 두 개의 CMOS로 구성된 크로스 커플드 센스앰프인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항의 반도체 메모리 장치에 있어서,
    상기 센스앰프 인에이블신호는 상기 칼럼 어드레스에 의해 발생되는 글로벌 신호인 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수개의 메모리 셀로 구성된 서브 메모리 어레이와,
    상기 서브 메모리 어레이의 양측단부에 연결되어 비트라인에 실린 데이터를 센싱하는 복수개의 비트라인 센스앰프로 구성된 비트라인 센스앰프 어레이와,
    로우 어드레스를 디코딩하여 그 로우 어드레스에 해당하는 메모리 셀을 구동하기 위해 워드라인을 인에이블시키는 로우 디코더와,
    상기 비트라인 센스앰프에 의해 증폭된 데이터를 선택적으로 로컬 데이터 버스에 전달하는 칼럼 선택 스위치와,
    로컬 데이터 버스에 실린 데이터를 선택적으로 글로벌 데이터 버스에 전달하는 블록 선택 스위치와,
    센스앰프 인에이블신호에 의해 제어되어 상기 글로벌 데이터 버스에 실린 데이터를 센싱하여 증폭하는 글로벌 데이터 라인 센스앰프와,
    상기 글로벌 데이터 라인 센스앰프에 의해 증폭된 데이터를 센싱하여 글로벌 입출력라인을 통해 출력버퍼로 출력하기 위한 메인 앰프를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항의 반도체 메모리 장치에 있어서,
    상기 글로벌 데이터 라인 센스앰프는,
    공통 연결된 소오스에 반전된 센스앰프 인에이블신호가 인가되고, 게이트가 서로의 드레인에 공통 연결되어 글로벌 데이터 버스에 연결된 두 개의 엔모스형 트랜지스터로 구성된 엔모스형 센스앰프인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항의 반도체 메모리 장치에 있어서,
    상기 글로벌 데이터 라인 센스앰프는,
    상기 센스앰프 인에이블 신호 및 그의 반전된 신호 사이에 병렬 연결되어 게이트가 공통 연결되어 글로벌 데이터 버스에 연결된 두 개의 CMOS로 구성된 크로스 커플드 센스앰프인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항의 반도체 메모리 장치에 있어서,
    상기 센스앰프 인에이블신호는 상기 칼럼 어드레스에 의해 발생되는 글로벌 신호인 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR100427722B1 (ko) * 2002-07-19 2004-04-28 주식회사 하이닉스반도체 반도체 메모리 장치
US7106612B2 (en) 2004-01-29 2006-09-12 Samsung Electronics Co., Ltd. Semiconductor memory device using tapered arrangement of local input and output sense amplifiers
KR100646980B1 (ko) * 2005-12-07 2006-11-23 주식회사 하이닉스반도체 선택된 출력 데이터 폭에 따라 글로벌 입출력 라인들을선택적으로 사용하는 반도체 메모리 장치의 데이터 출력회로 및 그 데이터 출력 동작 방법
US8159589B2 (en) 2008-04-21 2012-04-17 Samsung Electronics Co., Ltd. Image sensor for high-speed data readout

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100427722B1 (ko) * 2002-07-19 2004-04-28 주식회사 하이닉스반도체 반도체 메모리 장치
US7106612B2 (en) 2004-01-29 2006-09-12 Samsung Electronics Co., Ltd. Semiconductor memory device using tapered arrangement of local input and output sense amplifiers
KR100646980B1 (ko) * 2005-12-07 2006-11-23 주식회사 하이닉스반도체 선택된 출력 데이터 폭에 따라 글로벌 입출력 라인들을선택적으로 사용하는 반도체 메모리 장치의 데이터 출력회로 및 그 데이터 출력 동작 방법
US7440345B2 (en) 2005-12-07 2008-10-21 Hynix Semiconductor Inc. Data output circuit of semiconductor memory device and operation method thereof
US8159589B2 (en) 2008-04-21 2012-04-17 Samsung Electronics Co., Ltd. Image sensor for high-speed data readout

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