KR0163933B1 - 박막트랜지스터 액정 디스플레이의 기생용량 및 축적용량의 구조 및 그 제조 방법 - Google Patents

박막트랜지스터 액정 디스플레이의 기생용량 및 축적용량의 구조 및 그 제조 방법 Download PDF

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Abstract

이 발명은 디씨오프셋(DC-OFFSET) 전압(ΔVp)의 차이를 1% 이내로 줄여서 양호한 디스플레이 균일성을 확보할 수 있도록 하기 위한, 기생용량을 형성하는 상측전극과 축적용량을 형성하는 상측전극이 동일 사진식각공정으로 형성되며; 기생용량을 형성하는 하측전극과 축적용량을 형성하는 하측전극도 동일 사진식각공정으로 형성되고, 상기 상측전극과 하측전극의 오버랩이 같은 방향으로 되어 있어서, 부정결합(misalign)시 기생용량의 오버랩 면적과 축적용량의 오버랩 면적이 함께 비례하여 증감되는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이의 기생용량 및 축적용량의 구조 및 그 제조방법에 관한 것이다.

Description

박막트랜지스터 액정디스플레이의 기생용량 및 축적용량의 구조 및 그 제조방법
제1도는 종래의 박막트랜지스터 액정디스플레이의 화소를 나타낸 평면도이고,
제2도는 종래의 박막트랜지스터 액정디스플레이의 축적용량을 나타낸 측면도이고,
제3도는 종래의 또다른 박막트랜지스터 액정디스플레이의 화소를 나타낸 평면도이고,
제4도는 본 발명의 실시예에 따른 박막트랜지스터 액정디스플레이의 화소를 나타낸 평면도이고,
제5도는 본 발명의 실시예에 따른 박막트랜지스터 액정디스플레이의 축적용량을 나타낸 측면도이고,
제6도는 본 발명의 실시예에 따른 박막트랜지스터 액정디스플레이의 기생용량을 나타낸 측면도이고,
제7도는 본 발명의 또다른 실시예에 따른 박막트랜지스터 액정디스플레이의 화소를 나타낸 평면도이고,
제8도는 (a)~(g)는 본 발명의 실시예에 따른 박막트랜지스터 액정디스플레이의 제조방법을 나타낸 평면도이다.
* 도면의 주요부분에 대한 부호의 설명
53: 축적용량을 형성하는 하측전극 57: 축적용량을 형성하는 상측전극
58: 화소전극 60: 기생용량을 형성하는 하측전극
66: 기생용량을 형성하는 상측전극 73: 하층캐패시터전극
L2: 축적용량의 오버랩 면적 L3: 기생용량의 오버랩 면적
ΔVg: 게이트전압의 온-오프차 Clc: 액정용량
이 발명은 박막트랜지스터 액정디스플레이의 기생용량 및 축적용량의 구조 및 그 제조방법에 관한 것으로서, 더욱 상세히 말하자면, 디씨오프셋(DC-OFFSET)전압(ΔVp)의 차이를 1% 이내로 줄여서 양호한 디스플레이 균일성을 확보할 수 있는 액정 디스플레이의 기생용량 및 축적용량의 구조와 그 제조방법을 제공하기 위한 것이다.
종래의 박막트랜지스터 액정디스플레이의 기생용량 및 축적용량 구조를 제1도 내지 제3도를 참고로 하여 설명한다.
먼저, 제1도에 도시한 바와 같이, 종래의 기생용량(Cgd)은 게이트전극(3)의 일부가 하부전극으로 사용되고, 절연막과 반도체막(4)이 유전체로 사용되고, 드레인전극(6)이 상부전극으로 사용된다.
여기서, 게이트전극(3)과 드레인전극(6)의 오버랩(overlap)된 면적이 기생용량의 주요 요소로 작용하며, 박막트랜지스터 동작시 채널에 일부 유기되어 있던 전자들이 기생용량 값을 더해주는 작용을 한다.
다음, 제1도 및 제2도에 도시한 바와 같이, 종래의 축적용량(Cs)은 게이트전극(3)과 동일메탈로 하부전극(13)을 형성하고, 절연막(22)과 보호막(23)으로 유전체를 형성하고, 투명화소전극(28)을 상부전극으로 사용한다.
여기서, 상기 하부전극(13)과 투명화소전극(28)의 오버랩된 면적(L1)이 축적용량(Cs)으로 작용한다.
한편, 상기 제3도는 축적용량(Cs)과 기생용량(Cgd)의 레이아웃을 달리한 종래의 또다른 박막트랜지스터 액정디스플레이의 화소를 나타낸 평면도이다.
그러나 상기한 종래의 기생용량(Cgd) 및 축적용량(Cs)은 다음과 같은 단점이 있다.
상기 기생용량(Cgd)은 각 화소 단위마다 드레인전극(6)과 게이트전극(3)의 오버랩된 면적의 차이가 발생하게 된다.
왜냐하면, 박막트랜지스터 어레이 패턴을 형성하기 위한 포토마스크는 대면적 박막트랜지스터 액정디스플레이의 화면크기보다 작으므로 화면을 분할하고 그 분할된 쇼트블럭(shot-block)을 단계적으로 노광하여야 하기 때문이다.
따라서 상기 오버랩된 면적의 차이에 의해 쇼트블럭(shot-block)들 간의 기생용량(Cgd)차이가 생기고, 상기 기생용량의 차이에 의해 디씨오프셋 전압(ΔVp)의 차이가 발생된다. 즉, 화소에 디스플레이 전압을 인가할 때 ΔVp만큼 강하하므로 ΔVp에 차이가 발생하면 쇼트블럭간에 불균일한 전압이 인가되고 따라서 화질이 불균일한 문제점을 발생시킨다.
이때, 디씨오프셋 전압(ΔVp)은 다음과 같은 공식에 의해 계산되는데, 화소의 전압이 수십㎃ 차이가 나더라도 밝기의 차는 약 1%가 되는데, 이 밝기의 차가 1% 이상이면 우리 눈에 감지된다.
따라서, 작은 오프셋전압의 차이에 의해서도 각기 화소마다 화소의 밝기가 다르게 되어 화질이 고르지 못한 현상이 유발된다.
그러므로 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 상기 식의 Cgd와 Cs를 비례하도록 하면 쇼트블럭간의 디씨오프셋전압(ΔVp)의 차이를 1% 이내로 줄여서 양호한 디스플레이 균일성을 확보할 수 있는 액정 디스플레이의 기생용량 및 축적용량의 구조 및 그 제조방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 이 발명은, 박막트랜지스터 액정디스플레이에 있어서, 기생용량을 형성하는 상측전극과 축적용량을 형성하는 화소 전극과 접촉되어 연결된 상측전극이 동일 사진식각공정으로 형성되며; 기생용량을 형성하는 하측전극과 축적용량을 형성하는 하측전극도 동일사진식각공정으로 형성되고; 상기 상측전극과 하측전극의 오버랩이 같은 방향으로 되어 있어서, 부정결합(misalign)시에 기생용량의 오버랩 면적과 축전용량의 오버랩 면적이 함께 비례하여 증감되는 구조로 이루어진다.
상기 목적을 달성하기 위한 이 발명의 제조 방법은, 기판 위에 게이트메탈을 적층한 후, 사진식각하여 게이트전극과 게이트라인 그리고 하측 축적용량을 라인을 형성시키는 메탈패턴 공정과; 상기 메탈패턴의 상부에 절연막을 적층하는 공정과; 상기 절연막의 상부에 아몰퍼스실리콘 및 n+아몰퍼스실리콘을 연속하여 차례로 적층한 후 패턴시키는 반도체층패턴 공정과; 상기 반도체층패턴의 상부에 소오스/드레인 메탈을 적층한 후, 사진식각하여 소오스/드레인 전극과 데이타라인과 그리고 상측 축적용량전극을 형성시키는 제2메탈패턴 공정과; 상기 소오스/드레인 전극 사이에 위치한 반도체막의 상측인 n+아몰퍼스실리콘층을 식각하여 채널부 패턴을 형성시키는 채널부 공정과; 상기 결과물에 상기 제2메탈패턴의 상부를 포함하여 보호막을 적층한 후, 사진식각하여 보호막 컨택구멍을 형성시키는 보호막패턴 공정과; 상기 보호막의 패턴의 상부에 화소전극을 적층한 후, 사진식각하여 상기 상측 축적 용량 전극과 접촉하도록 화소전극 패턴을 형성하는 화소전극패턴 공정으로 이루어진다.
이하, 첨부된 도면을 참고로 하여 이 발명의 바람직한 실시예에 따른 박막트랜지스터 액정디스플레이의 기생 용량 및 축적 용량의 구조 및 그 제조방법을 상세히 설명한다.
제4도는 본 발명의 실시예에 따른 박막트랜지스터 액정디스플레이의 화소를 나타낸 평면도이고, 제5도는 본 발명의 실시예에 따른 박막트랜지스터 액정디스플레이의 축적 용량을 나타낸 측면도이고, 제6도는 본 발명의 실시예에 따른 박막트랜지스터 액정디스플레이의 기생 용량을 나타낸 측면도이고, 제7도는 본 발명의 또다른 실시예에 따른 박막트랜지스터 액정디스플레이의 화소를 나타낸 평면도이고, 제8도는 (a)~(g)는 본 발명의 실시예에 따른 박막트랜지스터 액정디스플레이의 제조방법을 나타낸 평면도이다.
상기 제5도 및 제6도에 도시되어 있듯이, 이 발명의 바람직한 실시예에 따른 박막트랜지스터 액정디스플레이의 기생 용량 및 축적 용량의 구성은, 박막트랜지스터 액정디스플레이에 있어서, 기생 용량을 형성하는 상측전극(66)과 축적 용량을 형성하는 상측전극(57)이 동일 사진식각공정으로 형성되며, 기생 용량을 형성하는 하측전극(60)과 축적 용량을 형성하는 하측전극(53)도 동일 사진식각공정으로 형성되고; 상기 상측전극(66, 57)과 하측전극(60, 53)의 오버랩이 같은 방향으로 되어 있어서, 부정결합(misalign)시에 기생 용량의 오버랩 면적(L3)과 축적 용량의 오버랩면적(L2)이 함께 비례하여 증감되는 구조로 이루어진다.
한편, 제7도는 축적 용량과 기생 용량의 레이아웃을 달리한 본 발명의 또다른 박막트랜지스터 액정디스플레이의 화소를 나타낸 평면도이다.
또한 제4도 및 제8도에 도시되어 있듯이, 이 발명의 바람직한 실시예에 따른 박막트랜지스터 액정디스플레이의 기생 용량 및 축적 용량의 구조의 제조 방법의 구성은, 기판(61) 위에 게이트메탈을 적층한 후, 사진식각하여 게이트전극(60)과 게이트라인(82) 그리고 축적용량을 형성하는 하측전극(53)을 형성시키는 메탈패턴 공정과; 상기 메탈패턴(53, 60, 82)의 상부에 절연막(62)을 적층하는 공정과; 상기 절연막(62)의 상부에 아몰퍼스실리콘 및 n+아몰퍼스실리콘을 연속하여 차례로 적층한 후 상기 반도체층(64)을 패턴시키는 반도체층패턴 공정과; 상기 반도체층(64)패턴의 상부에 소오스/드레인 메탈을 적층한 후, 사진식각하여 소오스/드레인 전극(65, 66)과 데이타라인(67)과 그리고 축적용량을 형성하는 상측전극(57)을 형성시키는 제2메틸패턴 공정과; 상기 소오스/드레인 전극(65, 66) 사이에 위치한 반도체층(64)패턴의 상측인 n+아몰퍼스실리콘층을 식각하여 채널부 패턴을 형성시키는 채널부 공정과; 상기 채널부를 포함하도록 상기 제2메탈패턴의 상부에 보호막(63)을 적층한 후, 사진식각하여 보호막 컨택구멍(63-1)을 형성시키는 보호막패턴 공정과; 상기 보호막(63)의 상부에 화소전극(58)을 적층한 후, 사진식각하여 상기 상측 축적 용량 전극과 접촉하도록 화소전극(58) 패턴을 형성하는 화소전극패턴 공정으로 이루어진다.
상기 구성에 의한 이 발명의 바람직한 실시예에 따른 박막트랜지스터 액정디스플레이의 기생 용량 및 축적 용량의 구조의 제조공정을 구체적으로 설명하면 다음과 같다.
먼저, 제4도 및 제8도의 (a)에 도시되어 있듯이, 기판(61) 위에 게이트메탈을 적층한 후, 사진식각하여 게이트전극(60)과 게이트라인(82) 그리고 축적 용량을 형성하는 하측전극(53)을 게이트라인(82)과 연결되거나 분리되도록 형성시킨다.
이때, 축적 용량을 형성하는 하측전극(53)을 게이트라인(82)과 연결되도록 하면 전단 게이트라인을 축적 용량의 한 전극으로 사용할 수 있다.
다음, 제4도 및 제8도의 (b)에 도시되어 있듯이, 상기 메탈패턴(53, 60, 82)의 상부에 절연막(62)을 적층한다.
다음, 제4도 및 제8도의 (c)에 도시되어 있듯이, 상기 절연막(62)의 상부에 아몰퍼스실리콘 및 n+아몰퍼스실리콘을 연속하여 차례로 적층하여 반도체층(64)을 형성한 후, 상기 반도체층(64)을 패턴시키는 반도체층(64)패턴 공정을 한다.
다음, 제4도 및 제8도의 (d)에 도시되어 있듯이, 상기 반도체층(64)패턴의 상부에 소오스/드레인 메탈을 적층한 후, 사진식각하여 소오스/드레인 전극(65, 66)과 데이타라인(67)과 그리고 축적 용량을 형성하는 상측전극(57)을 형성시키는 제2메탈패턴 공정을 한다.
이때, 제5도와 제6도에 도시되어 있듯이, L2 및 L3과 같이 기생 용량을 형성하는 상측전극(66) 및 축적 용량을 형성하는 상측 전극(57)과 하측전극(60, 53)의 오버랩이 같은 방향으로 되도록 한다.
다음, 제4도 및 제8도의 (e)에 도시되어 있듯이, 상시 소오스/드레인 전극(65, 66) 사이에 위치한 반도체층(64) 패턴의 상측인 n+아몰퍼스실리콘층을 식각하여 채널부 패턴을 형성시키는 채널부 공정을 한다.
상기 채널부 공정은 드라이에칭을 사용한다.
다음, 제4도, 제6도 및 제8도의 (f)에 도시되어 있듯이, 상기 채널부를 포함하도록 상기 제2메탈패턴의 상부에 보호막(63)을 적층한 후, 사진식각하여 보호막 컨택구멍(63-1)을 형성시키는 보호막패턴 공정을 한다.
이때, 상기 보호막(63)은 SiNx나 아크릴계 수지를 사용한다.
다음, 제4도 및 제8도의 (g)에 도시되어 있듯이, 상기 보호막(63)의 상부에 화소전극(58)을 적층한 후, 사진식각하여 상측 축적 용량 전극(57)과 접촉하도록 화소전극(58) 패턴을 형성하는 화소전극패턴 공정을 한다.
이때, 상기 제5도 및 제6도에 도시한 바와 같이 상기 화소전극과 상기 축적용량을 형성하는 하측전극(53)이 오버랩되게 하여 축적 용량의 일부로도 작용하게 한다.
상기와 같이 이루어진 박막트랜지스터 액정디스플레이 소자의 효과는, 디씨오프셋(DC-OFFSET) 전압(ΔVp)의 차이를 1% 이내로 줄여서 양호한 디스플레이 균일성을 확보할 수 있는 장점이 있다.

Claims (5)

  1. 박막트랜지스터 액정디스플레이에 있어서, 기생 용량을 형성하는 상측전극(66)과 축적 용량을 형성하는 상측전극(57)이 동일 사진식각공정으로 형성되며; 기생 용량을 형성하는 하측전극(60)과 축전용량을 형성하는 하측전극(53)도 동일 사진식각공정으로 형성되고; 상기 기생 용량을 형성하는 상측전극(66) 및 상기 축적 용량을 형성하는 상측 전극(57)과 하측전극(60, 53)의 오버랩이 같은 방향으로 되어 있어서, 부정결합(misalign)시에 기생 용량의 오버랩 면적(L3)과 축적용량의 오버랩 면적(L2)이 함께 비례하여 증감되는 구조로 이루어지는 것을 특징으로 하는 박막트랜지스터 액정디스플레이의 기생 용량 및 축적 용량의 구조.
  2. 제1항에 있어서, 상기 축적 용량을 형성하는 하측전극(53)으로 전단 게이트라인을 사용하는 것을 특징으로 하는 박막트랜지스터 액정디스플레이의 기생 용량 및 축적 용량의 구조.
  3. 제1항에 있어서, 상기 축적 용량을 형성하는 하측 전극이 상기 게이트 전극과 분리되어 독립된 전극을 사용하는 것을 특징으로 하는 박막트랜지스터 액정디스플레이의 기생 용량 및 축적 용량의 구조.
  4. 기판 상에 게이트 전극 및 축적 용량의 하측 전극을 동일 마스크로 패터닝하여 형성하는 단계, 게이트 절연층 및 반도체층을 형성하는 단계, 소오스 전극, 드레인 전극, 기생 용량을 형성하는 상측 전극, 축적 용량의 상측 전극을 동일 마스크로 패터닝하여 형성하는 단계를 포함하는 박막트랜지스터 액정 표시 소자의 제조 방법.
  5. 제4항에 있어서, 상기 기생 용량을 형성하는 상측 전극과 상기 축적 용량을 형성하는 하측 전극은 동일한 방향으로 배열되도록 형성하는 박막트랜지스터 액정 표시 소자의 제조 방법.
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