KR20120087571A - 데이터 정렬회로 - Google Patents

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KR20120087571A KR1020110008846A KR20110008846A KR20120087571A KR 20120087571 A KR20120087571 A KR 20120087571A KR 1020110008846 A KR1020110008846 A KR 1020110008846A KR 20110008846 A KR20110008846 A KR 20110008846A KR 20120087571 A KR20120087571 A KR 20120087571A
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Abstract

본 발명인 데이터 정렬회로는 외부에서 입력되는 제어신호에 응답하여 데이터 스트로브 신호를 버퍼링하여 생성된 라이징펄스 및 폴링펄스를 각각 선택 라이징 펄스 및 선택 폴링펄스로 전달하거나, 접지전압을 선택 라이징펄스 및 선택 폴링펄스로 전달하는 선택 전달부; 및 라이징펄스 및 폴링펄스와 상기 선택 라이징펄스 및 선택 폴링펄스에 응답하여 데이터를 래치하는 데이터 래치부를 포함한다.

Description

데이터 정렬회로{DATA ALIGNMENT CIRCUIT}
본 발명은 제어신호에 응답하여 DDR 동작모드와 DDR2 동작모드를 선택하여 데이터를 정렬하는 데이터 정렬회로에 관한 것이다.
반도체 메모리장치의 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작하는 소위 동기식(Synchronous) 메모리 장치가 제안되었다.
처음 제안된 것은 메모리 장치의 외부에서 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터가 입력되는 SDR(Single Data Rate) 동기식 메모리 장치이고, 그 후 외부에서 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입력되는 DDR(Double Data Rate)이 제안되었다. 최근에는 클록의 주파수를 2배로 증가하여 연속적으로 네 개의 데이터가 입력되는 DDR2(Double Data Rate 2)도 제안되었다.
DDR SDRAM에서 데이터는 클럭 사이클 마다 2비트 단위로 입력되고, DDR2 SDRAM에서 데이터는 4비트 단위로 입력된다. 현재 DDR과 DDR2가 모두 사용되고 있으므로, 데이터 쓰기 장치는 2비트 단위와 4비트 단위로 입력하는 것이 모두 가능해야 한다. 콤보형 메모리 소자는 프리페치되는 데이터의 비트수를 조절할 수 있는 것으로서, 이는 공정상 메탈 옵션을 이용하여 구현할 수 있다. 메탈 옵션이란, 배선으로 사용되는 메탈 라인의 특정 부위를 스퍼터링하여 특정 부위가 스위치처럼 동작하도록 하는 것을 말하는데 이러한 메탈 옵션을 사용하면 DDR에 사용되는 마스크와 DDR2에 사용되는 마스크를 만들어야 하므로 개발 시간과 비용이 증가한다.
본 발명은 제어신호에 응답하여 DDR2 동작모드와 DDR 동작모드를 선택하여 데이터를 정렬하는 데이터 정렬회로를 개시한다.
이를 위해 본 발명은 외부에서 입력되는 제어신호에 응답하여 데이터 스트로브 신호를 버퍼링하여 생성된 라이징펄스 및 폴링펄스를 각각 선택 라이징 펄스 및 선택 폴링펄스로 전달하거나, 접지전압을 선택 라이징펄스 및 선택 폴링펄스로 전달하는 선택 전달부; 및 라이징펄스 및 폴링펄스와 상기 선택 라이징펄스 및 선택 폴링펄스에 응답하여 데이터를 래치하는 데이터 래치부를 포함하되, 제어신호에 응답하여 DDR2 동작모드와 DDR 동작모드를 선택하여 데이터를 정렬한다.
도 1은 본 발명의 일실시예에 따른 데이터 정렬회로의 블럭도이다.
도 2A과 도 2B는 도 1에 도시된 선택 전달부의 일실시예에 따른 회로도이다.
도 3A와 도 3B는 도 1에 도시된 선택 전달부의 다른 실시예에 따른 회로도이다.
도 4는 도 1에 도시된 데이터 래치부의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 데이터 정렬회로의 블럭도이다.
도 1에 도시된 바와 같이, 본 발명인 데이터 정렬회로는 선택 전달부(2)와 데이터 래치부(3)를 포함한다. 즉, 외부에서 입력되는 제어신호(CTRL)에 응답하여 데이터 스트로브 신호를 버퍼링하여 생성된 라이징펄스(DSRP) 및 폴링펄스(DSFP)를 각각 선택 라이징 펄스(DSRP_CTRL) 및 선택 폴링펄스(DSFP_CTRL)로 전달하거나, 접지전압(VSS)을 선택 라이징펄스(DSRP_CTRL) 및 선택 폴링펄스(DSFP_CTRL)로 전달하는 선택 전달부(2) 및 상기 라이징펄스(DSRP) 및 폴링펄스(DSFP)와 상기 선택 라이징펄스(DSRP_CTRL) 및 선택 폴링펄스(DSFP_CTRL)에 응답하여 데이터(DATA<0:3>)를 래치하는 데이터 래치부(3)를 포함한다.
본 발명은 외부, 즉 데이터 패드에서 입력되는 제어신호(CTRL)에 응답하여 DDR2 동작모드와 DDR 동작모드를 선택하여 데이터를 정렬하는 데이터 정렬회로이다.
DDR2 동작모드에서는 논리 로우레벨의 제어신호(CTRL)가 선택 전달부(2)에 입력되고, 이에 응답하여 라이징펄스(DSRP) 및 폴링펄스(DSFP)가 각각 선택 라이징 펄스(DSRP_CTRL) 및 선택 폴링펄스(DSFP_CTRL)로 전달되어, 데이터 래치부(3)에 입력된다. 따라서 데이터 래치부(3)는 데이터(DATA<0:3>), 라이징펄스(DSRP), 폴링펄스(DSFP)를 입력받아서(선택 라이징 펄스(DSRP_CTRL)는 라이징펄스(DSRP)와 동일하고 선택 폴링펄스(DSFP_CTRL)는 폴링펄스(DSFP)와 동일함.) 제1 및 제2 라이징 얼라인데이터(ALGN_R1, ALGN_R2)와 제1 및 제2 폴링 얼라인데이터(ALGN_F1, ALGN_F2)를 생성한다. 즉, 제2 라이징얼라인데이터(ALGN_R2)는 선택 라이징얼라인데이터(ALGN_RCTRL)로 전달되고, 제2 폴링얼라인데이터(ALGN_F2)는 선택 폴링얼라인데이터(ALGN_FCTRL)로 전달되므로, 데이터 래치부(3)는 제1 및 제2 라이징 얼라인데이터(ALGN_R1, ALGN_R2)와 제1 및 제2 폴링 얼라인데이터(ALGN_F1, ALGN_F2)를 생성하는 것이다.
한편, DDR 동작모드에서는 논리 하이레벨의 제어신호(CTRL)가 선택 전달부(2)에 입력되고, 이에 응답하여 접지전압(VSS)이 선택 라이징 펄스(DSRP_CTRL) 및 선택 폴링펄스(DSFP_CTRL)로 전달되어, 데이터 래치부(3)에 입력된다. 따라서 데이터 래치부(3)는 데이터(DATA<0:3>)와 접지전압(VSS)이 입력받아서(선택 라이징 펄스(DSRP_CTRL)와 선택 폴링펄스(DSFP_CTRL)는 접지전압(VSS)와 동일함.) 제1 라이징 얼라인데이터(ALGN_R1) 및 제1 폴링 얼라인데이터(ALGN_F1)를 생성한다. 즉, 접지전압(VSS)는 선택 라이징얼라인데이터(ALGN_RCTRL)와 선택 폴링얼라인데이터(ALGN_FCTRL)로 전달되므로, 데이터 래치부(3)는 제1 라이징 얼라인데이터(ALGN_R1) 및 제1 폴링 얼라인데이터(ALGN_F1)를 생성하는 것이다.
도 2A과 도 2B는 도 1에 도시된 선택 전달부의 일실시예에 따른 회로도이다.
선택 전달부(2)는, 도 2A 와 도 2B에 도시된 바와 같이, 제1 구동부(21), 제2 구동부(22), 제3 구동부(23) 및 제4 구동부(24)를 포함한다.
제1 구동부(21)는 PMOS 트랜지스터들(P21, P22)와 NMOS 트랜지스터들(N21, N22) 및 제어신호(CTRL)를 반전 버퍼링하는 인버터(IV21)를 포함하고, 제어신호(CTRL)가 논리 로우레벨일 경우에 라이징펄스(DSRP)를 반전 버퍼링한다.
제2 구동부(22)는 PMOS 트랜지스터들(P23, P24)와 NMOS 트랜지스터들(N23, N24) 및 제어신호(CTRL)를 반전 버퍼링하는 인버터(IV22)을 포함하고, 제어신호(CTRL)가 논리 하이레벨일 경우에 접지전압(VSS)을 반전 버퍼링한다. 제1 구동부(21) 및 제2 구동부(22)에 의해 반전 버퍼링된 신호는 인버터(IV23)에 의해 반전 버퍼링되어 선택 라이징펄스(DSRP_CTRL)로 전달된다.
제3 구동부(23)는 PMOS 트랜지스터들(P25, P26)와 NMOS 트랜지스터들(N25, N26) 및 제어신호(CTRL)를 반전 버퍼링하는 인버터(IV24)를 포함하고, 제어신호(CTRL)가 논리 로우레벨일 경우에 폴링펄스(DSFP)를 반전 버퍼링한다.
제4 구동부(24)는 PMOS 트랜지스터들(P27, P28)와 NMOS 트랜지스터들(N27, N28) 및 제어신호(CTRL)를 반전 버퍼링하는 인버터(IV25)를 포함하고, 제어신호(CTRL)가 논리 하이레벨일 경우에 접지전압(VSS)을 반전 버퍼링한다. 제3 구동부(23) 및 제4 구동부(24)에 의해 반전 버퍼링된 신호는 인버터(IV26)에 의해 반전 버퍼링되어 선택 폴링펄스(DSFP_CTRL)로 전달된다.
즉, 제어신호(CTRL)가 논리 로우레벨일 경우에 라이징펄스(DSRP)는 선택 라이징펄스(DSRP_CTRL)로 전달되고, 폴링펄스(DSFP)는 선택 폴링펄스(DSFP_CTRL)로 전달되어 DDR2 모드시 데이터 래치부(3)로 라이징펄스(DSRP)와 폴링펄스(DSRP)를 출력한다. 한편, 제어신호(CTRL)가 논리 하이레벨일 경우에 접지전압(VSS)은 선택 라이징펄스(DSRP_CTRL) 및 선택 폴링펄스(DSFP_CTRL)로 전달되어 DDR 모드시 데이터 래치부(3)로 접지전압(VSS)를 출력한다.
도 3A와 도 3B는 도 1에 도시된 선택 전달부의 다른 실시예에 따른 회로도이다.
선택 전달부(2)는, 도 3A와 도 3B에 도시된 바와 같이, 제1 전달부(25), 제2 전달부(26), 제3 전달부(27) 및 제4 전달부(28)를 포함한다.
제1 전달부(25)는 전달게이트(TR21)를 포함하고, 제어신호(CTRL)가 논리 로우레벨일 경우에 라이징펄스(DSRP)가 선택 라이징펄스(DSRP_CTRL)로 전달된다.
제2 전달부(26)는 전달게이트(TR22)를 포함하고, 제어신호(CTRL)가 논리 하이레벨일 경우에 접지전압(VSS)이 선택 라이징펄스(DSRP_CTRL)로 전달된다.
제3 전달부(27)는 전달게이트(TR23)를 포함하고, 제어신호(CTRL)가 논리 로우레벨일 경우에 폴링펄스(DSFP)가 선택 폴링펄스(DSFP_CTRL)로 전달된다.
제4 전달부(28)는 전달게이트(TR24)를 포함하고, 제어신호(CTRL)가 논리 하이레벨일 경우에 접지전압(VSS)이 선택 라이징펄스(DSRP_CTRL)로 전달된다.
즉, 제어신호(CTRL)가 논리 로우레벨일 경우에 라이징펄스(DSRP)는 선택 라이징펄스(DSRP_CTRL)로 전달되고, 폴링펄스(DSFP)는 선택 폴링펄스(DSFP_CTRL)로 전달되어 DDR2 모드시 데이터 래치부(3)로 라이징펄스(DSRP)와 폴링펄스(DSRP)를 출력한다. 한편, 제어신호(CTRL)가 논리 하이레벨일 경우에 접지전압(VSS)은 선택 라이징펄스(DSRP_CTRL) 및 선택 폴링펄스(DSFP_CTRL)로 전달되어 DDR 모드시 데이터 래치부(3)로 접지전압(VSS)를 출력한다.
도 4는 도 1에 도시된 데이터 래치부의 회로도이다.
데이터 래치부(3)는, 도 4에 도시된 바와 같이, 데이터(DATA<0:3>)를 입력받아서 라이징펄스(DSRP)와 폴링펄스(DSFP)에 의해 데이터(DATA<0:3>)를 정렬하여 제1 라이징 얼라인데이터(ALGN_R1)와 제1 폴링 얼라인데이터(ALGN_F1)를 출력하는 제1 래치부(31)와 선택 라이징펄스(DSRP_CTRL)와 선택 폴링펄스(DSFP_CTRL)에 의해 제1 라이징 얼라인데이터(ALGN_R1)와 제1 폴링 얼라인데이터(ALGN_F1)를 정렬하여 선택 라이징 얼라인데이터(ALGN_RCTRL)와 선택 폴링 얼라인데이터(ALGN_FCTRL)를 출력하는 제2 래치부(32)를 포함한다.
이상 살펴본 바와 같이 구성된 데이터 정렬회로의 동작을 도 4를 참고하여 살펴보되, DDR2 동작모드인 경우와 DDR 동작모드인 경우를 나누어 살펴보면 다음과 같다.
우선 DDR2 동작모드인 경우에 데이터가 정렬되는 것을 설명하면 다음과 같다.
제1 데이터(DATA0)는 라이징펄스(DSRP)에 응답하여 제1 래치에 의해 정렬된 후, 다시 폴링펄스(DSFP)에 응답하여 제3 래치에 의해 정렬되어 제1 라이징 얼라인데이터(ALGN_R1)로 출력되고, 제1 라이징 얼라인데이터(ALGN_R1)는 라이징펄스(DSRP)에 응답하여 제4 래치에 의해 정렬된 후 폴링펄스(DSFP)에 응답하여 제6 래치에 순차적으로 정렬되어 제2 라이징 얼라인데이터(ALGN_R2)로 출력된다.
제2 데이터(DATA1)는 폴링펄스(DSFP)에 응답하여 제2 래치에 의해 정렬되어 제1 폴링 얼라인데이터(ALGN_F1)로 출력되고, 제1 폴링 얼라인데이터(ALGN_F1)는 라이징펄스(DSRP)에 응답하여 제5 래치에 의해 정렬된 후 폴링펄스(DSFP)에 응답하여 제7 래치에 순차적으로 정렬되어 제2 폴링 얼라인데이터(ALGN_F2)로 출력된다.
제3 데이터(DATA2)는 라이징펄스(DSRP)에 응답하여 제1 래치에 의해 정렬된 후, 다시 폴링펄스(DSFP)에 응답하여 제3 래치에 의해 정렬되어 제1 라이징 얼라인데이터(ALGN_R1)로 출력된다.
제4 데이터(DATA3)는 폴링펄스(DSFP)에 응답하여 제2 래치에 의해 정렬되어 제1 폴링 얼라인데이터(ALGN_F1)로 출력된다.
제1 및 제2 라이징 얼라인데이터(ALGN_R1, ALGN_R2)와 상기 제1 및 제2 폴링 얼라인데이터(ALGN_F1, ALGN_F2)는 글로벌 입출력 라인에 전달된 후 입출력 센스앰프에 의해 감지 증폭된 다음 셀 어레이로 전달된다. 이처럼 DRAM 내부적으로 4 비트씩 정렬되어 셀 어레이로 들어가게 되는 것이 DDR2 제품의 특징이다.
이와 같이, DDR2 동작모드에서는 라이징펄스(DSRP)는 선택 라이징펄스(DSRP_CTRL), 폴링펄스(DSFP)는 선택 폴링펄스(DSFP_CTRL)로 전달되어서 제1 래치부(31)는 물론 제2 래치부(32)도 활성화되므로 제1 및 제2 라이징 얼라인데이터(ALGN_R1, ALGN_R2)와 제1 및 제2 폴링 얼라인데이터(ALGN_F1, ALGN_F2)를 출력한다.
다음으로 DDR 동작모드인 경우에 데이터가 정렬되는 것을 설명하면 다음과 같다.
제1 데이터(DATA0)는 라이징펄스(DSRP)에 응답하여 제1 래치에 의해 정렬된 후, 다시 폴링펄스(DSFP)에 응답하여 제3 래치에 의해 정렬되어 제1 라이징 얼라인데이터(ALGN_R1)로 출력되고, 제2 데이터(DATA1)는 폴링펄스(DSFP)에 응답하여 제2 래치에 의해 정렬되어 제1 폴링 얼라인데이터(ALGN_F1)로 출력된다. 제3 데이터(DATA2)는 라이징펄스(DSRP)에 응답하여 제1 래치에 의해 정렬된 후, 다시 폴링펄스(DSFP)에 응답하여 제3 래치에 의해 정렬되어 제1 라이징 얼라인데이터(ALGN_R1)로 출력되고, 제4 데이터(DATA3)는 폴링펄스(DSFP)에 응답하여 제2 래치에 의해 정렬되어 제1 폴링 얼라인데이터(ALGN_F1)로 출력된다.
제1 라이징 얼라인데이터(ALGN_R1)와 제1 폴링 얼라인 데이터(ALGN_F1)는 글로벌 입출력 라인에 실린 후 입출력 센스앰프에 의해 감지 증폭된 다음 셀 어레이로 전달된다. 이처럼 DRAM 내부적으로 2 비트씩 정렬되어 셀 어레이로 들어가게 되는 것이 DDR 제품의 특징이다.
이와 같이, DDR 동작모드에서는 접지전압(VSS)는 선택 라이징펄스(DSRP_CTRL), 선택 폴링펄스(DSFP_CTRL)로 전달되어서 제1 래치부(31)만이 활성화되므로 제1 라이징 얼라인데이터(ALGN_R1)와 제1 폴링 얼라인데이터(ALGN_F1)를 출력한다.

Claims (5)

  1. 외부에서 입력되는 제어신호에 응답하여 데이터 스트로브 신호를 버퍼링하여 생성된 라이징펄스 및 폴링펄스를 각각 선택 라이징 펄스 및 선택 폴링펄스로 전달하거나, 접지전압을 선택 라이징펄스 및 선택 폴링펄스로 전달하는 선택 전달부; 및
    상기 라이징펄스 및 폴링펄스와 상기 선택 라이징펄스 및 선택 폴링펄스에 응답하여 데이터를 래치하는 데이터 래치부를 포함하되,
    상기 제어신호에 응답하여 DDR2 동작모드와 DDR 동작모드를 선택하여 데이터를 정렬하는 데이터 정렬회로.
  2. 제 2 항에 있어서, 상기 선택 전달부는 제어신호가 논리 로우레벨인 경우 라이징펄스 및 폴링펄스가 각각 선택 라이징펄스 및 선택 폴링펄스로 전달하는 것을 특징으로 하는 데이터 정렬회로.
  3. 제 2 항에 있어서, 상기 선택 전달부는 제어신호가 논리 하이레벨인 경우 접지전압이 선택 라이징펄스 및 선택 폴링펄스로 전달하는 것을 특징으로 하는 데이터 정렬회로.
  4. 제 2 항에 있어서, 상기 선택 전달부는 상기 제어신호가 논리 로우레벨인 경우 상기 라이징펄스를 반전 버퍼링하는 제1 버퍼부;
    상기 제어신호가 논리 하이레벨인 경우 상기 접지전압을 반전 버퍼링하는 제2 버퍼부;
    상기 제1 버퍼부와 상기 제2 버퍼부의 출력신호를 반전시키는 인버터;
    상기 제어신호가 논리 로우레벨인 경우 상기 폴링펄스를 반전 버퍼링하는 제3 버퍼부;
    상기 제어신호가 논리 하이레벨인 경우 상기 접지전압을 반전 버퍼링하는 제4 버퍼부; 및
    상기 제3 버퍼부와 상기 제4 버퍼부의 출력신호를 반전시키는 인버터를 포함하는 데이터 정렬회로.
  5. 제 2 항에 있어서, 상기 선택 전달부는 상기 제어신호가 논리 로우레벨인 경우 상기 라이징펄스를 선택 라이징펄스로 전달하는 제1 전달부;
    상기 제어신호가 논리 하이레벨인 경우 접지전압을 선택 라이징펄스로 전달하는 제2 전달부;
    상기 제어신호를 반전 버퍼링하는 인버터;
    상기 제어신호가 논리 로우레벨인 경우 상기 폴링펄스를 선택 폴링펄스로 전달하는 제3 전달부;
    상기 제어신호가 논리 하이레벨인 경우 접지전압을 선택 폴링펄스로 전달하는 제4 전달부; 및
    상기 제어신호를 반전 버퍼링하는 인버터를 포함하는 데이터 정렬회로.
KR1020110008846A 2011-01-28 2011-01-28 데이터 정렬회로 KR20120087571A (ko)

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