KR100792431B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR100792431B1
KR100792431B1 KR1020060083737A KR20060083737A KR100792431B1 KR 100792431 B1 KR100792431 B1 KR 100792431B1 KR 1020060083737 A KR1020060083737 A KR 1020060083737A KR 20060083737 A KR20060083737 A KR 20060083737A KR 100792431 B1 KR100792431 B1 KR 100792431B1
Authority
KR
South Korea
Prior art keywords
data
input
transferring
input buffer
output
Prior art date
Application number
KR1020060083737A
Other languages
English (en)
Inventor
조호엽
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060083737A priority Critical patent/KR100792431B1/ko
Priority to US11/645,987 priority patent/US7502266B2/en
Application granted granted Critical
Publication of KR100792431B1 publication Critical patent/KR100792431B1/ko
Priority to US12/366,357 priority patent/US7697348B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Dram (AREA)

Abstract

본 발명은 한번의 데이터 억세스동작으로 다양한 수의 데이터를 입력받도록 설계된 데이터 입력회로부를 보다 효율적으로 구성할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 연속적으로 입력되는 다수의 제1 데이터를 입력받는 제1 입력버퍼; 상기 입력버퍼에 의해 전달되는 다수의 제1 데이터를 데이터 입력모드에 대응하여 선택적으로 전달하기 위한 제1 데이터 선택부; 상기 제1 데이터 선택부에 의해 전달된 다수의 데이터를 얼라인하여 출력하기 위한 제1 데이터 얼라인부; 상기 데이터 입력모드에 대응하여 연속적으로 입력되는 다수의 제2 데이터를 입력받는 제2 입력버퍼; 상기 데이터 입력모드에 따라 상기 제1 입력버퍼 또는 상기 제2 입력버퍼의 출력을 선택적으로 전달하기 위한 제2 데이터 선택부; 및 상기 제2 데이터 선택부에 의해 전달된 다수의 데이터를 얼라인하여 출력하기 위한 제2 데이터 얼라인부를 구비하는 반도체 메모리 장치를 구비한다.
반도체, 메모리, 얼라인, 멀티플렉서, 래치.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 반도체 메모리 장치의 데이터 입력부를 나타내는 블럭도.
도2는 도1에 도시된 입력래치부를 나타내는 블럭도.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 데이터 입력부를 나타내는 블럭도.
도4 내지 도6은 도3에 도시된 각각의 입력래치부를 나타내는 블럭도.
도7은 도3에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
X 도면의 주요 부분에 대한 부호의 설명 X
100_1 ~ 100_16 : 데이터 입력회로 110_1 ~110_16 : 데이터 입력래치부
120_1 ~ 120_16 : GIO 드라이버 110_1x, 110_5x, 110_9x : 멀티플렉서
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이터 입력회로에 관한 것이다.
반도체 메모리 장치는 다수의 데이터를 저장하고, 저장된 데이터를 제공하기 위한 반도체 장치이다. 반도체 메모리 장치는 데이터를 저장하는 데이터 저장영역과, 데이터 저장영역에 저장된 데이터를 출력하거나 입력되는 데이터를 데이터 저장영역에 전달하기 위한 회로가 배치되는 입출력영역이 있다. 데이터 저장영역은 다수의 단위셀을 구비하고, 각각의 단위셀은 어드레스에 대응하는 데이터를 저장하고 있다. 입출력영역은 외부에서 전달되는 데이터를 데이터 저장영역에 전달하기 위한 데이터 입력회로와, 데이터 저장영역으로부터 전달되는 데이터를 외부로 출력하기 위한 데이터 출력회로와, 데이터 입력회로와 데이터 출력회로를 제어하기 위한 제어회로와, 외부에서 어드레스를 입력받아 데이터 저장영역으로 전달하는 어드레스 입력회로를 구비한다.
데이터 입력회로는 외부로부터 입출력 패드를 통해 전달되는 데이터 신호를 데이터 저장영역이 전달받을 수 있도록, 데이터 신호들을 정렬하여 데이터 저장영역으로 전달한다. 예를 들어 4비트 프리패치로 동작하는 경우에는 입출력패드를 통해 연속해서 전달되는 4비트의 데이터 신호를 4비트의 병렬 데이터로 얼라인한 다음 데이터 저장영역으로 전달하는 것이다. 또한, 데이터 입력회로는 데이터 전달라인과 연결되어 있으며, 데이터 전달라인을 통해 데이터가 데이터 저장영역으로 전달된다.
한편, 반도체 메모리 장치는 한번의 데이터 억세스 동작에 다수의 데이터를 입력받거나 출력한다. 반도체 메모리 장치는 한 번의 데이터 억세스 동작에 입출력 되는 수만큼 데이터 입력회로를 구비한다. 예를들어 반도체 메모리 장치가 한번의 데이터 억세스시에 16개의 데이터를 입력받도록 설계된 경우에, 반도체 메모리 장치는 16개의 데이터 입력회로를 구비하는 것이다. 일반적으로 반도체 메모리 장치는 한번의 데이터 억세스시에 16비트, 8비트, 4비트등 다양한 비트수의 데이터를 입력받거나 출력할 수 있고 제어동작에 의해 비트수를 정할 수 있도록 제조된다. 다양한 비트수의 데이터를 억세스할 수 있도록 제조한 다음, 반도체 메모리 장치가 적용되는 시스템에 따라서 몇 비트의 데이터를 입출력할 것인지 셋팅하는 것이 효과적이기 때문이다.
이렇게 반도체 메모리 장치가 다양한 비트수의 데이터를 입력받을 수 있도록 제조되다 보니, 데이터 입력회로가 배치되는 영역의 회로면적이 크게 증가되고, 너무 복잡해지는 문제가 발생하게 된다. 예를 들어 X16, X8, X4 모드로 각각 동작이 가능한 반도체 메모리 장치를 고려해보자. 이 경우에 반도체 메모리 장치는 16개의 데이터 입력회로를 구비하고 있어야 한다. X16 모드에서는 16개의 데이터 입력회로가 모두 동작하고, X8 모드에서는 16개의 데이터 입력회로중 8개의 데이터 입력회로만 동작만 동작하며, X4 모드에서는 16개의 데이터 입력회로중 4개의 데이터 입력회로가 동작한다.
X16모드에서는 입력된 데이터가 모두 대응하는 데이터 입력회로에 연결된 데이터 전달라인을 통해 데이터 전달영역으로 전달되면 된다. 그러나, X8 모드에서는 8개의 데이터 입력회로를 통해 입력된 데이터는 8개의 데이터 입력회로에 연결된 데이터 전달라인을 통해 바로 데이터 저장영역으로 전달될 수는 없다. 입력된 데이 터에 대응하는 어드레스와 일치하는 데이터 전달라인으로 이동된 이후에 데이터 저장영역으로 전달되어야만, 입력된 데이터가 예정된 곳에 저장될 수 있는 것이다. 따라서 반도체 메모리 장치가 16개의 데이터 입력회로를 구비하고 X16 모드와 X8모드와 X4모드에서 모두 동작이 가능하기 위해서는 X4모드와 X8모드에서 입력된 데이터가 정해진 데이터 전달라인으로 이동될 수 있는 경로를 가지고 있어야 한다. 16개의 데이터 입력회로간에 데이터를 이동할 수 있는 경로를 구현하기 위해서는 많은 배선이 필요하고, 그로 인해 데이터 입력회로가 배치되는 영역이 매우 복잡해지는 문제점이 생긴다.
도1은 반도체 메모리 장치의 데이터 입력부를 나타내는 블럭도이다. 특히 반도체 메모리 장치가 16개의 데이터 입력회로를 구비하여, 4비트 프리패치 동작을 수행하고, X4모드, X8모드, X16 모드로 각각 동작할 수 있는 경우를 나타낸 것이다.
도1을 참조하여 살펴보면, 반도체 메모리 장치는 16개의 데이터 입력회로(10_1 ~ 10_16)를 구비한다. 각 데이터 입력회로(10_1 ~ 10_16)는 대응하는 데이터 신호(DQ<0> ~ DQ<15>)를 입력받아 4비트의 병렬 데이터로 정렬하여 데이터 저장영역으로 출력한다. 예를 들면, 데이터 입력회로(10_1)는 연속해서 입력되는 4비트의 데이터 신호(DQ<0>)를 4비트의 병렬데이터로 출력한다.(참고 점선 A영역)
데이터 입력회로는 모두 3종류로 나눌 수 있다. 이는 데이터 입력모드(X4,X8,X16)에 각각 대응하여 데이터를 입력받아 처리하기 위해서이다.
첫번째 종류는 X4,X8,X16 모드에서 데이터 신호를 입력받는 데이터 입력회 로(10_1 ~ 10_4)이다. 이들중 하나의 데이터 입력회로, 예를 들면 데이터 입력회로(10_1)는 입력래치부(11_1), 멀티 플렉서(12_1) 및 글로벌 드라이버(13_1)를 구비한다. 입력래치부(11_1)는 연속해서 입력되는 4비트의 데이터 신호를 입력받아 4비트의 얼라인된 데이터 신호들(ALG0)로 정렬하여 출력한다. 멀티플렉서(12_1)는 입력래치부(11_1)에 의해 래치된 4비트의 데이터 신호들을 데이터 입력모드(X4,X8,X16)에 따라 선택적으로 전달한다. 글로벌 드라이버(13_1)는 멀티 플렉서(12_1)에 의해 전달된 4비트의 데이터 신호들을 이용하여 4개의 글로벌라인들(GIO<0>)을 드라이빙한다. 데이터 입력회로(10_1)는 X4,X8,X16 모드에서 각각 데이터 신호들을 입력받는다. 멀티플렉서(12_1)에 구비되는 스위치(S1)는 X4,X8,X16 모드에서 모두 동작하며, 입력된 데이터에 대응하는 어드레스에 따라서 선택적으로 턴온된다. 여기서 멀티플렉서(12_1)에 구비되는 스위치는 하나만 도시하였지만 결국 4비트의 데이터를 병렬로 처리해야 하기 때문에 각각 4개의 스위치가 필요하다.
두번째 종류는 X8, X16 모드에서 데이터 신호를 입력받는 데이터 입력회로(10_5 ~ 10_8)이다. 예를 들면 데이터 입력회로(10_5)는 입력래치부(11_5), 멀티플렉서(12_5) 및 글로벌 드라이버(13_5)를 구비한다. 멀티플렉서(12_5)는 두개의 스위치(S2,S3)를 구비한다. 스위치(S2)는 X4 모드에서 어드레스 입력회로(10_1)에 입력된 데이터에 대응하는 어드레스에 응답하여 선택적으로 턴온된다. 스위치(S3)는 X8 모드와 X16 모드에서 어드레스 입력회로(10_5)에 입력된 데이터에 대응하여 선택적으로 턴온된다. 여기서 멀티플렉서(12_5)에 구비되는 스위치는 하나만 도시하였지만 결국 4비트의 데이터를 병렬로 처리해야 하기 때문에 각각 4개의 스위치 가 필요하다.
세번째 종류는 X16 모드에서 데이터 신호를 입력받는 데이터 입력회로(10_9 ~ 10_16)이다. 예를 들면 데이터 입력회로(10_9)는 입력래치부(11_9), 멀티플렉서(12_9) 및 글로벌 드라이버(13_9)를 구비한다. 멀티플렉서(12_9)는 세개의 스위치(S4,S5,S6)를 구비한다. 스위치(S4)는 X4 모드에서 어드레스 입력회로(10_1)에 입력된 데이터에 대응하는 어드레스에 응답하여 선택적으로 턴온된다. 스위치(S5)는 X8 모드에서 어드레스 입력회로(10_5)에 입력된 데이터에 대응하여 선택적으로 턴온된다. 스위치(S6)는 X16 모드에서 입력회로(10_5)에 입력된 데이터에 대응하여 선택적으로 턴온된다. 여기서 멀티플렉서(12_9)에 구비되는 스위치는 하나만 도시하였지만 결국 4비트의 데이터를 병렬로 처리해야 하기 때문에 각각 4개의 스위치가 필요하다.
도2는 도1에 도시된 입력래치부의 일예를 나타내는 블럭도이다.
도2를 참조하여 살펴보면, 입력래치부(11_1)는 입력버퍼(11a)와, 지연부(11b)와, 다수의 래치(11c ~ 11i)를 구비한다. 입력버퍼(11a)는 데이터 입출력패드를 통해 입력되는 데이터신호를 버퍼링하여 전달한다. 지연부(11b)는 입력버퍼(11a)의 출력을 지연시켜 출력한다. 다수의 래치(11c ~ 11i)는 라이징 및 폴링 데이터 스트로브 신호(DQSR,SQSF)에 응답하여 데이터 신호를 래치한다. 래치(11d, 11e, 11h, 11i)에 의해 래치된 데이터가 4비트의 얼라인된 내부 데이터로 다음단으로 출력된다.
X16모드에서는 도1에 도시된 16개의 데이터 입력회로(10_1 ~10_16)가 모두 데이터 신호를 입력받는다. 16개의 데이터 입력회로(10_1 ~10_16)는 각각 입력된 데이터 신호를 정렬하여 각각 연결된 글로벌라인을 통해 출력한다. X8 모드에서는 데이터 입력회로(10_1 ~ 10_8)가 데이터 신호를 입력받는다. 데이터 입력회로(10_1 ~ 10_8)를 통해 입력된 데이터 신호는 각각 데이터 입력회로(10_1 ~ 10_8)에 연결된 글로벌 라인을 통해 출력될 수도 있고, 데이터 신호를 입력받지 않은 데이터 입력회로(10_9 ~ 10_16)에 연결된 글로벌 라인을 통해 출력될 수도 있다. 이는 X8 모드에서 입력된 데이터 신호에 대응하는 어드레스에 따라 정해진다. 데이터 저장영역에 있는 모든 단위셀은 16개의 데이터 입력회로에 연결된 16개의 글로벌라인에 대응하기 때문에, X8모드에서 입력된 데이터 신호는 어드레스에 따라 저장될 단위셀과 연결된 글로벌라인으로 이동되야야 하는 것이다.
X4 모드에서는 데이터 입력회로(10_1 ~ 10_4)가 데이터 신호를 입력받는다. 데이터 입력회로(10_1 ~ 10_4)를 통해 입력된 데이터 신호는 각각 데이터 입력회로(10_1 ~ 10_4)에 연결된 글로벌 라인을 통해 출력될 수도 있고, 데이터 신호를 입력받지 않은 데이터 입력회로(10_5 ~ 10_16)에 연결된 글로벌 라인을 통해 출력될 수도 있다. 이를 자세히 살펴보면, 데이터 입력회로(10_1)을 통해 입력된 데이터는 데이터 입력회로(10_1)에 연결된 글로벌라인으로 출력될 수도 있으며, 또한 데이터 입력회로(10_5), 데이터 입력회로(10_9) 또는 데이터 입력회로(10_13)중 선택된 데이터 입력회로에 연결된 글로벌라인을 통해 출력될 수 있다. 어떤 데이터 입력회로가 선택될지는 데이터 입력회로(10_1)를 통해 입력된 데이터 신호에 대응하는 어드레스에 의해 정해진다.
이렇게 X16모드, X8모드, X4모드에 따라 모두 동작하기 위해서는 데이터 입력회로간에 다양한 배선이 필요하고, 또한 멀티플렉서(12_1,12_5,..)등에 다수의 스위치가 배치되어야만 한다. 예를 들어 4비트의 데이터를 프리패치하는 경우에 X4 모드에서 입력된 데이터를 16개의 데이터 입력회로에 선택적으로 제공하기 위해서는 4 * 12 = 48개의 배선이 필요하다.
이상과 같이, 반도체 메모리 장치가 입력받을 수 있는 데이터의 수를 다양하게 지원하기 위해서, 데이터 입력회로가 배치되는 영역에 너무 많은 배선과 스위치가 배치됨으로 해서. 반도체 메모리 장치의 회로면적이 증가되는 문제점이 발생한다.
본 발명은 한번의 데이터 억세스동작으로 다양한 수의 데이터를 입력받도록 설계된 데이터 입력회로부를 보다 효율적으로 구성할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 연속적으로 입력되는 다수의 제1 데이터를 입력받는 제1 입력버퍼; 상기 입력버퍼에 의해 전달되는 다수의 제1 데이터를 데이터 입력모드에 대응하여 선택적으로 전달하기 위한 제1 데이터 선택부; 상기 제1 데이터 선택부에 의해 전달된 다수의 데이터를 얼라인하여 출력하기 위한 제1 데이터 얼라인부; 상기 데이터 입력모드에 대응하여 연속적으로 입력되는 다수의 제2 데이터를 입력받는 제2 입력버퍼; 상기 데이터 입력모드에 따라 상기 제1 입력버퍼 또는 상기 제2 입력버퍼의 출력을 선택적으로 전달하기 위한 제2 데이터 선택부; 및 상기 제2 데이터 선택부에 의해 전달된 다수의 데이터를 얼라인하여 출력하기 위한 제2 데이터 얼라인부를 구비하는 반도체 메모리 장치를 구비한다.
또한, 본 발명은 연속적으로 입력되는 다수의 제1 데이터를 입력받는 제1 입력버퍼; 상기 입력버퍼에 의해 전달되는 다수의 제1 데이터를 제1 내지 제3 데이터 입력모드에 대응하여 선택적으로 전달하기 위한 제1 데이터 선택부; 상기 제1 데이터 선택부에 의해 전달된 다수의 데이터를 얼라인하여 출력하기 위한 제1 데이터 얼라인부; 상기 데이터 입력모드에 대응하여 연속적으로 입력되는 다수의 제2 데이터를 입력받는 제2 입력버퍼; 상기 제2 및 제3 데이터 입력모드에 따라 상기 제1 입력버퍼 또는 상기 제2 입력버퍼의 출력을 선택적으로 전달하기 위한 제2 데이터 선택부; 상기 제2 데이터 선택부에 의해 전달된 다수의 데이터를 얼라인하여 출력하기 위한 제2 데이터 얼라인부; 상기 제3 데이터 입력모드에 대응하여 연속적으로 입력되는 제3 데이터를 입력받는 제3 입력버퍼; 상기 제3 데이터 입력모드에 따라 상기 제1 내지 제3 입력버퍼의 출력을 선택적으로 전달하기 위한 제3 데이터 선택부; 상기 제3 데이터 선택부에 의해 전달된 데이터를 얼라인하여 출력하기 위한 제3 데이터 얼라인부; 상기 제3 데이터 입력모드에 따라 선택적으로 입력되는 제4 데이터를 입력받는 제4 입력버퍼; 상기 제3 데이터 입력모드에 따라 상기 제1 내지 제3 입력버퍼의 출력을 선택적으로 전달하기 위한 제4 데이터 선택부; 및 상기 제4 데이터 선택부에 의해 전달된 데이터를 얼라인하여 출력하기 위한 제4 데이터 얼라인부를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 연속적으로 입력되는 제1 데이터를 입력받아 전달하기 위한 제1 입력버퍼; 연속적으로 입력되는 제2 데이터를 입력받아 전달하기 위한 제2 입력버퍼; 제1 및 제2 데이터 입력모드에서 상기 제1 데이터의 어드레스에 대응하여 상기 제1 데이터를 전달하기 위한 제1 스위치수단; 상기 제1 데이터 입력모드에서 상기 제1 데이터의 어드레스에 대응하여 상기 제1 데이터를 전달하기 위한 제2 스위치수단; 제2 데이터 입력모드에서 상기 제2 데이터를 전달하기 위한 제3 스위치수단; 상기 제1 스위치수단에서 출력되는 다수의 제1 데이터를 얼라인하기 위한 제1 얼라인수단; 및 상기 제2 스위치수단에서 출력되는 다수의 제1 데이터 또는 상기 제3 스위치수단에서 출력되는 다수의 제2 데이터를 얼라인하기 위한 제2 얼라인수단를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 연속적으로 입력되는 다수의 제1 내지 제4 데이터를 각각 입력받아 전달하기 위한 제1 내지 제4 입력버퍼; 제1 내지 제3 데이터 입력모드에서 상기 제1 데이터의 어드레스에 대응하여 상기 제1 데이터를 전달하기 위한 제1 스위치수단; 상기 제1 데이터 입력모드에서 상기 제1 데이터의 어드레스에 대응하여 상기 제1 데이터를 전달하기 위한 제2 스위치수단; 상기 제2 및 제3 데이터 입력모드에서 상기 제2 데이터를 전달하기 위한 제3 스위치수단; 상기 제1 데이터 입력모드에서 상기 제1 데이터의 어드레스에 대응하여 상기 제1 데이터를 전달하기 위한 제4 스위치수단; 상기 제2 데이터 입력모드에서 상기 제2 데이터의 어드레스에 대응하여 상기 제2 데이터를 전달하기 위한 제5 스위치수단; 상기 제3 데이터 입력모드에서 상기 제3 데이터를 전달하기 위한 제6 스위치수단; 상기 제1 스위치수단에서 출력되는 다수의 제1 데이터를 얼라인하기 위한 제1 얼라인수단; 상기 제2 스위치수단에서 출력되는 다수의 제1 데이터 또는 상기 제3 스위치수단에서 출력되는 다수의 제2 데이터를 얼라인하기 위한 제2 얼라인수단; 및 상기 제4 스위치수단에서 출력되는 다수의 제1 데이터, 상기 제5 스위치수단에서 출력되는 다수의 제2 데이터 또는 상기 제6 스위치수단에서 출력되는 다수의 제3 데이터를 얼라인하기 위한 제3 얼라인수단을 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 데이터 입력모드에 대응하는 수의 데이터를 입력받는 반도체 메모리 장치에 있어서,연속적으로 입력되는 다수의 데이터를 입력받는 단계; 상기 데이터에 대응하는 데이터 전달라인이 있는 곳으로 이동시키는 단계; 상기 데이터 전달라인으로 이동된 다수의 데이터를 얼라인시키는 단계; 및 상기 얼라인된 다수의 데이터를 데이터 저장영역에 전달하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다. 특히 반도체 메모리 장치의 데이터 입력부를 나타내는 블럭도이다.
도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 다수의 데이터 입력회로(100_1~ 100_16)를 구비한다. 데이터 입력회로(100_1~ 100_16)는 각각 데이터를 입력받아 정렬하는 데이터 래치부와 데이터 래치부에서 출력되는 정렬된 데이터를 이용하여 글로벌라인을 드라이빙하기 위한 GIO 드라이버를 구비한다. 예를 들면 데이터 입력회로(100_1)는 데이터 래치부(110_1)와, GIO드라이버(120_1)를 구비하는 것이다. 글로벌드라이버에 연결된 글로벌라인(GIO<0>)을 데이터 저장영역에 배치된 다수의 단위셀에 데이터를 전달하기 위한 것이다.
본 실시예에 따른 반도체 메모리 장치는 X4, X8 또는 X16중 하나의 모드로 데이터를 입력받는다. 반도체 메모리 장치는 X4모드일 때에는 각 데이터 입력회로(100_1~ 100_4)를 통해 각각 4비트의 데이터를 입력받는다. X8모드일 때에는 각 데이터 입력회로(100_1 ~ 100_8)를 통해 각각 4비트의 데이터를 입력받는 X16모드 일 때에는 각 데이터 입력회로(100_1 ~ 100_16)를 통해 각각 4비트의 데이터를 입력받는다. 여기서 하나의 데이터 입력회로가 4비트의 데이터를 연속해서 입력받는 것은 프리패치하는 데이터의 수가 4비트이기 때문이다.
한편, 반도체 메모리 장치의 데이터 저장영역에 구비된 다수의 단위셀은 글로벌라인(GIO<0>~ GIO<15>)에 맵핑되어 있다. 따라서 X4 모드에서 4개의 데이터 입력회로(110_1~110_4)를 통해 입력된 데이터는 대응하는 어드레스에 의해 선택되는글로벌라인으로 이동되어야 한다.
X4모드에서는 4개의 데이터 입력회로(100_1~100_4)를 통해 데이터가 입력된다. 이 때 입력된 데이터가 대응하는 어드레스의 위치에 저장되려면, 먼저 입력된 어드레스는 대응하는 글로벌라인으로 이동되어야 한다. 이를 위해 반도체 메모리 장치가 구비한 것이 배선(L1)이다. 즉, 배선(L1)은 대응하는 글로버라인으로 입력된 데이터를 이동시키기 위해 것이다. 예를 들어 X4 모드에서 데이터 입력회로(100_1~100_4)의 입력래치부(110_1) 통해 입력된 데이터는 대응하는 어드레스에 의해 GIO 드라이버(120_1)로 전달될 수도 있고, 배선(L1)을 통해 입력래치부(110_5, 110_9,110_13)를 중 하나로 이동된 이후에 입력래치부(110_5, 110_9,110_13)에 각각 대응하는 GIO 드라이버(120_5,120_9,120_13)로 이동될 수도 있는 것이다. 여기 다 도시하지는 않았지만, 배선(L1)과 같은 배선이 결국 3개가 더 배치된다. 3개의 배선은 각각 데이터 입력회로(100_1~100_3)의 입력래치부에서 입력되어 얼라인된 데이터를 각각 데이터가 입력되지 않는 데이터 입력회로의 입력래치부로 전달하기 위한 것이다.
또한, X8 모드에서는 8개의 데이터 입력회로(100_1~100_4)를 통해 데이터가 입력된다. 이 때 입력된 데이터는 데이터 입력회로(100_1~100_8)에 구비된 각각의 GIO 드라이버(120_1~120_8) 및 글로벌라인(GIO<0>~GIO<8>)을 통해 데이터 저장영역으로 이동될 수도 있고, 또한 입력된 데이터는 데이터가 입력되지 않는 데이터 입력회로(100_9~100_16)에 각각 구비된 GIO 드라이버(120_9~120_16) 및 글로벌라인(GIO<8>~GIO<15>)을 통해 데이터 저장영역으로 이동될 수도 있다. 어떤쪽의 데치터 입력회로를 통해 데이터 저장영역을 전달될 지는 입력된 데이터에 대응하는 어드레스에 의해 결정된다. 이 때 데이터 입력회로간에 데이터를 이동시키기 위해 구비된 것이 배선(L2,L3)이다. 배선(L2)는 데이터 입력회로(100_1)의 입력래치 부(110_1)에 의해 얼라인된 데이터를 데이터 입력회로(100_9)의 입력래치부(110_1)로 전달하기 위한 것이다. 배선(L3)는 데이터 입력회로(100_5)의 입력래치부(110_5)에 의해 얼라인된 데이터를 데이터 입력회로(100_13)의 입력래치부(110_13)로 전달하기 위한 것이다.
도4는 도3에 도시된 입력래치부(110_1)를 나타내는 블럭도이다. 도3의 입력래치부(100_1 ~ 100_4)는 도4에 도시된 입력래치부의 구성과 같은 구성을 가진다. 도4에 도시된 바와 같이, 입력래치부(110_1)는 입력버퍼(110_1a)와, 데이터 선택부(110_1X)와, 지연부(100_1b)와, 래치(110_1c ~ 110_1i)를 구비한다. 입력버퍼(110_1a)는 외부에서 입력되는 데이터를 입력받아 버퍼링하여 다음단에 출력한다. 데이터선택부(110_1X)는 스위치(S11)를 구비한다. 스위치(S11)는 X16모드,X8모드, X4모드에서 입력버퍼(110_1a)에서 전달되는 데이터 신호를 선택적으로 지연부(110_1b)로 전달한다. 지연부(110_1b)는 데이터선택부(110_1X)에서 전달되는 데이터 신호를 예정된 시간 동안 지연시켜 출력한다. 여기서 예정된 시간이란 반도체 메모리 장치가 데이터 스트로브 신호를 입력받아 래치(110_1c~110_1i)에 의해 데이터를 얼라인하는 기준신호인 내부 데이터 스트로브 신호(DQSR,DQSF)를 생성할 수 있는 시간을 말한다. 데이터 입력회로에 구비된 래치(110_1c~110_1i)는 내부 데이터 스트로브 신호(DQSR,DQSF)에 응답하여 지연부(110_1b)를 거쳐서 연속적으로 출력되는 4비트의 데이터를 병렬 데이터(ALG0_R0,ALG0_F0,ALG0_R1,ALG0_F1)로 얼라인하여 출력한다.
도5는 도3에 도시된 입력래치부(110_5)를 나타내는 블럭도이다. 도3의 입력 래치부(100_5 ~ 100_8)는 도5에 도시된 입력래치부의 구성과 같은 구성을 가진다. 도5에 도시된 바와 같이, 입력래치부(110_5)는 입력버퍼(110_5a)와, 데이터 선택부(110_5X)와, 지연부(100_5b)와, 래치(110_5c ~ 110_5i)를 구비한다. 입력버퍼(110_5a)는 외부에서 입력되는 데이터를 입력받아 버퍼링하여 다음단에 출력한다. 데이터선택부(110_5X)는 스위치(S12,S13)를 구비한다. 스위치(S12)는 X16,X8 모드에서 입력버퍼(110_15a)에서 출력되는 데이터 신호를 선택적으로 지연부(110_5b)로 전달한다. 스위치(S13)는 X4모드에서 입력버퍼(110_1a)에서 출력되어 배선(L1)을 통해 전달되는 데이터 신호(DIN2)를 선택적으로 지연부(110_5b)로 전달한다. 배선(L3)을 통해 출력되는 데이터신호(DIN3)는 도3의 데이터 입력회로(110_13)의 입력래치부(110_13)로 출력된다. 지연부(110_5b)는 데이터선택부(110_5X)에서 전달되는 데이터 신호를 예정된 시간 동안 지연시켜 출력한다. 여기서 예정된 시간이란 반도체 메모리 장치가 데이터 스트로브 신호를 입력받아 래치(110_5c~110_5i)에 의해 데이터를 얼라인하는 기준신호인 내부 데이터 스트로브 신호(DQSR,DQSF)를 생성할 수 있는 시간을 말한다. 데이터 입력회로에 구비된 래치(110_5c~110_5i)는 내부 데이터 스트로브 신호(DQSR,DQSF)에 응답하여 지연부(110_5b)를 거쳐서 연속적으로 출력되는 4비트의 데이터를 병렬 데이터(ALG5_R0,ALG5_F0,ALG5_R1,ALG5_F1)로 얼라인하여 출력한다.
도6은 도3에 도시된 입력래치부(110_9)를 나타내는 블럭도이다. 도3의 입력래치부(100_9 ~ 100_15)는 도6에 도시된 입력래치부의 구성과 같은 구성을 가진다. 도6에 도시된 바와 같이, 입력래치부(110_9)는 입력버퍼(110_9a)와, 데이터 선택 부(110_9X)와, 지연부(100_9b)와, 래치(110_9c ~ 110_9i)를 구비한다. 입력버퍼(110_9a)는 외부에서 입력되는 데이터를 입력받아 버퍼링하여 다음단에 출력한다. 데이터선택부(110_9X)는 스위치(S14,S15,S16)를 구비한다. 스위치(S14)는 X16모드에서 입력버퍼(110_9a)에서 출력되는 데이터 신호를 선택적으로 지연부(110_9b)로 전달한다. 스위치(S15)는 X8모드에서 입력버퍼(110_1a)에서 출력되어 배선(L1)을 통해 제공되는 데이터 신호(DIN2)를 선택적으로 지연부(110_9b)로 전달한다. 스위치(S16)는 X4모드에서 입력버퍼(110_5a)에서 출력되어 배선(L2)을 통해 전달되는 데이터 신호(DIN2)를 선택적으로 지연부(110_9b)로 전달한다. 지연부(110_9b)는 데이터선택부(110_9X)에서 전달되는 데이터 신호를 예정된 시간 동안 지연시켜 출력한다. 여기서 예정된 시간이란 반도체 메모리 장치가 데이터 스트로브 신호를 입력받아 래치(110_9c~110_9i)에 의해 데이터를 얼라인하는 기준신호인 내부 데이터 스트로브 신호(DQSR,DQSF)를 생성할 수 있는 시간을 말한다. 데이터 입력회로에 구비된 래치(110_9c~110_9i)는 내부 데이터 스트로브 신호(DQSR,DQSF)에 응답하여, 지연부(110_9b)를 거쳐서 연속적으로 출력되는 4비트의 데이터를 병렬 데이터(ALG5_R0,ALG5_F0,ALG5_R1,ALG5_F1)로 얼라인하여 출력한다.
X16모드에서 16개의 데이터 입력회로(100_1a~100_16a)에 각각 구비된 데이터 입력버퍼(110_1a~110_16a)가 모두 데이터 신호를 입력받아 대응하는 지연부(110_1b~110_16b)로 전달한다. 스위치(S11,S12,S16)가 대응하는 입력버퍼에서 제공되는 데이터 신호를 대응하는 지연부로 선택적으로 전달한다. 또한 모두 도시하지는 않았지만, 데이터 입력버퍼(100_2 ~ 100_4)는 스위치(S11)에 대응하여 구비된 스위치가 동작하게 된다. 각 지연부로 전달된 데이터는 예정된 시간 동안 지연된 이후에 다음단에 구비된 다수의 래치로 전달되고, 다수의 래치에 의해 병렬데이터로 얼라인되어 출력된다.
X8모드에서는 8개의 데이터 입력회로(100_1a~100_8a)에 각각 구비된 데이터 입력버퍼(110_1a~110_8a)가 데이터 신호를 입력받는다. 이 때 입력된 데이터 신호는 데이터 입력버퍼(110_1a~110_8a)에 대응하는 지연부(110_1b~110_16b)로 전달될 수도 있고, 데이터 입력버퍼(110_9a~110_16a)에 대응하는 지연부(110_1b~110_16b)로 전달될 수도 있다. 예를 들어 입력버퍼(110_5a)에 의해 전달된 데이터 신호(DIN3)는 스위치(S12)에 의해 지연부(110_5b)로 전달될 수도 있고, 배선(L3)과 입력래치부(110_13)의 데이터 선택부(미도시)에 구비된 스위치에 의해 데이터 입력회로(100_13)의 지연부로 전달될 수도 있는 것이다. 이는 데이터 입력회로(110_5)에 입력된 데이터 신호에 대응하는 어드레스에 의해 정해진다. 각 지연부로 전달된 데이터는 예정된 시간동안 지연된 이후에 다음단에 구비된 다수의 래치로 전달되고, 다수의 래치에 의해 병렬데이터로 얼라인되어 출력된다.
X4모드에서는 16개의 데이터 입력회로(100_1a~100_4a)에 각각 구비된 데이터 입력버퍼(110_1a~110_4a)가 데이터 신호를 입력받는다. 이 때 입력된 데이터 신호는 데이터 입력버퍼(110_1a~110_4a)에 대응하는 지연부(110_1b~110_16b)로 전달될 수도 있고, 데이터 입력버퍼(110_5a~110_8a)에 대응하는 지연부(110_5b~110_5b)로 전달될 수도 있고, 데이터 입력버퍼(110_9a~110_12a)에 대응하는 지연부(110_5b~110_5b)로 전달될 수도 있고, 데이터 입력버퍼(110_13a~110_16a)에 대응 하는 지연부(110_5b~110_5b)로 전달될 수도 있다. 예를 들어 입력버퍼(110_1a)에 의해 전달된 데이터 신호(DIN2)는 스위치(S11)에 의해 지연부(110_1b)로 전달될 수도 있고, 배선(L1)과 입력래치부(110_5)의 데이터 선택부(110_5X)에 구비된 스위치(S13)에 의해 지연부(110_5b)로 전달될 수도 있고, 배선(L1)과 데이터 선택부(110_9X)의 스위치(S16)에 의해 지연부(110_9b)로 전달될 수도 있고, 배선(L1)과 데이터 선택부(110_13X)의 스위치(미도시)에 의해 지연부(미도시)로 전달될 수도 있다. X4모드에서 입력버퍼(110_1a)에 입력되는 데이터 신호에 어떤 지연부로 전달될 지는 입력된 데이터 신호에 대응하는 어드레스에 의해 정해진다. 각 지연부로 전달된 데이터는 예정된 시간동안 지연된 이후에 다음단에 구비된 다수의 래치로 전달되고, 다수의 래치에 의해 병렬데이터로 얼라인되어 출력된다.
이상과 같이, 본 실시예에 따른 반도체 메모리 장치는 데이터가 입력되는 모드에 따라서 일부 데이터 입력회로만 동작하는 경우에 먼저 데이터가 저장될 위치에 해당되는 글로벌라인이 있는 데이터 입력회로로 이동이 되고, 이후에 얼라인이 된다. 이렇게 먼저 데이터가 저장될 위치로 이동함으로서, 데이터를 다양하게 입력되는 반도체 메모리 장치의 데이터 입력회로의 배선이 크게 줄어들었다. 이전에는 X4,X8,X16 모드의 동작을 지원하고 4비트의 프리패치 동작을 하는 반도체 메모리 장치가 입력된 데이터를 해당하는 글로벌라인으로 모두 이동시키기 위해 필요한 배선이 48개의 배선이 필요하였다. X4 모드에서 4개의 데이터 입력회로로 입력된 4비트의 각 데이터를 나머지 12개의 데이터입력회로로 전달하기 위해서는 16개의 배선이 필요하였고, X8 모드에서 8개의 데이터 입력회로로 입력된 4비트의 각 데이터를 나머지 8개의 데이터입력회로로 이동시키려면 32개의 배선이 필요하였다. 만약 X32 모드까지 반도체 메모리 장치가 지원하려면 데이터 입력회로부에 너무 많은 배선이 구비되어야 하는 문제점이 있었다.
그러나, 본 발명에 의해 반도체 메모리 장치는 X4,X8,X16 모드를 지원하기 위해서 단지 12개의 배선만 추가되면 된다. X4 모드를 지원하기 위해 4개의 배선이 데이터 입력회로부에 더 구비되고, X8 모드를 지원하기 위해 8개의 배선이 데이터 입력회로부에 구비되면 되는 것이다.
도7은 도3에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 도7은 라이트 명령(WT)에 대응하여 연속해서 입력되는 4비트의 데이터(D0,D1,D2,D3)로 4비트의 병렬데이터(ALG_R0,ALG_F0,ALG_R1,ALG_F1)로 얼라인하는 동작에 관한 파형도가 도시되어 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어 본 실시예에 따른 반도체 메모리 장치는 데이터를 입력받는 모드를 3가지로 하였으나, 경우에 따라서 본 발명을 다양한 데이터 입력모드가 가질 수 있는 반도체 메모리 장치에 적용할 수 있다. 또한 본 실시예에서는 4비트의 데이터를 프리패치하는 경우에 대하여 설명하였으나, 경우에 따라서 다양한 비트수의 데이터를 입력받아 프리패지하는 반도체 메모리 장치에 본 발명을 적용할 수 있다.
본 발명에 의해서 프리패치 동작을 수행하는 반도체 메모리 장치가 데이터 입력모드에 따라 입력받는 데이터의 수가 다양한 경우에도 데이터를 입력받아 처리하기 위한 데이터 입력부의 배선을 크게 줄일 수 있다. 데이터를 입력받는 배선의 수를 줄임으로서 회로의 레이아웃 면적을 줄일 수 있고, 보다 효율적으로 데이터 입력회로를 배치할 수 있다.

Claims (16)

  1. 연속적으로 입력되는 다수의 제1 데이터를 입력받는 제1 입력버퍼;
    상기 입력버퍼에 의해 전달되는 다수의 제1 데이터를 데이터 입력모드에 대응하여 선택적으로 전달하기 위한 제1 데이터 선택부;
    상기 제1 데이터 선택부에 의해 전달된 다수의 데이터를 얼라인하여 출력하기 위한 제1 데이터 얼라인부;
    상기 데이터 입력모드에 대응하여 연속적으로 입력되는 다수의 제2 데이터를 입력받는 제2 입력버퍼;
    상기 데이터 입력모드에 따라 상기 제1 입력버퍼 또는 상기 제2 입력버퍼의 출력을 선택적으로 전달하기 위한 제2 데이터 선택부; 및
    상기 제2 데이터 선택부에 의해 전달된 다수의 데이터를 얼라인하여 출력하기 위한 제2 데이터 얼라인부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 입력버퍼에 데이터가 입력되고, 상기 제2 입력버퍼에는 데이터가 입력되지 않는 상기 데이터 입력모드에서, 상기 제2 데이터 선택부는 상기 제1 입력버퍼에 입력된 제1 데이터의 어드레스에 대응하여 상기 제1 입력버퍼의 출력을 선택적으로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 입력버퍼의 출력을 상기 제2 데이터 선택부로 전달하기 위한 배선을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    제1 글로벌라인;
    상기 제1 데이터 얼라인부의 출력을 이용하여 상기 제1 글로벌라인을 드라이빙하기 위한 제1 글로벌드라이버;
    제2 글로벌라인; 및
    상기 제2 데이터 얼라인부의 출력을 이용하여 상기 제2 글로벌라인을 드라이빙하기 위한 제2 글로벌드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 데이터 입력모드에 대응하여 연속적으로 입력되는 제3 데이터를 입력받는 제3 입력버퍼;
    상기 데이터 입력모드에 따라 상기 제1 및 제3 입력버퍼의 출력을 선택적으로 전달하기 위한 제3 데이터 선택부;
    상기 제3 데이터 선택부에 의해 전달된 데이터를 얼라인하여 출력하기 위한 제3 데이터 얼라인부;
    상기 데이터 입력모드에 대응하여 연속적으로 입력되는 제4 데이터를 입력받는 제4 입력버퍼;
    상기 데이터 입력모드에 따라 상기 제1, 제2, 및 제3 입력버퍼의 출력을 선택적으로 전달하기 위한 제4 데이터 선택부; 및
    상기 제4 데이터 선택부에 의해 전달된 데이터를 얼라인하여 출력하기 위한 제4 데이터 얼라인부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 입력버퍼에는 데이터가 입력되고, 상기 제3 및 제4 입력버퍼에는 데이터가 입력되지 않는 상기 데이터 입력모드에서, 상기 제3 데이터 선택부는 상기 제1 입력버퍼에 입력된 제1 데이터의 어드레스에 대응하여 상기 제1 입력버퍼의 출력을 선택적으로 전달하고, 상기 제4 데이터 선택부는 상기 제3 입력버퍼에 입력된 제3 데이터의 어드레스에 대응하여 상기 제3 입력버퍼의 출력을 선택적으로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 입력버퍼의 출력을 상기 제2 내지 제4 데이터 선택부로 전달하기 위한 제1 배선;
    상기 제1 입력버퍼의 출력을 상기 제3 데이터 선택부로 전달하기 위한 제2 배선; 및
    상기 제2 입력버퍼의 출력을 상기 제4 데이터 선택부로 전달하기 위한 제3 배선을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    제1 글로벌라인;
    상기 제1 데이터 얼라인부의 출력을 이용하여 상기 제1 글로벌라인을 드라이빙하기 위한 제1 글로벌드라이버;
    제2 글로벌라인; 및
    상기 제2 데이터 얼라인부의 출력을 이용하여 상기 제2 글로벌라인을 드라이빙하기 위한 제2 글로벌드라이버
    제3 글로벌라인;
    상기 제3 데이터 얼라인부의 출력을 이용하여 상기 제3 글로벌라인을 드라이빙하기 위한 제3 글로벌드라이버;
    제4 글로벌라인; 및
    상기 제4 데이터 얼라인부의 출력을 이용하여 상기 제4 글로벌라인을 드라이빙하기 위한 제4 글로벌드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 연속적으로 입력되는 다수의 제1 데이터를 입력받는 제1 입력버퍼;
    상기 입력버퍼에 의해 전달되는 다수의 제1 데이터를 제1 내지 제3 데이터 입력모드에 대응하여 선택적으로 전달하기 위한 제1 데이터 선택부;
    상기 제1 데이터 선택부에 의해 전달된 다수의 데이터를 얼라인하여 출력하기 위한 제1 데이터 얼라인부;
    상기 데이터 입력모드에 대응하여 연속적으로 입력되는 다수의 제2 데이터를 입력받는 제2 입력버퍼;
    상기 제2 및 제3 데이터 입력모드에 따라 상기 제1 입력버퍼 또는 상기 제2 입력버퍼의 출력을 선택적으로 전달하기 위한 제2 데이터 선택부;
    상기 제2 데이터 선택부에 의해 전달된 다수의 데이터를 얼라인하여 출력하기 위한 제2 데이터 얼라인부;
    상기 제3 데이터 입력모드에 대응하여 연속적으로 입력되는 제3 데이터를 입력받는 제3 입력버퍼;
    상기 제3 데이터 입력모드에 따라 상기 제1 내지 제3 입력버퍼의 출력을 선 택적으로 전달하기 위한 제3 데이터 선택부;
    상기 제3 데이터 선택부에 의해 전달된 데이터를 얼라인하여 출력하기 위한 제3 데이터 얼라인부;
    상기 제3 데이터 입력모드에 따라 선택적으로 입력되는 제4 데이터를 입력받는 제4 입력버퍼;
    상기 제3 데이터 입력모드에 따라 상기 제1 내지 제3 입력버퍼의 출력을 선택적으로 전달하기 위한 제4 데이터 선택부; 및
    상기 제4 데이터 선택부에 의해 전달된 데이터를 얼라인하여 출력하기 위한 제4 데이터 얼라인부
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 입력버퍼의 출력을 상기 제2 내지 제4 데이터 선택부로 전달하기 위한 제1 배선;
    상기 제1 입력버퍼의 출력을 상기 제3 데이터 선택부로 전달하기 위한 제2 배선; 및
    상기 제2 입력버퍼의 출력을 상기 제4 데이터 선택부로 전달하기 위한 제3 배선을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 연속적으로 입력되는 제1 데이터를 입력받아 전달하기 위한 제1 입력버퍼;
    연속적으로 입력되는 제2 데이터를 입력받아 전달하기 위한 제2 입력버퍼;
    제1 및 제2 데이터 입력모드에서 상기 제1 데이터의 어드레스에 대응하여 상기 제1 입력버퍼를 통해 입력된 상기 제1 데이터를 전달하기 위한 제1 스위치수단;
    상기 제1 데이터 입력모드에서 상기 제1 데이터의 어드레스에 대응하여 상기 제1 입력버퍼를 통해 입력된 상기 제1 데이터를 전달하기 위한 제2 스위치수단;
    제2 데이터 입력모드에서 상기 제2 입력버퍼를 통해 입력된 상기 제2 데이터를 전달하기 위한 제3 스위치수단;
    상기 제1 스위치수단에서 출력되는 다수의 제1 데이터를 얼라인하기 위한 제1 얼라인수단; 및
    상기 제2 스위치수단에서 출력되는 다수의 제1 데이터 또는 상기 제3 스위치수단에서 출력되는 다수의 제2 데이터를 얼라인하기 위한 제2 얼라인수단
    를 구비하는 반도체 메모리 장치.
  12. 연속적으로 입력되는 다수의 제1 내지 제4 데이터를 각각 입력받아 전달하기 위한 제1 내지 제4 입력버퍼;
    제1 내지 제3 데이터 입력모드에서 상기 제1 데이터의 어드레스에 대응하여 상기 제1 입력버퍼를 통해 입력된 상기 제1 데이터를 전달하기 위한 제1 스위치수단;
    상기 제1 데이터 입력모드에서 상기 제1 데이터의 어드레스에 대응하여 상기 상기 제1 입력버퍼를 통해 입력된 제1 데이터를 전달하기 위한 제2 스위치수단;
    상기 제2 및 제3 데이터 입력모드에서 상기 제2 입력버퍼를 통해 입력된 상기 제2 데이터를 전달하기 위한 제3 스위치수단;
    상기 제1 데이터 입력모드에서 상기 제1 데이터의 어드레스에 대응하여 상기 제1 입력버퍼를 통해 입력된 상기 제1 데이터를 전달하기 위한 제4 스위치수단;
    상기 제2 데이터 입력모드에서 상기 제2 데이터의 어드레스에 대응하여 상기 제2 입력버퍼를 통해 입력된 상기 제2 데이터를 전달하기 위한 제5 스위치수단;
    상기 제3 데이터 입력모드에서 상기 제4 입력버퍼를 통해 입력된 상기 제3 데이터를 전달하기 위한 제6 스위치수단;
    상기 제1 스위치수단에서 출력되는 다수의 제1 데이터를 얼라인하기 위한 제1 얼라인수단;
    상기 제2 스위치수단에서 출력되는 다수의 제1 데이터 또는 상기 제3 스위치수단에서 출력되는 다수의 제2 데이터를 얼라인하기 위한 제2 얼라인수단; 및
    상기 제4 스위치수단에서 출력되는 다수의 제1 데이터, 상기 제5 스위치수단에서 출력되는 다수의 제2 데이터 또는 상기 제6 스위치수단에서 출력되는 다수의 제3 데이터를 얼라인하기 위한 제3 얼라인수단
    을 구비하는 반도체 메모리 장치.
  13. 데이터 입력모드에 대응하는 수의 데이터를 입력받는 반도체 메모리 장치에 있어서,
    연속적으로 입력되는 다수의 데이터를 입력받는 단계;
    상기 데이터에 대응하는 데이터 전달라인이 있는 곳으로 이동시키는 단계;
    상기 데이터 전달라인으로 이동된 다수의 데이터를 얼라인시키는 단계; 및
    상기 얼라인된 다수의 데이터를 데이터 저장영역에 전달하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  14. 데이터 입력모드에 따라 다수의 입력버퍼 중 선택된 것을 통해 입력된 데이터를 상기 데이터의 어드레스에 대응하여 선택적으로 전달하기 위한 다수의 스위치수단;
    상기 스위치수단을 통해 전달된 데이터를 정렬하여 전달하기 위한 다수의 정렬수단; 및
    상기 다수개의 정렬수단에 의해 정렬된 데이터를 글로벌 라인으로 전달하기 위한 다수의 글로벌드라이버를 구비하는 반도체 메모리 장치.
  15. 제14 항에 있어서,
    상기 데이터 입력모드는 X4, X8, 및 X16를 포함하고, 상기 데이터는 상기 데이터 입력모드에 따라 다수의 입력버퍼에 순차적으로 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15 항에 있어서,
    상기 입력버퍼 및 상기 정렬수단은 각각 4개씩 짝지어진 제1~제4 그룹으로 구성되며, 상기 데이터 입력모드가 X4인 경우 제1 그룹 입력버퍼를 통해 전달된 데이터들은 데이터의 어드레스에 따라 제1~4그룹 정렬수단 중 하나로 전달되고, 상기 데이터 입력모드가 X8인 경우 제1~2 그룹 입력버퍼를 통해 전달된 데이터들은 데이터의 어드레스에 따라 제1~2 및 제3~4 그룹 정렬수단 중 하나로 전달되고, 상기 데이터 입력모드가 X16인 경우 제1~4 그룹 입력버퍼를 통해 전달된 데이터들은 제1~4 그룹 정렬수단으로 전달되는 것을 특징으로 하는 반도체 메모리 장치.
KR1020060083737A 2006-08-31 2006-08-31 반도체 메모리 장치 KR100792431B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060083737A KR100792431B1 (ko) 2006-08-31 2006-08-31 반도체 메모리 장치
US11/645,987 US7502266B2 (en) 2006-08-31 2006-12-27 Semiconductor memory device
US12/366,357 US7697348B2 (en) 2006-08-31 2009-02-05 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060083737A KR100792431B1 (ko) 2006-08-31 2006-08-31 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR100792431B1 true KR100792431B1 (ko) 2008-01-10

Family

ID=39151297

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060083737A KR100792431B1 (ko) 2006-08-31 2006-08-31 반도체 메모리 장치

Country Status (2)

Country Link
US (2) US7502266B2 (ko)
KR (1) KR100792431B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100792431B1 (ko) * 2006-08-31 2008-01-10 주식회사 하이닉스반도체 반도체 메모리 장치
US8897083B1 (en) * 2012-12-14 2014-11-25 Altera Corporation Memory interface circuitry with data strobe signal sharing capabilities

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223389A (ja) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp 同期型半導体記憶装置
US5689462A (en) 1995-12-22 1997-11-18 Townsend And Townsend And Crew, Llp Parallel output buffers in memory circuits
KR20010065148A (ko) * 1999-12-29 2001-07-11 박종섭 입력 모드 선택 회로
KR20010108786A (ko) * 2000-05-31 2001-12-08 박종섭 반도체 메모리 장치에서 고속의 데이터 입력 경로
KR20030074893A (ko) * 2002-03-14 2003-09-22 주식회사 하이닉스반도체 데이터 출력 버퍼
KR20040102899A (ko) * 2003-05-30 2004-12-08 주식회사 하이닉스반도체 저전력과 고주파에 유리한 데이터 입력 제어부를 구비하는동기식 반도체 메모리 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4071904A (en) * 1977-01-03 1978-01-31 Honeywell Information Systems Inc. Current mode multiple-generating register
US5835740A (en) * 1992-06-30 1998-11-10 Discovision Associates Data pipeline system and data encoding method
US5381145A (en) * 1993-02-10 1995-01-10 Ricoh Corporation Method and apparatus for parallel decoding and encoding of data
US5878273A (en) * 1993-06-24 1999-03-02 Discovision Associates System for microprogrammable state machine in video parser disabling portion of processing stages responsive to sequence-- end token generating by token generator responsive to received data
CA2145363C (en) * 1994-03-24 1999-07-13 Anthony Mark Jones Ram interface
US5787114A (en) * 1996-01-17 1998-07-28 Lsi Logic Corporation Loop-back test system and method
US5956370A (en) * 1996-01-17 1999-09-21 Lsi Logic Corporation Wrap-back test system and method
US6205223B1 (en) * 1998-03-13 2001-03-20 Cirrus Logic, Inc. Input data format autodetection systems and methods
US6839808B2 (en) * 2001-07-06 2005-01-04 Juniper Networks, Inc. Processing cluster having multiple compute engines and shared tier one caches
KR100542712B1 (ko) * 2003-08-25 2006-01-11 주식회사 하이닉스반도체 동기형 디램의 라이트 패스 구조
JP2005092923A (ja) * 2003-09-12 2005-04-07 Renesas Technology Corp 半導体記憶装置
US7212423B2 (en) * 2004-05-31 2007-05-01 Intel Corporation Memory agent core clock aligned to lane
US7349289B2 (en) * 2005-07-08 2008-03-25 Promos Technologies Inc. Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
US7555667B1 (en) * 2006-04-07 2009-06-30 Altera Corporation Programmable logic device integrated circuit with dynamic phase alignment capabilities and shared phase-locked-loop circuitry
KR100792431B1 (ko) * 2006-08-31 2008-01-10 주식회사 하이닉스반도체 반도체 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5689462A (en) 1995-12-22 1997-11-18 Townsend And Townsend And Crew, Llp Parallel output buffers in memory circuits
JPH09223389A (ja) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp 同期型半導体記憶装置
KR20010065148A (ko) * 1999-12-29 2001-07-11 박종섭 입력 모드 선택 회로
KR20010108786A (ko) * 2000-05-31 2001-12-08 박종섭 반도체 메모리 장치에서 고속의 데이터 입력 경로
KR20030074893A (ko) * 2002-03-14 2003-09-22 주식회사 하이닉스반도체 데이터 출력 버퍼
KR20040102899A (ko) * 2003-05-30 2004-12-08 주식회사 하이닉스반도체 저전력과 고주파에 유리한 데이터 입력 제어부를 구비하는동기식 반도체 메모리 장치

Also Published As

Publication number Publication date
US20080056016A1 (en) 2008-03-06
US20090147597A1 (en) 2009-06-11
US7502266B2 (en) 2009-03-10
US7697348B2 (en) 2010-04-13

Similar Documents

Publication Publication Date Title
KR100933806B1 (ko) 반도체 메모리장치
US8369163B2 (en) Memory device for reducing programming time
KR100628550B1 (ko) 아키텍처와 로직옵션을 정합하는 방법 및 장치
US7876624B2 (en) Data input circuit and semiconductor memory device including the same
KR100792431B1 (ko) 반도체 메모리 장치
KR20160004759A (ko) 반도체 장치
US20070070712A1 (en) Data input/output multiplexer of semiconductor device
US20060023533A1 (en) Semiconductor memory device
US20090327573A1 (en) Semiconductor memory device
TWI490883B (zh) 半導體記憶裝置
KR100533977B1 (ko) 셀영역의 면적을 감소시킨 반도체 메모리 장치
CN111696595B (zh) 半导体装置
KR100518597B1 (ko) 입출력 데이터 폭을 선택적으로 변경시키는 저전력 소비형반도체 메모리 장치 및 이에 대한 데이터 입출력 방법
US7151699B2 (en) Semiconductor memory device
JP2005038511A (ja) 半導体装置
JP2009086830A (ja) メモリコントローラ
US7952386B2 (en) Data input/output multiplexer of semiconductor device
KR100759780B1 (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 입출력 방법
KR100489356B1 (ko) 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터경로 회로
KR100585117B1 (ko) 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치
KR20070036294A (ko) 메모리 장치
KR20010025799A (ko) 프리패치 방식을 적용한 반도체 메모리 장치
KR20040059983A (ko) 고속으로 데이터를 출력하기 위한 메모리 장치
KR20050057870A (ko) 동작모드에 따라 데이터 스트로브 타입을 선택적으로사용할 수 있는 반도체 메모리 장치
US20090256621A1 (en) Signal transfer circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee