KR100536393B1 - 내장된 메모리 및 메모리 내장형 셀프 테스트 장치를 포함하는 집적 회로 및 그 집적 회로를 포함하는 전자 시스템 및 시스템 레벨 테스트 방법 - Google Patents

내장된 메모리 및 메모리 내장형 셀프 테스트 장치를 포함하는 집적 회로 및 그 집적 회로를 포함하는 전자 시스템 및 시스템 레벨 테스트 방법 Download PDF

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Abstract

집적 회로의 내장된 메모리 구조를 테스팅하기 위한 프로그램 가능한 메모리 내장 셀프-테스트(BIST) 장치의 기능성은 테스트 인스트럭션이 외부 테스터로부터 제공되지 않으면 인스트럭션 저장 모듈에 로딩되는 디폴트 테스트 신호를 생성함으로써, 그것들을 포함하는 집적 회로 및 보드가 더 큰 시스템에서 대체된 이후에 시스템의 동작성을 확실히 하기 위하여 시스템 레벨 테스팅으로 확장된다. BIST 장치의 추가적인 유용성은 칩 스페이스 유용성의 효율을 증가시키고 시스템 레벨 테스트를 향상시킨다. 칩 제조 및/또는 보드 조립 동안에 외부 테스터로부터 테스트 인스트럭션을 로딩하는 것은 영향받지 않는다.

Description

내장된 메모리 및 메모리 내장형 셀프 테스트 장치를 포함하는 집적 회로 및 그 집적 회로를 포함하는 전자 시스템 및 시스템 레벨 테스트 방법{SYSTEM INITIALIZATION OF MICROCODE-BASED MEMORY BUILT-IN SELF-TEST}
본 발명은 일반적으로 메모리 구조를 포함하는 집적 회로 장치 및 이러한 집적 회로를 포함하는 시스템에 관한 것이고, 보다 세부적으로는, 메모리 내장형 셀프 테스트(BIST;built-in self-test) 장치를 시스템 테스팅까지 확장하는 것에 관한 것이다.
집적 회로의 집적 밀도의 증가는 단일 반도체 칩 상에 포함될 수 있는 회로의 성능 및 기능성을 상당히 증가시켜 왔다. 물론, 증가된 기능성은 증가된 회로 복잡도를 요구하는데, 현재 기술 상태에서, 가산기, 프로세서, 로직 어레이, 버퍼, 디코더 레벨 컨버터 등과 같은 많은 기능적으로 구별되는 영역이 단일 칩 상에 포함될 수 있다. 이러한 기능적으로 구별되는 영역은 종종 서로 다른 클럭 속도 및 심지어 서로 다른 전압에서 동작하도록 설계되는데, 일반적으로 동기화된 방식으로 서로 통신하는 것이 요구된다.
저장 장치의 설계 및 그 제조를 위한 프로세스는 상당히 정교화되어 왔고, 제조를 위한 아주 낮은 프로세스 비용 및 아주 작은 메모리 셀 영역을 가져왔다. 그러므로, 단일의 칩 상에 디지털 신호 프로세싱 회로와 함께 상대적으로 다수의 저장 셀을 형성하는 것이 현재 유용하다. 게다가, 칩 상의 기능적 구성요소 간의 통신을 위한 다중-포트 메모리의 사용은 극히 빠르고 효율적이라 입증되어서 상대적으로 광범위하게 사용되어 왔다. 이러한 메모리는 집적 회로 칩 상에 저장 기능이 아닌 다른 기능을 가지는 회로가 포함될 때 일반적으로 내장 메모리라 불린다.
그러나, 특히 데이터를 용량성적으로 저장하는 동적 타입의 메모리 셀은 상대적으로 민감한 장치이고, 제조되는 동안 또는 서비스 상태 후의 데미지 또는 열화(deterioration)에 민감할 수 있다. 이러한 장치가 기능적 영역 또는 구성요소 간의 통신 및 데이터 전송을 위해 사용되면, 저장 장치의 신뢰도는 전체 칩의 적절한 동작에 있어 극도로 중요하다. 그러므로, 제조, 보드 조립의 상이한 단에서 그리고 시스템 동작 동안에 저장 셀을 테스트하는 것이 바람직하다. 이러한 테스트는 메모리 구조의 동작 능력을 확실히하기 위하여 주기적으로 또는 칩의 파워-업과 같은 어떤 시스템 동작 상태에서 수행된다. 함께 동작하는 시스템의 다양한 기능요소의 광범위한 테스팅을 제공하는 것 또한 바람직하다. 이러한 테스트들은 일반적으로 시스템 레벨 테스트라 일컫어지나, 아래에서 설명될 바와 같이, 프로그램 가능한 메모리 BIST 장치에 의해서는 일반적으로 수행될 수 없다.
그러나, 시스템 실패(system failures)는 외부 요소, 작은 제조 불완전성(minor manufacturing imperfections) 및/또는 재료의 에이징(aging)에 의해 야기되는 데미지에 기인할 수 있다. 외부 요소로부터의 데미지는 그 사용 가능한 수명 동안의 어느 시점에서도 전자 시스템 또는 그 어느 일부의 정확한 기능에 영향을 줄 수 있다. 그러나, 작은 제조 불완전성은 시스템 동작의 초기 단에서 시스템 실패의 주된 원인인데, 이에 반하여 에이징은 시스템의 수명 시간의 더 뒤의 단에서 시스템 실패의 주된 원인이다. 뱅킹 및 의료 애플리케이션과 같이 높은 신뢰도 및 가용성을 필요로 하는 애플리케이션에 있어서, 시스템 모듈의 주기적 테스팅을 수행하는 것이 필수적이다.
메모리 장치는 시스템 또는 그 각각의 구성요소의 중요한 경로에 있으므로, 그 설계는 중요한 경로 내의 메모리가 그 주변 로직보다 여러 배 빠르게 동작하는 것을 보장하도록 지시되며, 고밀도(dense) 제조 및 새로운 기술을 사용하는 적극적(aggresive) 설계를 통하여 실현된다. 이러한 요소들은 내장 메모리가 작은 제조 불완전성 및 에이징에 기인하는 실패에 보다 더 영향받기 쉽게 할 수 있어서, 제조 레벨 및 보드 레벨 테스팅에 더하여 서비스에 배치된 후에도 주기적으로 테스팅되어야 한다.
더 나아가, 시스템 레벨 테스트는 제조 레벨 및 보드 레벨 테스트를 위해 사용되는 하드웨어와 독립적인 정교한 하드웨어에 의해 수행될 수 있다. 그러나, 이러한 경우에, 일반적으로 내장형 셀프-테스트 장치로 제공되는 제조 레벨 및 보드 레벨 테스팅에 제공되는 하드웨어는 시스템이 서비스에 배치된 이후에 아무런 기능도 가지지 않는 반면에, 시스템 레벨 테스팅을 위해 제공되는 추가 하드웨어는 모든 유형의 테스팅을 위해 하드웨어 오버헤드를 증가시킬 것이다.
그러나, 테스팅을 위한 내장된 메모리로의 액세스는 종종 어려운데, 특히, 칩 공간 및 외부 접속부를 중요하게 여기는 곳에서 어렵다. 이러한 이유로, 칩 그 자체 상에 셀프-테스트 회로를 형성하는 것이 바람직하다. 상당한 유형의 이러한 장치들이 알려져 있으며, 일반적으로 메모리 내장형 셀프 테스트(BIST;built-in self-test) 회로 또는 엔진이라 일컫어진다. 어떤 형태의 BIST 회로는 테스팅 프로세스를 가속화하기 위하여, 테스트 시퀀스가 테스트 프로시저의 결과에 기초하여 동적으로 수정될 수 있게 개발되어 왔다. BIST 장치에 효율적으로 할당될 수 있는 칩 공간의 양은 매우 제한되며, 일반적으로 테스팅될 저장 장치 영역의 2%로 제한된다.
또한, 이러한 영역은, 코딩된 디지털 신호 ― 이와 함께 내장된 메모리가 셀프-테스트 동작 동안에 실행됨 ― 를 생성하기 위한 ROM(read-only-memory)과 같은 인스트럭션 또는 신호 소스를 위한 공간 및 통상적으로 디코더를 포함해야 한다. 현재 상태의 기술 수준에 의하면, 이러한 칩 영역 제약 내에서 BIST 장치를 유지하는 것은 특히 메모리 구조가 복잡하고, 메모리를 적절히 테스트하기 위해 그리고/또는 셀프-테스트의 과정에서의 평가를 위한 메모리로부터의 신호를 캡쳐하기 위해 확장된 수의 신호 시퀀스가 요구되는 주요한 문제를 나타낸다.
심지어 칩 영역이 테스팅될 메모리의 영역 중 작은 부분으로 제한되면, 칩 공간은 BIST 장치가 칩의 다른 기능에서 사용되지 않기 때문에 비효율적으로 사용될 것이라 여겨진다. 그러나, BIST 장치의 사용은 내장 메모리의 테스트를 위해 필요한 신호 라인을 액세스하기 위한 유일한 실용 기술일 수 있다. 따라서, 테스트 결과에 응답하여 테스트 프로시저를 변경할 수 있는 프로그램 가능한 메모리 BIST 아키텍쳐를 포함하는 BIST 아키텍쳐가 개발되어 왔다. 또한, 프로그램 가능한 BIST 아키텍쳐는 상당한 하드웨어 변경 및 연관된 설계 비용 없이 상이한 메모리 구조에 대해 요구될 수 있는 상이한 메모리 테스트 신호 패턴을 수용할 수 있다.
프로그램 가능한 메모리 BIST 장치는 관심이 있는 특정 메모리 구조를 완전히 사용하고 테스트하기 위해 필요한 신호를 생성하기 위하여 프로그램 가능한 메모리 BIST 제어기 또는 다른 구성요소들을 포함하기도 한다. 프로그램 가능한 메모리 BIST 제어기는 각 인스트럭션을 위한 하나 이상의 다중-비트 신호(예를 들면, 다중-비트 데이터, 어드레스 및 제어 신호)를 개발할 마이크로코드형 제어기 및 인스트럭션 디코드 모듈을 일반적으로 포함한다.
프로그램 가능한 메모리 BIST 제어기에 의해 지원되는 인스트럭션은 테스트될 특정 내장 메모리에 적합한 메모리 테스트 알고리즘을 설명하거나 구성하고, 바람직하게는 (또는 개념적으로는) 마이크로코드형 제어기 내의 인스트럭션 저장 모듈에서 저장된다. 인스트럭션 저장 모듈은 EEPROM 또는 레지스터 파일과 같은 ROM(read-only-memory)을 포함하나 이에 국한되지 않는 다양한 유형 중 어느 것일 수 있다. (가령, 저장이 비휘발성인) 전자의 경우에, 테스트 인스트럭션의 로딩이 반드시 필요하지는 않으나 가능하지 않을 수 있다. 또한, ROM 및 작은 RAM 모듈은 시스템의 전체 테스팅을 복잡하게 한다.
그러므로, 테스트 인스트럭션의 저장을 위한 레지스터 파일의 사용이 일반적으로 바람직하다. 이러한 경우에, 특정의 원하는 테스트를 위한 인스트럭션이 외부 테스터에 의한 테스트 프로세스 동안에 로딩된다. (테스트 프로시저를 처리하기 위해 외부 테스터가 요구될 수 있으나, BIST는 다르게 액세스하는 것이 유용하지 않는 메모리 구조의 특정 접속부를 액세스할 수 있다.)
제조 레벨 테스트에서 (가령, 칩 제조 및 패키징 동안에) 테스트 알고리즘을 나타내는 지원 인스트럭션이 위에서 설명한 바와 같이 외부 테스터로부터 입력된다. 레지스터 파일에서의 기억 소자가 스캔될 수 있다면, 로딩 프로세스는 채택되어 온 그리고/또는 편리할 수 있는 임의의 스캔 프로토콜을 사용하여 직렬로 수행된다. IEEE 1149.1 표준에 따른 보드 레벨 테스팅에서, 레지스터 파일은 테스트 데이터 레지스터로 정의되고, 인스트럭션 레지스터에 적당한 IEEE 1149.1 인스트럭션을 로딩함으로써 액세스된다. 테스트 액세스 포트(TAP) 제어기가 SHIFT-DR 상태인 동안, 메모리 테스트 인스트럭션이 외부 테스터를 사용하여 로딩된다.
그러나, 그 인스트럭션 저장 모듈로 레지스터 파일을 사용하는 BIST 모듈은 시스템 레벨 테스트를 위해 사용될 수 없다. 이는 테스트 알고리즘을 나타내는 인스트럭션 세트로 레지스터 파일이 초기화될 필요가 있다는 사실에 기인한다. 그러므로, BIST 장치는 이러한 초기화 및 테스트 알고리즘의 소스의 외부 제어가 사용 가능한 하위 레벨 테스트에서 사용하도록 제한되어서 위에서 암시한 바와 같이, BIST 장치가 칩 및 그것을 포함하는 보드의 기능성을 보증하기 위해 실질적으로 필수적일지라도 칩 공간의 유용성에서 실질적으로 비효율성을 나타낸다.
발명의 개요
본 발명은 제 1 측면에서는, 이에 따라, 내장 메모리 그리고 외부 테스터로부터 제공되는 테스트 인스트럭션을 수신하는 수단을 포함하는 테스트 인스트럭션 저장 수단과, 디폴트 테스트 인스트럭션을 생성하는 수단 및 상기 테스트 인스트럭션 저장 수단에 상기 디폴트 테스트 인스트럭션을 제공하는 수단을 포함하는 내장 셀프-테스트 장치를 포함하는 집적 회로를 제공한다.
바람직하게, 상기 디폴트 테스트 인스트럭션 생성 수단은 초기화 저장 수단을 포함한다.
바람직하게, 초기화 저장 수단은 저장 초기화 모듈이다.
바람직하게, 제 1 측면의 집적 회로는 외부 테스터로부터의 테스트 인스트럭션의 부재에 응답하는 상기 디폴트 테스트 인스트럭션 생성 수단을 활성화하기 위한 수단을 더 포함한다.
바람직하게, 1 측면의 집적 회로는 테스트 연산 제어 수단을 추가적으로 포함하되, 상기 테스트 연산 제어 수단은 인스트럭션 저장 제어기에 제어 신호를 제공하는 수단을 포함하고, 상기 테스트 인스트럭션 저장 수단을 더 포함한다.
바람직하게, 제 1 측면의 집적 회로는 상기 제어 신호가 상기 인스트럭션 저장 제어기에 제공될 때만 상기 디폴트 테스트 인스트럭션 생성 수단을 활성화하는 수단을 추가적으로 포함한다.
바람직하게는, 상기 디폴트 테스트 인스트럭션 생성 수단은 상기 디폴트 테스트 인스트럭션을 저장하기 위한 메모리를 포함한다.
제 2 측면에서, 본 발명은 제 1 측면에 따른 집적 회로를 포함하는 전자 시스템을 제공한다.
제 3 측면에서, 본 발명은 그 안에서, 제조 레벨 및 보드 레벨 테스팅을 수행하고 테스트 알고리즘을 저장하는 수단을 포함하는 메모리 내장형 셀프 테스트(BIST;built-in self-test) 장치를 구비하는 집적 회로를 포함하는 전자 시스템에서 시스템 레벨 테스트를 수행하는 방법을 제공하며, 상기 방법은 상기 BIST 장치로부터 시스템 레벨 테스트 알고리즘을 제공하는 단계와, 상기 BIST 장치에서 상기 테스트 알고리즘 저장 수단에 상기 시스템 레벨 테스트 알고리즘을 전달하는 단계와, 상기 시스템 레벨 테스트 알고리즘을 사용하여 상기 BIST 장치를 동작시키는 단계를 포함한다.
그래서, 본 발명의 실시예는 프로그램 가능한 메모리 BIST 장치의 발전을 가져오고, 그 사용이 시스템 레벨 테스트로 확장된다.
본 발명의 실시예는 BIST 장치를 위한 칩 공간 사용 효율성의 향상을 제공한다.
본 발명의 실시예는 외부 테스터에 의해 제공되지 않으면 원하는 테스트 인스트럭션의 디폴트 세트를 로딩하기 위해 프로그램 가능한 메모리 BIST 장치를 위한 디폴트 초기화 기능을 제공한다.
바람직하게, 집적 회로 및 집적 회로를 포함하는 전자 시스템이 제공되며, 외부 테스터로부터 제공되는 테스트 인스트럭션을 수신하는 장치를 포함하는 테스트 인스트럭션 저장 장치와, 디폴트 테스트 인스트럭션 생성 장치 및 테스트 인스트럭션 저장 장치에 디폴트 테스트 인스트럭션을 제공하는 장치를 포함한다.
추가적으로 바람직하게는, 전자 시스템의 시스템 레벨 테스팅을 수행하는 방법이 제공되되, 내장 셀프-테스트 장치에 시스템 레벨 테스트 알고리즘을 제공하는 단계와, 테스트 알고리즘을 저장하는 장치에 시스템 레벨 테스트 알고리즘을 전달하는 단계 및 시스템 레벨 테스트 알고리즘을 사용하여 내장 셀프-테스트 장치를 작동시키는 단계를 포함한다.
본 발명의 바람직한 실시예는 이제 단지 예로서만, 첨부하는 도면들을 참조하여 설명될 것이다.
도 1은 프로그램 가능한 메모리 BIST 장치의 예시적인 구조의 하이-레벨 블록도이다.
도 2는 제조 레벨 및 보드 레벨 테스팅을 위한 초기화를 도시하는 순서도이다.
도 3은 프로그램 가능한 메모리 BIST 구조의 일반화된 개요를 도시하는 하이-레벨 블록도이다.
도 4는 도 1 또는 도 3에 도시되어 있는 것과 같은 프로그램 가능한 메모리 BIST 구조를 위한 본 발명의 바람직한 실시예에 따른 마이크로코드형 제어기의 하이 레벨 블록도이다.
도 5는 도 2의 능력 위의 추가적인 능력으로 본 발명의 바람직한 실시예의 동작을 도시하는 순서도이다.
이제 도면, 특히 도 1을 참조하면, 프로그램 가능한 메모리 BIST 모듈의 예시적인 아키텍쳐의 하이-레벨 블록도가 도시되어 있다. 이러한 아키텍쳐의 중심은 (모두 도 3에 도시되어 있는) 마이크로코드형 제어기(100)와, 인스트럭션 저장 모듈(30)과 인스트럭션 디코드 모듈(20)을 바람직하게 포함하는 프로그램 가능한 메모리 BIST 제어기(10)이다.
인스트럭션 디코드 모듈은 이와 함께 테스트 중인 메모리가 사용될 데이터(40), 어드레스(50) 및 제어(60) 신호 생성기를 포함하는 디지털 신호의 생성을 생성하거나 제어한다. 일반적으로, 테스팅될 메모리 부분(70)의 선택과, 테스트 인스트럭션이 로딩될 수 있고, 분석을 위해 테스트 중인 메모리로부터 테스트 신호에 대한 응답이 검색되는 포트(80)의 선택이 제공되는 것도 바람직하다. 양-방향 통신은 제어기에 의한 제어 및 각각의 생성기 및 선택기의 상태 보고와 다음 인스트럭션 호출을 나타내기 위해 제어기(10)와, 생성기 및 선택기(40~80) 사이에 도시된다. 메모리로의 단방향 통신은 BIST 장치가 원칙적으로 관심 있는 메모리 구조의 사용과 관련된다는 것을 나타내나, 테스트 프로시저에 응답하는 메모리로부터 신호 검색을 위한 수단이 BIST 장치 내에 제공될 수 있으며, 이러한 장치들은 일반적으로 당업자들이 잘 알고 있으므로, 더 논의될 필요가 없다.
제조 레벨 및 보드 레벨 테스트의 개발 및 초기화는 도 2에 도시되어 있다. 프로세스는, 위에서 언급한 기능 요소 간의 통신과 같은 칩의 특정 기능을 수용하도록 설계되어야 하는 내장 메모리를 포함하는 집적 회로의 설계 과정에서 시작된다(110). 메모리 구조를, 이전에 적합한 테스트가 이루어지지 않은 새로운 설계로 가정하면, 단계(115)에서 나타나 있는 메모리 테스트 알고리즘은 일반적으로 메모리 구조가 제공하도록 제어되어야 하는 많은 작용의 설명으로 접근된다. 그 후, 이러한 작용 세트는 단계(120)에 나타낸 바와 같이, 이러한 작용들이 실행되게 하는 메모리 구조에 적용될 신호의 생성을 가져올 지원된 인스트럭션의 리스트로 컴파일된다.
일반적으로는, 제조 또는 조립 동안의 서로 다른 지점에서 칩 및/또는 보드의 기능성을 테스트하기 위해 여러 가지 테스트가 개발될 것이다. 모든 또는 다수의 이들 테스트 알고리즘은 제조 프로세스 또는 라인의 일부로 사용되는 외부 테스트 장치의 메모리에 상주하고, 특정 애플리케이션에 편리하거나 적당하게 조작자의 의지로 또는 자동으로 선택될 수 있다. 특정 테스트 프로시저가 선택되면, 단계(125)에서 테스트 프로시저의 유형이 제조 레벨 또는 보드 레벨 테스트 타입 중 하나로 결정된다.
(본 명세서에서 가정된 바와 같이) 테스트가 제조 레벨 유형이고, BIST 장치의 인스트럭션 저장 모듈이 레지스터 파일 유형이며 스캔 가능하다면, 단계(135)에서 나타낸 인스트럭션의 스캔 로딩 가능한 비트 스트링은 단계(130)에서 생성되고, 스캔 입력에 적용된다. 그 후, 적당한 수의 스캔 클럭을 프로그램 가능한 메모리 BIST 제어기(10)에 인가하여 비트 스트링을 인스트럭션 저장 모듈(30) 내로 로딩함으로서 인스트럭션으로서 로딩된다.
다른 측면에서, 테스트가 보드 레벨 유형이라면, 단계(145)에 표시되는 바와 같이, IEEE 1149.1 표준에 따른 비트 스트링이 생성되고, 단계(150)에 표시되는 바와 같이, 적당한 수의 클럭 싸이클을 적용하는 것에 의한 인스트럭션으로 IEEE 1149.1 인스트럭션이 인스트럭션 저장 모듈 내로 로딩된다. 그 후, 단계(155)에 표시되는 바와 같이, 테스트 데이터 인터페이스(TDI)에 비트 스트링이 인가되고, 단계(160)에 표시되는 바와 같이, 테스트 액세스 포트(TAP) 제어기는 SHIFT-DR 상태로 설정되고, 단계(160)에 표시되는 바와 같이, 적당한 수의 클럭 싸이클이 비트 스트링을 인스트럭션 저장 모듈(30) 내로 전송하도록 적용된다.
위에서 설명했듯이, 제조 및 보드-레벨 조립 테스트 모두에서, 선택된 메모리 테스트 알고리즘을 나타내는 비트 스트링은 외부 테스터의 버퍼에 먼저 로딩된다. 적당한 스캔 프로토콜을 사용함으로써, 외부 테스터는 인스트럭션 저장 모듈에 이러한 비트 스트링을 로딩한다. 그러므로, 프로그램 가능한 메모리 BIST는 외부 테스터 이용 가능성에 의존하므로, 본 발명의 실시예의 부재시, 테스트 알고리즘을 나타내는 비트 스트링으로 프로그래밍 가능한 메모리 BIST를 초기화하는 데 외부 테스트가 이용될 수 없는 시스템 레벨 테스트를 위해서는 사용될 수 없다.
이제 도 3 및 도 4를 참조하면, 시스템 레벨 테스팅을 위해서도 사용 가능한 프로그램 가능한 메모리 BIST 장치의 아키텍쳐가 이제 설명될 것이다. 도 1에 도시된 프로그램 가능한 메모리 BIST 아키텍쳐, 특히, 프로그램 가능한 메모리 BIST 제어기의 아키텍쳐도 도 3에 도시되어 있는 바와 같이, 1차적으로 마이크로코드형 제어기(100) 및 인스트럭션 디코드 모델을 포함하는 것으로 개념화될 수 있다. 제어기(100)는 인스트럭션 디코더 모듈(20)에 인스트럭션을 제공하고, 그로부터 상태 신호를 수신하며, 이어서 인스트럭션 리퀘스트를 수신한다. 인스트럭션 디코드 모듈은 테스트 중인 메모리 구조에 테스트 신호 패턴 및 시퀀스를 공급하는 특정 신호 생성기 및/또는 레지스터와 통신한다. 마이크로코드형 제어기(100)는 또한 외부 테스터 또는 파워-업 상태 탐지기와 같은 연관 회로로부터 테스터 초기화를 위한 테스트 인스트럭션, 상태 신호 및 제어 신호를 수신한다.
도 4에 관하여 위에서 설명한 바와 같이, 제어기(100)는 인스트럭션 저장 모듈(30) 및 본 발명의 바람직한 실시예에 따라, 위에서 언급된 외부 테스터 또는 다른 연관된 회로로부터 테스트 인스트럭션과 제어 및 상태 신호를 수신하는 인스트럭션 저장 제어기(200)도 포함한다. 더 나아가, 본 발명의 바람직한 실시예에 따르면, 초기화 저장 모듈(210)은 인스트럭션 저장 제어기(200)로의 입력으로도 제공된다.
인스트럭션 저장 제어기(200)의 주요 기능은 테스트 프로시저가 호출되나, 외부 테스터로부터 테스트 인스트럭션이 가능하지 않으면, 초기화 저장 모듈(210)에 활성화 신호(220)를 제공하는 것이다. 이러한 활성화 신호(220)의 수신시, 초기화 저장 모듈은 디폴트 테스트 인스트럭션 및 (가령, 판독의 완료를 나타내는) 상태 신호를 저장 제어기(200)에 제공한다. 클럭 신호는 원하나, 이와 반대로 사용 가능하지 않다면 초기화 저장 모듈에 의해 제공될 수도 있다.
초기화 저장 모듈(210)에 저장되는 디폴트 테스트 인스트럭션이 시스템 레벨 테스트로 경로 지정되는 것이 바람직하나, 이러한 애플리케이션에 국한될 필요는 없다. 즉, 어떤 원하는 테스트도 저장될 수 있고, 메모리 BIST 제어기(10)의 인스트럭션 저장 모듈(30)에 저장하기 위하여 디폴트 테스트로 제공될 수 있는데 이로부터 테스트 프로시저가 정상적인 방식으로 실행할 수 있다. 더 나아가, 제조 레벨 유형 또는 보드 레벨 유형 중 하나의 특정 테스트를 위한 인스트럭션을 로딩하기 위한 설비는 도 4로부터 특히 명백한 바와 같이, 초기화 저장 모듈(210)로부터 인스트럭션 저장 모듈(30)로의 디폴트 테스트 인스트럭션의 전달 덕택에 프로그램 가능한 메모리 BIST 제어기 내에 본 발명의 바람직한 실시예를 포함하는 것에 의해서는 영향받지 않는다.
도 5는 본 발명의 바람직한 실시예에 따른 초기화의 동작을 도시한다. 단계(125')를 제외하고, 단계(110 내지 165)는 도 2에 도시되고 위에서 설명된 것과 동일하다. 그러나 도 5에 도시되어 있는 본 발명의 바람직한 실시예에서, 테스트 유형의 결정의 세 개의 가능성 즉, 제조 레벨, 보드 레벨 및 시스템 레벨 간에 차이를 나타낸다.
본 발명의 바람직한 실시예에서, 시스템 레벨 테스트는 외부 테스터로부터 인스트럭션의 부재에 의해 구분될 수 있다. 그러나, 테스트 명령 또는 특정 테스트 명령의 소스의 구분과 같은 다른 방법들은 그 자체가 사용될 수 있고, 하나 이상의 이러한 초기화 저장 모듈이 제공된다면 선택된 초기화 저장 모듈(210)로부터 인스트럭션의 전달을 호출할 수 있다. 디폴트로 선택적으로 공급될 수 있는 테스트의 유형의 수에 관한 제약은 단지 쉽게 구분될 수 있는 조건의 수 그리고 외부 테스터가 쉽게 사용될 수 없는 상이한 시스템 또는 다른 레벨 테스트를 위한 인스트럭션의 생성을 위한 저장소 등의 하드웨어에 효율적으로 할당되는 것으로 여겨질 수 있는 칩 영역의 양이다.
테스트가 호출되고, 테스트 인스트럭션이 외부 테스터로부터 사용 가능하지 않다고 판단되면, 초기화 저장 모듈은 위에서 언급되고, 도 5의 단계(310)에 나타나 있듯이 신호(220)에 의해 활성된다. 활성되면, 도 5의 단계(320)에 나타나 있듯이, 초기화 저장 모듈(20)은 디폴트 테스트 인스트럭션을 생성하고, 프로그램 가능한 메모리 BIST 제어기(10)의 인스트럭션 저장 모듈(30)에 로딩한다. 그러나, 테스트 인스트럭션이 사실상 사용 가능하면, 인스트럭션 저장 모듈은 활성되지 않고, 보드 레벨 또는 제조 레벨 테스트 인스트럭션이 정상적인 방식으로 로딩된다.
앞선 관점에서, 본 발명의 바람직한 실시예는 메모리 내장형 셀프 테스트(BIST;built-in self-test) 장치를 위한 추가적인 유용성 및 기능성을 제공해서, 칩 공간 사용 및 할당의 효율을 향상시킨다. 본 발명의 바람직한 실시예는 프로그램 가능한 메모리 BIST 장치의 프로그래밍의 완전한 유연성을 허용하며, 내장 메모리를 구비하는 칩 및/또는 이러한 칩을 구비하는 보드가 서비스에서 배치된 이후에, 추가적인 원하는 테스팅이 시스템 레벨 테스트와 같은 외부 테스터와 독립적으로 수행될 수 있게 한다.

Claims (10)

  1. 내장된 메모리 및 내장형 셀프 테스트(built-in self-test) 장치를 포함하는 집적 회로에 있어서,
    테스트 인스트럭션을 저장하고, 외부 테스터로부터 제공되는 테스트 인스트럭션을 수신하여 이를 기초로 제조 레벨 또는 보드 레벨 테스팅과 시스템 레벨 테스팅 사이를 구분하는 수단과,
    상기 외부 테스터에 의해 상기 테스트 인스트럭션이 제공되지 않을 때, 시스템 레벨 테스팅을 수행하기 위하여 디폴트 테스트 인스트럭션을 생성하는 수단과,
    상기 테스트 인스트럭션을 저장하는 수단에 시스템 레벨 테스팅을 수행하기 위하여 상기 디폴트 테스트 인스트럭션을 제공하는 수단을 포함하되,
    싱기 디폴트 테스트 인스트럭션을 생성하는 수단은 상기 외부 테스터로부터 상기 테스트 인스트럭션이 제공되지 않는 경우, 상기 테스트 인스트럭션을 저장하는 수단을 초기화하는 신호를 제공하는 초기화 저장 수단을 포함하는
    시스템 레벨 테스팅이 가능한 집적 회로.
  2. 제 1 항에 있어서,
    상기 초기화 저장 수단이 저장 초기화 모듈인
    시스템 레벨 테스팅이 가능한 집적 회로.
  3. 제 1 항에 있어서,
    상기 외부 테스터로부터의 상기 테스트 인스트럭션이 없는 경우 상기 디폴트 테스트 인스트럭션을 생성하는 수단을 활성화하는 수단을 더 포함하는
    시스템 레벨 테스팅이 가능한 집적 회로.
  4. 제 1 항에 있어서,
    상기 테스트 인스트럭션을 저장하는 수단을 초기화하는 신호를 제공하는 인스트럭션 저장 제어기에 제어 신호를 공급하는 수단을 포함하는 테스트 연산을 제어하는 수단을 더 포함하는
    시스템 레벨 테스팅이 가능한 집적 회로.
  5. 제 4 항에 있어서,
    상기 제어 신호가 상기 인스트럭션 저장 제어기에 공급될 때만 상기 디폴트 테스트 인스트럭션을 생성하는 수단을 활성화하는 수단을 더 포함하는
    시스템 레벨 테스팅이 가능한 집적 회로.
  6. 제 4 항에 있어서,
    상기 외부 테스터로부터 제공되는 상기 테스트 인스트럭션이 존재할 때, 상기 제어 신호는 상기 제어 신호를 공급하는 수단에 의해 상기 외부 테스터로부터 상기 인스트럭션 저장 제어기로 공급되는
    시스템 레벨 테스팅이 가능한 집적 회로.
  7. 제 4 항에 있어서,
    상기 외부 테스터로부터 제공되는 상기 테스트 인스트럭션이 존재하지 않을 때, 상기 제어 신호는 상기 제어 신호를 공급하는 수단에 의해 상기 디폴트 테스트 인스트럭션을 공급하는 수단으로부터 상기 인스트럭션 저장 제어기로 공급되는
    시스템 레벨 테스팅이 가능한 집적 회로.
  8. 제 1 항에 있어서,
    상기 디폴트 테스트 인스트럭션을 생성하는 수단은 상기 디폴트 테스트 인스트럭션을 저장하기 위한 메모리를 포함하는
    시스템 레벨 테스팅이 가능한 집적 회로.
  9. 제 1 항 내지 제 8 항 중의 어느 한 항에 따른 시스템 레벨 테스팅이 가능한 집적 회로를 포함하는 전자 시스템.
  10. 제조 레벨 또는 보드 레벨 테스팅을 수행하기 위한 내장형 셀프-테스트(BIST;built-in self-test) 장치를 내부에 구비하는 집적 회로와, 테스트 알고리즘을 저장하는 수단을 포함하는 전자 시스템에 대해 시스템 레벨 테스트를 수행하는 방법에 있어서,
    테스트 명령의 소스를 구분하는 단계와,
    외부 테스터로부터의 인스트럭션이 없는 경우, 상기 BIST 장치로부터 시스템 레벨 테스트 알고리즘을 제공하는 단계와,
    상기 BIST 장치 내에 있는 상기 테스트 알고리즘을 저장하는 수단에 상기 시스템 레벨 테스트 알고리즘을 전달하는 단계와,
    상기 시스템 레벨 테스트 알고리즘을 사용하여 상기 BIST 장치를 동작시키는 단계를 포함하는
    시스템 레벨 테스팅이 가능한 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1343174B1 (en) * 2002-03-04 2011-05-04 Synopsys, Inc. Programmable test for memories
US7096393B2 (en) * 2002-12-20 2006-08-22 Sun Microsystems, Inc. Built-in self-test (BIST) of memory interconnect
US7062694B2 (en) * 2003-02-07 2006-06-13 Sun Microsystems, Inc. Concurrently programmable dynamic memory built-in self-test (BIST)
US7392442B2 (en) 2003-03-20 2008-06-24 Qualcomm Incorporated Built-in self-test (BIST) architecture having distributed interpretation and generalized command protocol
US7184915B2 (en) * 2003-03-20 2007-02-27 Qualcomm, Incorporated Tiered built-in self-test (BIST) architecture for testing distributed memory modules
DE10334801B3 (de) * 2003-07-30 2005-01-27 Infineon Technologies Ag Halbleiterschaltung und Verfahren zum Testen, Überwachen und applikationsnahen Einstellen einer Halbleiterschaltung
US20050149785A1 (en) * 2003-12-19 2005-07-07 Hassan Mohamed A. Apparatus and method for testing a flash memory unit using stress voltages
US20050138497A1 (en) * 2003-12-19 2005-06-23 Hassan Mohamed A. Apparatus and method for testing a flash memory unit
US20050149786A1 (en) * 2003-12-19 2005-07-07 Hassan Mohamed A. Apparatus and method for determining threshold voltages in a flash memory unit
US7533309B2 (en) 2004-02-26 2009-05-12 Nilanjan Mukherjee Testing memories using algorithm selection
WO2006055862A2 (en) * 2004-11-18 2006-05-26 Mentor Graphics Corporation Programmable memory built-in-self-test (mbist) method and apparatus
FR2879337A1 (fr) * 2004-12-15 2006-06-16 St Microelectronics Sa Circuit memoire, tel que dram, comportant un mecanisme correcteur d'erreur
US7716542B2 (en) * 2007-11-13 2010-05-11 Faraday Technology Corp. Programmable memory built-in self-test circuit and clock switching circuit thereof
US8570077B2 (en) * 2010-12-17 2013-10-29 Qualcomm Incorporated Methods and implementation of low-power power-on control circuits
CN102736013B (zh) * 2011-04-12 2015-08-05 安凯(广州)微电子技术有限公司 一种SoC芯片的空闲状态测试方法、***及测试装置
US8677196B1 (en) 2011-06-20 2014-03-18 Cadence Design Systems, Inc. Low cost production testing for memory
JP6072437B2 (ja) 2012-06-06 2017-02-01 ルネサスエレクトロニクス株式会社 半導体集積回路及びその設計方法
US9310426B2 (en) 2012-09-25 2016-04-12 Globalfoundries Inc. On-going reliability monitoring of integrated circuit chips in the field
US9009550B2 (en) * 2012-12-10 2015-04-14 Texas Instruments Incorporated pBIST engine with distributed data logging
US20140258780A1 (en) * 2013-03-05 2014-09-11 Micron Technology, Inc. Memory controllers including test mode engines and methods for repair of memory over busses used during normal operation of the memory
WO2015010164A1 (en) 2013-07-22 2015-01-29 National Ict Australia Limited Enhancing vision for a vision impaired user
CN103454575B (zh) * 2013-09-06 2016-03-09 福州瑞芯微电子股份有限公司 用于实现pcba板测试的***、pcba板及方法
US10146607B2 (en) * 2013-11-26 2018-12-04 Anunta Technology Management Services Ltd. Troubleshooting of cloud-based application delivery
CN103744824B (zh) * 2013-12-18 2016-09-07 乐视致新电子科技（天津）有限公司 一种出厂测试方法和测试***
US9946620B2 (en) 2015-02-03 2018-04-17 Invecas, Inc. Memory built-in self test system
US10509074B2 (en) 2018-02-22 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical testing apparatus for spintronics devices
DE112019005121T5 (de) 2018-10-10 2021-06-24 Nvidia Corporation Testsysteme zum ausführen von selbsttests in eingesetzten automobilen plattformen
US11373726B2 (en) * 2019-04-03 2022-06-28 Texas Instruments Incorporated Management of multiple memory in-field self-repair options

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155819A (en) 1987-11-03 1992-10-13 Lsi Logic Corporation Flexible ASIC microcomputer permitting the modular modification of dedicated functions and macroinstructions
US5633812A (en) * 1992-09-29 1997-05-27 International Business Machines Corporation Fault simulation of testing for board circuit failures
US5617531A (en) * 1993-11-02 1997-04-01 Motorola, Inc. Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor
US5586327A (en) 1994-09-27 1996-12-17 International Business Machines Corporation Extended initialization for personal data processing systems
US6070252A (en) * 1994-09-30 2000-05-30 Intel Corporation Method and apparatus for interactive built-in-self-testing with user-programmable test patterns
US5615335A (en) * 1994-11-10 1997-03-25 Emc Corporation Storage system self-test apparatus and method
US5539652A (en) * 1995-02-07 1996-07-23 Hewlett-Packard Company Method for manufacturing test simulation in electronic circuit design
US5784382A (en) 1995-03-01 1998-07-21 Unisys Corporation Method and apparatus for dynamically testing a memory within a computer system
KR0152914B1 (ko) 1995-04-21 1998-12-01 문정환 반도체 메모리장치
US5912850A (en) * 1995-08-03 1999-06-15 Northern Telecom Limited Multi-port RAM with shadow write test enhancement
US5802071A (en) * 1995-11-17 1998-09-01 Fang; I Liang Micro-controller with a built-in test circuit and method for testing the same
US5991907A (en) 1996-02-02 1999-11-23 Lucent Technologies Inc. Method for testing field programmable gate arrays
US5745500A (en) 1996-10-22 1998-04-28 The United States Of America As Represented By The Secretary Of The Army Built-in self testing for the identification of faulty integrated circuit chips in a multichip module
US5937154A (en) * 1997-03-05 1999-08-10 Hewlett-Packard Company Manufacturing functional testing of computing devices using microprogram based functional tests applied via the devices own emulation debug port
US6108798A (en) * 1997-07-02 2000-08-22 International Business Machines Corporation Self programmed built in self test
US5982681A (en) * 1997-10-10 1999-11-09 Lsi Logic Corporation Reconfigurable built-in self test circuit
US6012157A (en) * 1997-12-03 2000-01-04 Lsi Logic Corporation System for verifying the effectiveness of a RAM BIST controller's ability to detect faults in a RAM memory using states indicating by fault severity information
US5901095A (en) 1997-12-23 1999-05-04 Lsi Logic Corporation Reprogrammable address selector for an embedded DRAM
US5909404A (en) 1998-03-27 1999-06-01 Lsi Logic Corporation Refresh sampling built-in self test and repair circuit
DE19835258B4 (de) 1998-08-04 2006-07-27 Infineon Technologies Ag Integrierte dynamische Speicherschaltung mit einer Selbsttesteinrichtung

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WO2002008904A3 (en) 2002-05-02
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ATE260484T1 (de) 2004-03-15

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