JP2004505395A - マイクロコード・ベースのメモリ・ビルトイン・セルフテストのシステム初期化 - Google Patents
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Abstract
【課題】マイクロコード・ベースのメモリ・ビルトイン・セルフテストのシステム初期化を提供すること。
【解決手段】集積回路の組み込み型メモリ構造をテストするためのプログラマブル・メモリ・ビルトイン・セルフテスト（ＢＩＳＴ）機構の機能をシステム・レベルのテストに拡張して、外部テスタからテスト命令が提供されないときに命令ストア・モジュールにロードされるデフォルトのテスト信号を生成することにより、集積回路およびそれらを含む基板が大規模システムで使用を開始された後のシステムの操作容易性を保証する。このＢＩＳＴ機構の追加的な有用性により、チップ空間の利用の効率性が高まり、システム・レベル・テストが改良される。チップ製造または基板組み立て中あるいはその両方における外部テスタからのテスト命令のロードは影響を受けない。
【選択図】図４
【解決手段】集積回路の組み込み型メモリ構造をテストするためのプログラマブル・メモリ・ビルトイン・セルフテスト（ＢＩＳＴ）機構の機能をシステム・レベルのテストに拡張して、外部テスタからテスト命令が提供されないときに命令ストア・モジュールにロードされるデフォルトのテスト信号を生成することにより、集積回路およびそれらを含む基板が大規模システムで使用を開始された後のシステムの操作容易性を保証する。このＢＩＳＴ機構の追加的な有用性により、チップ空間の利用の効率性が高まり、システム・レベル・テストが改良される。チップ製造または基板組み立て中あるいはその両方における外部テスタからのテスト命令のロードは影響を受けない。
【選択図】図４
Description
【０００１】
【発明の属する技術分野】
本発明は、一般には、メモリ構造を含む集積回路デバイスとそのような集積回路を含むシステムのテストに関し、より詳細には、ビルトイン・セルフテスト（ＢＩＳＴ）機構をシステム・テストに拡張することに関する。
【従来の技術】
【０００２】
集積回路の集積密度が増大したことにより、単一の半導体チップに含むことのできる回路の性能と機能性が大幅に高まった。言うまでもなく機能性が増すと回路がより複雑になることが避けられず、現行技術では、加算器、プロセッサ、論理配列、バッファ、デコーダ、レベル変換器など、機能的に区別された多くの領域が単一チップ上に含まれることがある。このような機能的に区別された領域は、しばしば異なるクロック速度や時には異なる電圧でも動作するように設計されることがあるが、一方で一般には同期された様式で互いと通信することが必要とされる。
【０００３】
記憶デバイスの設計とその製造過程は非常に高度なものとなり、その結果製造工程コストは非常に低くなり、メモリ・セル・エリアは非常に小さくなっている。このため、現在では、比較的多数の記憶セルをもデジタル信号処理回路とともに単一のチップ上に形成することが実用的となっている。さらに、チップ上の機能コンポーネント間の通信にマルチポート・メモリを使用すると極めて高速かつ効率的であることが判明し、比較的広く使用されるようになっている。このようなメモリは、記憶機能以外の機能を有する回路とともに集積回路チップ上に含まれる場合に、一般に組込み型メモリ（ｅｍｂｅｄｄｅｄ ｍｅｍｏｒｙ）と呼ばれる。
【発明が解決しようとする課題】
【０００４】
それでも、特にデータを容量的に保管する動的タイプのメモリ・セルは比較的精巧なデバイスであり、製造中あるいは使用開始後に損傷や劣化が生じやすい。このようなデバイスを機能的領域またはコンポーネント間の通信やデータ転送に使用すると、記憶デバイスの信頼性がチップ全体の適切な動作にとって極めて重大なものになる。このため、製造、基盤の組み立て、およびシステムの動作中といった様々な段階で記憶セルをテストすることが望ましい。このテストは、メモリ構造の操作容易性を保証するために、周期的に、またはチップのパワーアップ時など特定のシステム動作状態で行われる。また、共に動作するシステムの各種機能要素のより広いテストを提供することも望ましい。このようなテストは一般にシステム・レベル・テストと呼ばれるが、下記で述べるように、一般にはプログラマブル・メモリＢＩＳＴ機構によっては行うことができない。
【０００５】
しかし、システム障害は、外部の要素、軽微な製造上の不完全性、または材料の経年変化、あるいはこれらすべてによって生じる損傷が原因となることがある。外部要素による損傷は、システムの使用可能な寿命中の何時にも、電子システムやそのいずれの部分の正確な機能に影響を与える恐れがある。ただし、軽微な製造上の不完全性はシステム動作の初期段階におけるシステム障害の主要な原因となり、一方、経年変化はシステム寿命の後期段階におけるシステム障害の主要な原因となる。バンキングや医療の応用例など高い信頼性と利用可能性が求められる応用例では、システム・モジュールの周期的なテストを行うことが不可欠である。
【０００６】
メモリ・デバイスは通例、システムまたはその個々の構成要素のクリティカル・パス内にあり、したがって、メモリ・デバイスの設計は、クリティカル・パスにあるメモリがその周囲にあるロジックよりも数倍高速に動作することを確実にすることを目標とし、これは、高密度の製造と新技術を利用した積極的な（ａｇｇｒｅｓｓｉｖｅ）設計を通じて実現される。こうした要因により、組み込み型メモリは微細な製造上の不完全性や経年変化による障害が多少生じやすくなる恐れがあるため、製造レベルおよび基板レベルのテストに加えて使用開始後に周期的にテストを行わなければならない。
【０００７】
さらに、システム・レベル・テストは、製造レベルおよび基板レベルのテストに使用されるものとは別の専用のハードウェアによって行うことができる。しかし、このような場合には、一般にビルトイン・セルフテスト機構として提供される製造レベルおよび基板レベルのテスト専用のハードウェアは、システムの使用開始後には機能を持たないことがあり、一方、システム・レベル・テストのために提供される追加ハードウェアは、すべてのタイプのテストについてのハードウェア・オーバーヘッドを増大させることになる。
【０００８】
しかし、特にチップ空間と外部接続が限られている場合には、テストのために組み込み型メモリにアクセスすることは困難であることが多い。この理由から、チップ自体にセルフテスト回路を形成することが好ましい。このような機構は数多くのタイプが知られており、一般にはビルトイン・セルフテスト（ＢＩＳＴ）回路またはエンジンと呼ばれる。テスト・プロセスを高速化するために、テスト手順の結果に基づいて動的にテスト・シーケンスを修正することを可能にする形態のＢＩＳＴ回路が開発されている。効率的にＢＩＳＴ機構に割り当てることのできるチップ空間の量は非常に限られており、一般には、テストする記憶デバイス・エリアの約２％である。
【０００９】
このエリアは、読み取り専用メモリ（ＲＯＭ）などの命令ソースまたは信号ソースと、通例は、セルフテスト動作中に組み込み型メモリを動作させる符号化デジタル信号を生成するデコーダのための空間も含まなくてはならない。現行技術では、このようなチップ・エリアの制約内でＢＩＳＴ機構を保持することは大きな課題を提示する。これは特に、メモリ構造が複雑であり、また、十分にメモリをテストする、またはセルフテストの過程で評価のためにメモリから信号を取り込むため、あるいはその両方のために多数の信号シーケンスが必要とされる場合にそうである。
【００１０】
チップ・エリアが、テストするメモリ・エリアのわずかなパーセンテージに制限される場合でも、ＢＩＳＴ機構はチップの意図される他の機能では使用されないため、チップ空間の使用は非効率的になるものと考えられる。しかし、ＢＩＳＴ機構の使用は、組み込み型メモリのテストに必要とされる信号線にアクセスするための唯一の実用的な技術である可能性がある。このために、テストの結果に応じてテスト手順を変更することが可能なプログラマブル・メモリＢＩＳＴアーキテクチャを含むＢＩＳＴアーキテクチャが開発されている。プログラマブルＢＩＳＴアーキテクチャは、異なるメモリ構造に必要とされる可能性のある異なるメモリ・テストの信号パターンに対しても、大幅なハードウェア修正とそれに伴う設計コストを必要とせずに適応することができる。
【００１１】
プログラマブル・メモリＢＩＳＴ機構は、しばしば、プログラマブル・メモリＢＩＳＴコントローラと、対象となる特定のメモリ構造を完全に動作させ、テストするために必要な信号を生成するその他の構成要素とを含む。プログラマブル・メモリＢＩＳＴコントローラは、一般に、マイクロコード・ベースのコントローラと、各命令に対して１つまたは複数のマルチビット信号（例えば、マルチビット・データ、アドレス信号および制御信号）を生成する命令デコード・モジュールとを含む。
【００１２】
プログラマブル・メモリＢＩＳＴコントローラによってサポートされる命令は、テストする特定の組み込み型メモリに適するメモリ・テスト・アルゴリズムを記述または構成し、好ましくは（あるいは概念的に）マイクロコード・ベースのコントローラ内にある命令ストア・モジュールに保管される。命令ストア・モジュールは、これに限定しないが、ＥＥＰＲＯＭなどの読取専用メモリ（ＲＯＭ）またはレジスタ・ファイルを含む各種形態のいずれであってもよい。前者の場合は（例えば、ストレージが不揮発性である場合）、テスト命令のロードは必要でなく、また可能でなくともよい。また、ＲＯＭおよび小型のＲＡＭモジュールはシステムのテスト全体を複雑化する。
【００１３】
したがって、一般には、テスト命令の保管にはレジスタ・ファイルを使用することが好ましい。この場合、特定の所望のテストのための命令は、外部テスタを用いてテスト・プロセス中にロードする。（外部テスタはテスト手順を行うために必要とされる可能性があるのに対し、ＢＩＳＴは、その他の方法でアクセスすることが実際的でないメモリ構造中の特定の接続へのアクセスを提供することができることを理解されたい。）
【００１４】
製造レベル・テスト（例えばチップの製造中やパッケージ中）では、テスト・アルゴリズムを表すサポートされる命令は上記のように外部テスタから入力される。レジスタ・ファイル中の記憶要素のスキャンが可能である場合には、採用されているか、または利便である、あるいはその両方である任意のスキャン・プロトコルを使用してローディング・プロセスをシリアルに実行する。ＩＥＥＥ１１４９．１規格による基板レベル・テストでは、レジスタ・ファイルをテスト・データ・レジスタとして定義し、適切なＩＥＥＥ１１４９．１命令を命令レジスタにロードすることによってアクセスする。メモリ・テスト命令は外部テスタを使用してロードされ、一方、テスト・アクセス・ポート（ＴＡＰ）コントローラはＳＨＩＦＴ−ＤＲ状態になる。
【００１５】
しかし、レジスタ・ファイルを命令ストア・モジュールとして使用するＢＩＳＴモジュールは、システム・レベル・テストには使用することができない。これは、レジスタ・ファイルは、テスト・アルゴリズムを表す命令セットに初期化する必要があるためである。したがって、ＢＩＳＴ機構は、そのような初期化とテスト・アルゴリズムのソースを外部から制御することが可能なより低レベルのテストでの使用に限られ、したがって、チップおよびそれを含む基板の機能性を保証するためにＢＩＳＴ機構が実質的に不可欠であっても、上記で示唆したように、チップ空間の利用について著しい非効率性を示すことになる。
【課題を解決するための手段】
【００１６】
したがって、本発明は、第１の態様で、組み込み型メモリおよびビルトイン・セルフテスト機構を含む集積回路を提供し、この集積回路は、外部テスタから提供されるテスト命令を受け取る手段を含むテスト命令を保管する手段と、デフォルト・テスト命令を生成する手段と、テスト命令を保管する手段にデフォルト・テスト命令を供給する手段とを含む。
【００１７】
デフォルト・テスト命令を生成する手段は、初期化記憶手段を含むことが好ましい。
【００１８】
初期化記憶手段は、ストレージ初期化モジュールであることが好ましい。
【００１９】
第１の態様の集積回路はさらに、外部テスタからのテスト命令の不在に応答して、デフォルト・テスト命令を生成する手段を活動化する手段を含むことが好ましい。
【００２０】
第１の態様の集積回路はさらに、テスト動作を制御する手段を含むことが好ましく、テスト動作を制御する手段は、命令記憶コントローラに制御信号を供給する手段を含み、さらに、テスト命令を保管する手段を含む。
【００２１】
第１の態様の集積回路はさらに、制御信号のみが前記命令記憶コントローラに供給されるとデフォルト・テスト命令を生成する手段を活動化する手段を含むことが好ましい。
【００２２】
デフォルト・テスト命令を生成する手段は、デフォルト・テスト命令を保管するメモリを含むことが好ましい。
【００２３】
第２の態様で、本発明は、第１の態様による集積回路を含む電子システムを提供する。
【００２４】
第３の態様で、本発明は、製造レベルおよび基板レベルのテストを行うためのビルトイン・セルフテスト（ＢＩＳＴ）機構をその中に有し、かつ、テスト・アルゴリズムを保管する手段を含む集積回路を含む電子システムにシステム・レベル・テストを行う方法を提供し、この方法は、ＢＩＳＴ機構からシステム・レベル・テストのアルゴリズムを提供するステップと、システム・レベル・テストのアルゴリズムを、ＢＩＳＴ機構にテスト・アルゴリズムを保管する手段に転送するステップと、システム・レベル・テストのアルゴリズムを使用してＢＩＳＴ機構を操作するステップとを含む。
【００２５】
本発明の実施形態はしたがって、プログラマブル・メモリＢＩＳＴ機構に高度化を提供し、その有用性をシステム・レベル・テストに拡張する。
【００２６】
本発明の実施形態は、ＢＩＳＴ機構のチップ空間利用の効率性の増大を提供する。
【００２７】
本発明の実施形態は、外部テスタから提供されない場合にはデフォルトの所望のテスト命令セットをロードするデフォルトの初期化機能をプログラマブル・メモリＢＩＳＴ機構に提供する。
【００２８】
好ましくは、集積回路および集積回路を含む電子システムが提供され、これらは、外部テスタから提供されるテスト命令を受け取るための機構と、デフォルト・テスト命令を生成するための機構と、テスト命令を保管する記憶デバイスにデフォルト・テスト命令を供給するための機構とを含む、テスト命令を保管する記憶デバイスを含む。
【００２９】
さらに好ましくは、電子システムのシステム・レベルのテストを行う方法が提供され、この方法は、ビルトイン・セルフテスト機構にシステム・レベル・テストのアルゴリズムを提供するステップと、テスト・アルゴリズムを保管する機構にシステム・レベル・テストのアルゴリズムを転送するステップと、システム・レベル・テストのアルゴリズムを使用してビルトイン・セルフテスト機構を操作するステップとを含む。
【発明の実施の形態】
【００３０】
以下で、本発明の好ましい実施形態について、添付図面を参照して単なる例として説明する。
【００３１】
次いで図面、具体的には図１を参照すると、プログラマブル・メモリＢＩＳＴモジュールの例示的アーキテクチャの高レベル・ブロック図を示している。このアーキテクチャの中心となるのはプログラマブル・メモリＢＩＳＴコントローラ１０であり、これは、マイクロコード・ベースのコントローラ１００、命令ストア・モジュール３０（いずれも図３に示す）、および命令デコード・モジュール２０を含むことが好ましい。
【００３２】
命令デコード・モジュールは、テストを行うメモリを動作させるための、データ（４０）、アドレス（５０）、および信号生成器の制御（６０）を含むデジタル信号を生成、またはその生成を制御する。また、一般には、テストを行うメモリ部分の選択（７０）と、テスト命令をロードし、テスト中のメモリから分析のためにテスト信号に対する応答を取り出すためのポートの選択（８０）も提供することが望ましい。コントローラ１０と信号生成器および選択器４０〜８０との間に双方向の通信を表しているが、これは、コントローラによる制御と、個々のジェネレータとセレクタのステータスの報告、次の命令の呼び出しとの両方を意味する。メモリへの単方向の通信は、ＢＩＳＴ機構は主として対象とするメモリ構造の動作に関連することを意味し、一方、テスト手順に応じたメモリからの信号の取り出しの提供はＢＩＳＴ機構内で提供することができるが、このような機構は一般に当業者にはよく理解されているので、これ以上説明する必要はない。
【００３３】
製造レベルおよび基板レベルのテストの開発と初期化を図２に表す。このプロセスは、上記で示唆したような機能的要素間の通信など特定のチップ機能に対応するように設計しなければならない組み込み型メモリを含む集積回路の設計工程で開始される（１１０）。メモリ構造の設計が、これまでに適切なテストが開発されていない新しい設計であると仮定すると、メモリ・テストのアルゴリズムは、一般には、１１５に示すように、そのメモリ構造が制御されることによって提供しなければならない複数の振る舞いの記述としてアプローチされる。次いで１２０に示すようにこの振る舞いのセットをコンパイルして、メモリ構造に適用する信号を生成してそれらの振る舞いを実行させる、サポートされる命令のリストにする。
【００３４】
一般には、製造中または組み立て中の異なる時点にチップまたは基板あるいはその両方の機能性をテストするためにいくつかのテストが開発される。こうしたテスト・アルゴリズムのすべてまたは複数は、特定の応用例に利便または適切であるように、製造工程またはラインの一部として使用される外部のテスト装置のメモリに常駐させるか、または、オペレータの意思で選択するか、あるいは自動化することができる。特定のテスト手順が選択されると、１２５で、テスト手順のタイプを製造レベルのテスト・タイプまたは基板レベルのテスト・タイプのいずれかに決定する。
【００３５】
テストが製造レベル・タイプであり、ＢＩＳＴ機構の命令ストア・モジュールがレジスタ・ファイル・タイプであり、かつスキャン可能である場合（この説明のための仮定と同様）は、１３０で命令のスキャン・ロード可能なビット・ストリングが生成され、１３５に示すようにスキャン入力に適用される。このビット・ストリングは次いで、適切な数のスキャン・クロックをプログラマブル・メモリＢＩＳＴコントローラ１０に適用してそのビット・ストリングを命令ストア・モジュール３０にロードすることにより、命令としてロードされる。
【００３６】
これに対し、テストが基板レベル・タイプである場合は、１４５に示すようにＩＥＥＥ１１４９．１規格に準拠するビット・ストリングを生成し、１５０に示すように適切な数のクロック・サイクルを適用することにより、適切なＩＥＥＥ１１４９．１命令を命令ストア・モジュールに命令としてロードする。次いで１５５に示すように、このビット・ストリングをテスト・データ・インタフェース（ＴＤＩ）に適用し、１６０に示すようにテスト・アクセス・ポート（ＴＡＰ）コントローラをＳＨＩＦＴ−ＤＲ状態にセットし、１６５に示すように、適切な数のクロック・サイクルを適用してビット・ストリングを命令ストア・モジュール３０に転送する。
【００３７】
上記のように、製造レベル・テストおよび基板レベルの組み立て時のテストのいずれでも、選択されたメモリ・テスト・アルゴリズムを表すビット・ストリングを初めに外部テスタのバッファにロードする。適切なスキャン・プロトコルを使用することにより、外部テスタはそのビット・ストリングを命令ストア・モジュールにロードする。したがってプログラマブル・メモリＢＩＳＴは外部テスタの使用可能性に依存し、したがって、本発明の実施形態がなければ、テスト・アルゴリズムを表すビット・ストリングを用いてプログラマブル・メモリＢＩＳＴを初期化するために外部テスタを利用できないシステム・レベル・テストには使用することができない。
【００３８】
次いで図３および４を参照して、システム・レベル・テストにも使用できるプログラマブル・メモリＢＩＳＴ機構のアーキテクチャについて説明する。図１に示すプログラマブル・メモリＢＩＳＴ機構のアーキテクチャ、および特にプログラマブル・メモリＢＩＳＴコントローラ１０は図３のように概念化することもでき、主にマイクロコード・ベースのコントローラ１００と命令デコード・モジュールを備える。コントローラ１００は命令デコーダ・モジュール２０に命令を提供し、ステータス信号と次の命令の要求をモジュール２０から受け取る。命令デコード・モジュールは、テスト信号パターンとシーケンスをテスト中のメモリ構造に供給する特定の信号ジェネレータまたはレジスタあるいはその両方と通信する。マイクロコード・ベースのコントローラ１００は、外部テスタ、またはパワーアップ状態検出器などの関連する回路から、テスタ初期化用のテスト命令、ステータス信号、および制御信号も受け取る。
【００３９】
図１との関連で上述したように、コントローラ１００は命令ストア・モジュール３０も備え、また本発明の好ましい実施形態によると、外部テスタまたは上記のような関連する回路から、テスト命令、制御信号、およびステータス信号を受け取る命令記憶コントローラ２００を備える。さらに、本発明の好ましい実施形態によると、命令記憶コントローラ２００への入力として初期化記憶モジュール２１０も提供される。
【００４０】
命令記憶コントローラ２００の主要機能は、テスト手順が呼び出されても外部テスタからテスト命令を得られる状態でないときに、活動化信号２２０を初期化記憶モジュール２１０に提供することである。この活動化信号２２０を受け取ると、初期化記憶モジュールは、デフォルト・テスト命令とステータス信号（読み出しの完了を表す）を記憶コントローラ２００に提供する。必要な場合、あるいはその他の方法では得られない場合は、クロック信号も初期化記憶モジュールから提供することができる。
【００４１】
初期化記憶モジュール２１０に保管されたデフォルト・テスト命令は、システム・レベル・テスト向けとすることが好ましいが、このように用途を制限することに技術的な必要性はない。すなわち、プログラマブル・メモリＢＩＳＴコントローラ１０の命令ストア・モジュール３０に保管して、そこから通常の方式でテスト手順を実行できるように、任意の所望のテストを保管し、デフォルト・テストとして供給することができる。さらに、初期化記憶モジュール２１０から命令ストア・モジュール３０にデフォルトのテスト命令を転送するので、特に図５から明らかなように、製造レベル・タイプまたは基板レベル・タイプの特定のテストのための命令をロードする容易性は、本発明の好ましい実施形態をプログラマブル・メモリＢＩＳＴコントローラに含めることによっては影響を受けない。
【００４２】
図５は、本発明の好ましい実施形態による初期化動作を表す。ステップ１１０〜１６５は１２５’を除いては、図２に示し、先に説明したものと同じであることが認識されよう。ただし、図５に表す本発明の好ましい実施形態では、テスト・タイプの決定は、製造レベル、基板レベル、およびシステム・レベルの３つの可能性を区別する。製造レベルと基板レベルのテストの区別は影響を受けない。
【００４３】
本発明の好ましい実施形態では、システム・レベル・テストは、外部テスタからの命令がないことによって区別することができる。ただし、テスト・コマンドまたは特定のテスト・コマンド自体のソースの区別など他の技術も使用することができ、複数の初期化記憶モジュールが提供される場合には、選択された初期化記憶モジュール２１０からの命令の転送を要求することもできる。デフォルトとして選択的に供給することが可能なテスト・タイプの数の唯一の制限は、容易に区別することのできる状態の数と、外部テスタを容易に使用することができない異なるシステムや他レベルのテストのための命令を生成するために、ストレージまたは他のハードウェアに効率的に割り当てられると考えられるチップ・エリアの量である。
【００４４】
テストが呼び出され、外部テスタからテスト命令が得られないと判断されると、先に説明し、図５の３１０に示すように、信号２２０によって初期化記憶モジュールが活動化される。初期化記憶モジュール２１０は活動化されると、図５の３２０に示すように、デフォルト・テスト命令を生成して、その命令をプログラマブル・メモリＢＩＳＴコントローラ１０の命令ストア・モジュール３０にロードする。ただし、テスト命令が実際に得られる場合には、初期化記憶モジュールは活動化されず、基板レベルまたは製造レベルのテスト命令が通常の方式でロードされる。
【００４５】
上述の内容に照らすと、本発明の好ましい実施形態は、ビルトイン・セルフテスト機構の追加的な有用性と機能性を提供し、したがってチップ空間の使用と割り当ての効率を改善する。本発明の好ましい実施形態は、プログラマブル・メモリＢＩＳＴ機構のプログラミングの完全なフレキシビリティを可能にし、一方では、組み込み型メモリを含むチップまたはそのようなチップを含む基板あるいはその両方の使用が開始された後のシステム・レベル・テストなど、外部テスタに依存しない追加的な所望のテストを行うことを可能にする。
【図面の簡単な説明】
【図１】
プログラマブル・メモリＢＩＳＴ機構の例示的アーキテクチャの高レベル・ブロック図である。
【図２】
製造レベルおよび基板レベルのテストの際の初期化を説明する流れ図である。
【図３】
プログラマブル・メモリＢＩＳＴアーキテクチャの概略化した概観を表す高レベル・ブロック図である。
【図４】
本発明の好ましい実施形態による、図１または３に示すようなプログラマブル・メモリＢＩＳＴアーキテクチャのためのマイクロコード・ベース・コントローラの高レベル・ブロック図である。
【図５】
図２を超える追加的な機能として本発明の好ましい実施形態の動作を説明する流れ図である。
【発明の属する技術分野】
本発明は、一般には、メモリ構造を含む集積回路デバイスとそのような集積回路を含むシステムのテストに関し、より詳細には、ビルトイン・セルフテスト（ＢＩＳＴ）機構をシステム・テストに拡張することに関する。
【従来の技術】
【０００２】
集積回路の集積密度が増大したことにより、単一の半導体チップに含むことのできる回路の性能と機能性が大幅に高まった。言うまでもなく機能性が増すと回路がより複雑になることが避けられず、現行技術では、加算器、プロセッサ、論理配列、バッファ、デコーダ、レベル変換器など、機能的に区別された多くの領域が単一チップ上に含まれることがある。このような機能的に区別された領域は、しばしば異なるクロック速度や時には異なる電圧でも動作するように設計されることがあるが、一方で一般には同期された様式で互いと通信することが必要とされる。
【０００３】
記憶デバイスの設計とその製造過程は非常に高度なものとなり、その結果製造工程コストは非常に低くなり、メモリ・セル・エリアは非常に小さくなっている。このため、現在では、比較的多数の記憶セルをもデジタル信号処理回路とともに単一のチップ上に形成することが実用的となっている。さらに、チップ上の機能コンポーネント間の通信にマルチポート・メモリを使用すると極めて高速かつ効率的であることが判明し、比較的広く使用されるようになっている。このようなメモリは、記憶機能以外の機能を有する回路とともに集積回路チップ上に含まれる場合に、一般に組込み型メモリ（ｅｍｂｅｄｄｅｄ ｍｅｍｏｒｙ）と呼ばれる。
【発明が解決しようとする課題】
【０００４】
それでも、特にデータを容量的に保管する動的タイプのメモリ・セルは比較的精巧なデバイスであり、製造中あるいは使用開始後に損傷や劣化が生じやすい。このようなデバイスを機能的領域またはコンポーネント間の通信やデータ転送に使用すると、記憶デバイスの信頼性がチップ全体の適切な動作にとって極めて重大なものになる。このため、製造、基盤の組み立て、およびシステムの動作中といった様々な段階で記憶セルをテストすることが望ましい。このテストは、メモリ構造の操作容易性を保証するために、周期的に、またはチップのパワーアップ時など特定のシステム動作状態で行われる。また、共に動作するシステムの各種機能要素のより広いテストを提供することも望ましい。このようなテストは一般にシステム・レベル・テストと呼ばれるが、下記で述べるように、一般にはプログラマブル・メモリＢＩＳＴ機構によっては行うことができない。
【０００５】
しかし、システム障害は、外部の要素、軽微な製造上の不完全性、または材料の経年変化、あるいはこれらすべてによって生じる損傷が原因となることがある。外部要素による損傷は、システムの使用可能な寿命中の何時にも、電子システムやそのいずれの部分の正確な機能に影響を与える恐れがある。ただし、軽微な製造上の不完全性はシステム動作の初期段階におけるシステム障害の主要な原因となり、一方、経年変化はシステム寿命の後期段階におけるシステム障害の主要な原因となる。バンキングや医療の応用例など高い信頼性と利用可能性が求められる応用例では、システム・モジュールの周期的なテストを行うことが不可欠である。
【０００６】
メモリ・デバイスは通例、システムまたはその個々の構成要素のクリティカル・パス内にあり、したがって、メモリ・デバイスの設計は、クリティカル・パスにあるメモリがその周囲にあるロジックよりも数倍高速に動作することを確実にすることを目標とし、これは、高密度の製造と新技術を利用した積極的な（ａｇｇｒｅｓｓｉｖｅ）設計を通じて実現される。こうした要因により、組み込み型メモリは微細な製造上の不完全性や経年変化による障害が多少生じやすくなる恐れがあるため、製造レベルおよび基板レベルのテストに加えて使用開始後に周期的にテストを行わなければならない。
【０００７】
さらに、システム・レベル・テストは、製造レベルおよび基板レベルのテストに使用されるものとは別の専用のハードウェアによって行うことができる。しかし、このような場合には、一般にビルトイン・セルフテスト機構として提供される製造レベルおよび基板レベルのテスト専用のハードウェアは、システムの使用開始後には機能を持たないことがあり、一方、システム・レベル・テストのために提供される追加ハードウェアは、すべてのタイプのテストについてのハードウェア・オーバーヘッドを増大させることになる。
【０００８】
しかし、特にチップ空間と外部接続が限られている場合には、テストのために組み込み型メモリにアクセスすることは困難であることが多い。この理由から、チップ自体にセルフテスト回路を形成することが好ましい。このような機構は数多くのタイプが知られており、一般にはビルトイン・セルフテスト（ＢＩＳＴ）回路またはエンジンと呼ばれる。テスト・プロセスを高速化するために、テスト手順の結果に基づいて動的にテスト・シーケンスを修正することを可能にする形態のＢＩＳＴ回路が開発されている。効率的にＢＩＳＴ機構に割り当てることのできるチップ空間の量は非常に限られており、一般には、テストする記憶デバイス・エリアの約２％である。
【０００９】
このエリアは、読み取り専用メモリ（ＲＯＭ）などの命令ソースまたは信号ソースと、通例は、セルフテスト動作中に組み込み型メモリを動作させる符号化デジタル信号を生成するデコーダのための空間も含まなくてはならない。現行技術では、このようなチップ・エリアの制約内でＢＩＳＴ機構を保持することは大きな課題を提示する。これは特に、メモリ構造が複雑であり、また、十分にメモリをテストする、またはセルフテストの過程で評価のためにメモリから信号を取り込むため、あるいはその両方のために多数の信号シーケンスが必要とされる場合にそうである。
【００１０】
チップ・エリアが、テストするメモリ・エリアのわずかなパーセンテージに制限される場合でも、ＢＩＳＴ機構はチップの意図される他の機能では使用されないため、チップ空間の使用は非効率的になるものと考えられる。しかし、ＢＩＳＴ機構の使用は、組み込み型メモリのテストに必要とされる信号線にアクセスするための唯一の実用的な技術である可能性がある。このために、テストの結果に応じてテスト手順を変更することが可能なプログラマブル・メモリＢＩＳＴアーキテクチャを含むＢＩＳＴアーキテクチャが開発されている。プログラマブルＢＩＳＴアーキテクチャは、異なるメモリ構造に必要とされる可能性のある異なるメモリ・テストの信号パターンに対しても、大幅なハードウェア修正とそれに伴う設計コストを必要とせずに適応することができる。
【００１１】
プログラマブル・メモリＢＩＳＴ機構は、しばしば、プログラマブル・メモリＢＩＳＴコントローラと、対象となる特定のメモリ構造を完全に動作させ、テストするために必要な信号を生成するその他の構成要素とを含む。プログラマブル・メモリＢＩＳＴコントローラは、一般に、マイクロコード・ベースのコントローラと、各命令に対して１つまたは複数のマルチビット信号（例えば、マルチビット・データ、アドレス信号および制御信号）を生成する命令デコード・モジュールとを含む。
【００１２】
プログラマブル・メモリＢＩＳＴコントローラによってサポートされる命令は、テストする特定の組み込み型メモリに適するメモリ・テスト・アルゴリズムを記述または構成し、好ましくは（あるいは概念的に）マイクロコード・ベースのコントローラ内にある命令ストア・モジュールに保管される。命令ストア・モジュールは、これに限定しないが、ＥＥＰＲＯＭなどの読取専用メモリ（ＲＯＭ）またはレジスタ・ファイルを含む各種形態のいずれであってもよい。前者の場合は（例えば、ストレージが不揮発性である場合）、テスト命令のロードは必要でなく、また可能でなくともよい。また、ＲＯＭおよび小型のＲＡＭモジュールはシステムのテスト全体を複雑化する。
【００１３】
したがって、一般には、テスト命令の保管にはレジスタ・ファイルを使用することが好ましい。この場合、特定の所望のテストのための命令は、外部テスタを用いてテスト・プロセス中にロードする。（外部テスタはテスト手順を行うために必要とされる可能性があるのに対し、ＢＩＳＴは、その他の方法でアクセスすることが実際的でないメモリ構造中の特定の接続へのアクセスを提供することができることを理解されたい。）
【００１４】
製造レベル・テスト（例えばチップの製造中やパッケージ中）では、テスト・アルゴリズムを表すサポートされる命令は上記のように外部テスタから入力される。レジスタ・ファイル中の記憶要素のスキャンが可能である場合には、採用されているか、または利便である、あるいはその両方である任意のスキャン・プロトコルを使用してローディング・プロセスをシリアルに実行する。ＩＥＥＥ１１４９．１規格による基板レベル・テストでは、レジスタ・ファイルをテスト・データ・レジスタとして定義し、適切なＩＥＥＥ１１４９．１命令を命令レジスタにロードすることによってアクセスする。メモリ・テスト命令は外部テスタを使用してロードされ、一方、テスト・アクセス・ポート（ＴＡＰ）コントローラはＳＨＩＦＴ−ＤＲ状態になる。
【００１５】
しかし、レジスタ・ファイルを命令ストア・モジュールとして使用するＢＩＳＴモジュールは、システム・レベル・テストには使用することができない。これは、レジスタ・ファイルは、テスト・アルゴリズムを表す命令セットに初期化する必要があるためである。したがって、ＢＩＳＴ機構は、そのような初期化とテスト・アルゴリズムのソースを外部から制御することが可能なより低レベルのテストでの使用に限られ、したがって、チップおよびそれを含む基板の機能性を保証するためにＢＩＳＴ機構が実質的に不可欠であっても、上記で示唆したように、チップ空間の利用について著しい非効率性を示すことになる。
【課題を解決するための手段】
【００１６】
したがって、本発明は、第１の態様で、組み込み型メモリおよびビルトイン・セルフテスト機構を含む集積回路を提供し、この集積回路は、外部テスタから提供されるテスト命令を受け取る手段を含むテスト命令を保管する手段と、デフォルト・テスト命令を生成する手段と、テスト命令を保管する手段にデフォルト・テスト命令を供給する手段とを含む。
【００１７】
デフォルト・テスト命令を生成する手段は、初期化記憶手段を含むことが好ましい。
【００１８】
初期化記憶手段は、ストレージ初期化モジュールであることが好ましい。
【００１９】
第１の態様の集積回路はさらに、外部テスタからのテスト命令の不在に応答して、デフォルト・テスト命令を生成する手段を活動化する手段を含むことが好ましい。
【００２０】
第１の態様の集積回路はさらに、テスト動作を制御する手段を含むことが好ましく、テスト動作を制御する手段は、命令記憶コントローラに制御信号を供給する手段を含み、さらに、テスト命令を保管する手段を含む。
【００２１】
第１の態様の集積回路はさらに、制御信号のみが前記命令記憶コントローラに供給されるとデフォルト・テスト命令を生成する手段を活動化する手段を含むことが好ましい。
【００２２】
デフォルト・テスト命令を生成する手段は、デフォルト・テスト命令を保管するメモリを含むことが好ましい。
【００２３】
第２の態様で、本発明は、第１の態様による集積回路を含む電子システムを提供する。
【００２４】
第３の態様で、本発明は、製造レベルおよび基板レベルのテストを行うためのビルトイン・セルフテスト（ＢＩＳＴ）機構をその中に有し、かつ、テスト・アルゴリズムを保管する手段を含む集積回路を含む電子システムにシステム・レベル・テストを行う方法を提供し、この方法は、ＢＩＳＴ機構からシステム・レベル・テストのアルゴリズムを提供するステップと、システム・レベル・テストのアルゴリズムを、ＢＩＳＴ機構にテスト・アルゴリズムを保管する手段に転送するステップと、システム・レベル・テストのアルゴリズムを使用してＢＩＳＴ機構を操作するステップとを含む。
【００２５】
本発明の実施形態はしたがって、プログラマブル・メモリＢＩＳＴ機構に高度化を提供し、その有用性をシステム・レベル・テストに拡張する。
【００２６】
本発明の実施形態は、ＢＩＳＴ機構のチップ空間利用の効率性の増大を提供する。
【００２７】
本発明の実施形態は、外部テスタから提供されない場合にはデフォルトの所望のテスト命令セットをロードするデフォルトの初期化機能をプログラマブル・メモリＢＩＳＴ機構に提供する。
【００２８】
好ましくは、集積回路および集積回路を含む電子システムが提供され、これらは、外部テスタから提供されるテスト命令を受け取るための機構と、デフォルト・テスト命令を生成するための機構と、テスト命令を保管する記憶デバイスにデフォルト・テスト命令を供給するための機構とを含む、テスト命令を保管する記憶デバイスを含む。
【００２９】
さらに好ましくは、電子システムのシステム・レベルのテストを行う方法が提供され、この方法は、ビルトイン・セルフテスト機構にシステム・レベル・テストのアルゴリズムを提供するステップと、テスト・アルゴリズムを保管する機構にシステム・レベル・テストのアルゴリズムを転送するステップと、システム・レベル・テストのアルゴリズムを使用してビルトイン・セルフテスト機構を操作するステップとを含む。
【発明の実施の形態】
【００３０】
以下で、本発明の好ましい実施形態について、添付図面を参照して単なる例として説明する。
【００３１】
次いで図面、具体的には図１を参照すると、プログラマブル・メモリＢＩＳＴモジュールの例示的アーキテクチャの高レベル・ブロック図を示している。このアーキテクチャの中心となるのはプログラマブル・メモリＢＩＳＴコントローラ１０であり、これは、マイクロコード・ベースのコントローラ１００、命令ストア・モジュール３０（いずれも図３に示す）、および命令デコード・モジュール２０を含むことが好ましい。
【００３２】
命令デコード・モジュールは、テストを行うメモリを動作させるための、データ（４０）、アドレス（５０）、および信号生成器の制御（６０）を含むデジタル信号を生成、またはその生成を制御する。また、一般には、テストを行うメモリ部分の選択（７０）と、テスト命令をロードし、テスト中のメモリから分析のためにテスト信号に対する応答を取り出すためのポートの選択（８０）も提供することが望ましい。コントローラ１０と信号生成器および選択器４０〜８０との間に双方向の通信を表しているが、これは、コントローラによる制御と、個々のジェネレータとセレクタのステータスの報告、次の命令の呼び出しとの両方を意味する。メモリへの単方向の通信は、ＢＩＳＴ機構は主として対象とするメモリ構造の動作に関連することを意味し、一方、テスト手順に応じたメモリからの信号の取り出しの提供はＢＩＳＴ機構内で提供することができるが、このような機構は一般に当業者にはよく理解されているので、これ以上説明する必要はない。
【００３３】
製造レベルおよび基板レベルのテストの開発と初期化を図２に表す。このプロセスは、上記で示唆したような機能的要素間の通信など特定のチップ機能に対応するように設計しなければならない組み込み型メモリを含む集積回路の設計工程で開始される（１１０）。メモリ構造の設計が、これまでに適切なテストが開発されていない新しい設計であると仮定すると、メモリ・テストのアルゴリズムは、一般には、１１５に示すように、そのメモリ構造が制御されることによって提供しなければならない複数の振る舞いの記述としてアプローチされる。次いで１２０に示すようにこの振る舞いのセットをコンパイルして、メモリ構造に適用する信号を生成してそれらの振る舞いを実行させる、サポートされる命令のリストにする。
【００３４】
一般には、製造中または組み立て中の異なる時点にチップまたは基板あるいはその両方の機能性をテストするためにいくつかのテストが開発される。こうしたテスト・アルゴリズムのすべてまたは複数は、特定の応用例に利便または適切であるように、製造工程またはラインの一部として使用される外部のテスト装置のメモリに常駐させるか、または、オペレータの意思で選択するか、あるいは自動化することができる。特定のテスト手順が選択されると、１２５で、テスト手順のタイプを製造レベルのテスト・タイプまたは基板レベルのテスト・タイプのいずれかに決定する。
【００３５】
テストが製造レベル・タイプであり、ＢＩＳＴ機構の命令ストア・モジュールがレジスタ・ファイル・タイプであり、かつスキャン可能である場合（この説明のための仮定と同様）は、１３０で命令のスキャン・ロード可能なビット・ストリングが生成され、１３５に示すようにスキャン入力に適用される。このビット・ストリングは次いで、適切な数のスキャン・クロックをプログラマブル・メモリＢＩＳＴコントローラ１０に適用してそのビット・ストリングを命令ストア・モジュール３０にロードすることにより、命令としてロードされる。
【００３６】
これに対し、テストが基板レベル・タイプである場合は、１４５に示すようにＩＥＥＥ１１４９．１規格に準拠するビット・ストリングを生成し、１５０に示すように適切な数のクロック・サイクルを適用することにより、適切なＩＥＥＥ１１４９．１命令を命令ストア・モジュールに命令としてロードする。次いで１５５に示すように、このビット・ストリングをテスト・データ・インタフェース（ＴＤＩ）に適用し、１６０に示すようにテスト・アクセス・ポート（ＴＡＰ）コントローラをＳＨＩＦＴ−ＤＲ状態にセットし、１６５に示すように、適切な数のクロック・サイクルを適用してビット・ストリングを命令ストア・モジュール３０に転送する。
【００３７】
上記のように、製造レベル・テストおよび基板レベルの組み立て時のテストのいずれでも、選択されたメモリ・テスト・アルゴリズムを表すビット・ストリングを初めに外部テスタのバッファにロードする。適切なスキャン・プロトコルを使用することにより、外部テスタはそのビット・ストリングを命令ストア・モジュールにロードする。したがってプログラマブル・メモリＢＩＳＴは外部テスタの使用可能性に依存し、したがって、本発明の実施形態がなければ、テスト・アルゴリズムを表すビット・ストリングを用いてプログラマブル・メモリＢＩＳＴを初期化するために外部テスタを利用できないシステム・レベル・テストには使用することができない。
【００３８】
次いで図３および４を参照して、システム・レベル・テストにも使用できるプログラマブル・メモリＢＩＳＴ機構のアーキテクチャについて説明する。図１に示すプログラマブル・メモリＢＩＳＴ機構のアーキテクチャ、および特にプログラマブル・メモリＢＩＳＴコントローラ１０は図３のように概念化することもでき、主にマイクロコード・ベースのコントローラ１００と命令デコード・モジュールを備える。コントローラ１００は命令デコーダ・モジュール２０に命令を提供し、ステータス信号と次の命令の要求をモジュール２０から受け取る。命令デコード・モジュールは、テスト信号パターンとシーケンスをテスト中のメモリ構造に供給する特定の信号ジェネレータまたはレジスタあるいはその両方と通信する。マイクロコード・ベースのコントローラ１００は、外部テスタ、またはパワーアップ状態検出器などの関連する回路から、テスタ初期化用のテスト命令、ステータス信号、および制御信号も受け取る。
【００３９】
図１との関連で上述したように、コントローラ１００は命令ストア・モジュール３０も備え、また本発明の好ましい実施形態によると、外部テスタまたは上記のような関連する回路から、テスト命令、制御信号、およびステータス信号を受け取る命令記憶コントローラ２００を備える。さらに、本発明の好ましい実施形態によると、命令記憶コントローラ２００への入力として初期化記憶モジュール２１０も提供される。
【００４０】
命令記憶コントローラ２００の主要機能は、テスト手順が呼び出されても外部テスタからテスト命令を得られる状態でないときに、活動化信号２２０を初期化記憶モジュール２１０に提供することである。この活動化信号２２０を受け取ると、初期化記憶モジュールは、デフォルト・テスト命令とステータス信号（読み出しの完了を表す）を記憶コントローラ２００に提供する。必要な場合、あるいはその他の方法では得られない場合は、クロック信号も初期化記憶モジュールから提供することができる。
【００４１】
初期化記憶モジュール２１０に保管されたデフォルト・テスト命令は、システム・レベル・テスト向けとすることが好ましいが、このように用途を制限することに技術的な必要性はない。すなわち、プログラマブル・メモリＢＩＳＴコントローラ１０の命令ストア・モジュール３０に保管して、そこから通常の方式でテスト手順を実行できるように、任意の所望のテストを保管し、デフォルト・テストとして供給することができる。さらに、初期化記憶モジュール２１０から命令ストア・モジュール３０にデフォルトのテスト命令を転送するので、特に図５から明らかなように、製造レベル・タイプまたは基板レベル・タイプの特定のテストのための命令をロードする容易性は、本発明の好ましい実施形態をプログラマブル・メモリＢＩＳＴコントローラに含めることによっては影響を受けない。
【００４２】
図５は、本発明の好ましい実施形態による初期化動作を表す。ステップ１１０〜１６５は１２５’を除いては、図２に示し、先に説明したものと同じであることが認識されよう。ただし、図５に表す本発明の好ましい実施形態では、テスト・タイプの決定は、製造レベル、基板レベル、およびシステム・レベルの３つの可能性を区別する。製造レベルと基板レベルのテストの区別は影響を受けない。
【００４３】
本発明の好ましい実施形態では、システム・レベル・テストは、外部テスタからの命令がないことによって区別することができる。ただし、テスト・コマンドまたは特定のテスト・コマンド自体のソースの区別など他の技術も使用することができ、複数の初期化記憶モジュールが提供される場合には、選択された初期化記憶モジュール２１０からの命令の転送を要求することもできる。デフォルトとして選択的に供給することが可能なテスト・タイプの数の唯一の制限は、容易に区別することのできる状態の数と、外部テスタを容易に使用することができない異なるシステムや他レベルのテストのための命令を生成するために、ストレージまたは他のハードウェアに効率的に割り当てられると考えられるチップ・エリアの量である。
【００４４】
テストが呼び出され、外部テスタからテスト命令が得られないと判断されると、先に説明し、図５の３１０に示すように、信号２２０によって初期化記憶モジュールが活動化される。初期化記憶モジュール２１０は活動化されると、図５の３２０に示すように、デフォルト・テスト命令を生成して、その命令をプログラマブル・メモリＢＩＳＴコントローラ１０の命令ストア・モジュール３０にロードする。ただし、テスト命令が実際に得られる場合には、初期化記憶モジュールは活動化されず、基板レベルまたは製造レベルのテスト命令が通常の方式でロードされる。
【００４５】
上述の内容に照らすと、本発明の好ましい実施形態は、ビルトイン・セルフテスト機構の追加的な有用性と機能性を提供し、したがってチップ空間の使用と割り当ての効率を改善する。本発明の好ましい実施形態は、プログラマブル・メモリＢＩＳＴ機構のプログラミングの完全なフレキシビリティを可能にし、一方では、組み込み型メモリを含むチップまたはそのようなチップを含む基板あるいはその両方の使用が開始された後のシステム・レベル・テストなど、外部テスタに依存しない追加的な所望のテストを行うことを可能にする。
【図面の簡単な説明】
【図１】
プログラマブル・メモリＢＩＳＴ機構の例示的アーキテクチャの高レベル・ブロック図である。
【図２】
製造レベルおよび基板レベルのテストの際の初期化を説明する流れ図である。
【図３】
プログラマブル・メモリＢＩＳＴアーキテクチャの概略化した概観を表す高レベル・ブロック図である。
【図４】
本発明の好ましい実施形態による、図１または３に示すようなプログラマブル・メモリＢＩＳＴアーキテクチャのためのマイクロコード・ベース・コントローラの高レベル・ブロック図である。
【図５】
図２を超える追加的な機能として本発明の好ましい実施形態の動作を説明する流れ図である。
Claims (10)
- 組み込み型メモリおよびビルトイン・セルフテスト機構を含む集積回路であって、
外部テスタから提供されるテスト命令を受け取る手段を含むテスト命令を保管する手段と、
デフォルト・テスト命令を生成する手段と、
前記テスト命令を保管する手段に前記デフォルト・テスト命令を供給する手段と
を含む集積回路。 - 前記デフォルト・テスト命令を生成する手段が、初期化記憶手段を含む請求項１に記載の集積回路。
- 外部テスタからのテスト命令の不在に応答して前記デフォルト・テスト命令を生成する手段を活動化する手段をさらに含む請求項１または２に記載の集積回路。
- テスト動作を制御する手段をさらに含み、前記テスト動作を制御する手段は、命令記憶コントローラに制御信号を供給する手段を含み、さらに、前記テスト命令を保管する手段を含む請求項１ないし３のいずれかに記載の集積回路。
- 前記制御信号のみが前記命令記憶コントローラに供給されると前記デフォルト・テスト命令を生成する手段を活動化する手段をさらに含む請求項４に記載の集積回路。
- 前記制御信号が外部テスタから供給される請求項４または５に記載の集積回路。
- 前記制御信号が前記システム内から供給される請求項４または５に記載の集積回路。
- 前記デフォルト・テスト命令を生成する手段が、前記デフォルト・テスト命令を保管するメモリを含む請求項１ないし７のいずれかに記載の集積回路。
- 請求項１ないし８のいずれかに記載の集積回路を含む電子システム。
- 製造レベルおよび基板レベルのテストを行うためのビルトイン・セルフテスト（ＢＩＳＴ）機構をその中に有し、かつ、テスト・アルゴリズムを保管する手段を含む集積回路を含む電子システムにシステム・レベル・テストを行う方法であって、
前記ＢＩＳＴ機構からシステム・レベル・テストのアルゴリズムを提供するステップと、
前記システム・レベル・テストのアルゴリズムを、前記ＢＩＳＴ機構にテスト・アルゴリズムを保管する手段に転送するステップと、
前記システム・レベル・テストのアルゴリズムを使用して前記ＢＩＳＴ機構を操作する
ステップと
を含む方法。
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