KR20050055947A - 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치 - Google Patents

차동 데이터를 가지는 불휘발성 강유전체 메모리 장치 Download PDF

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Abstract

본 발명은 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치를 개시한다.
본 발명의 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치는, 멀티 비트라인 구조의 셀 어레이를 구비하며 저장하고자 하는 각 셀 데이터에 대한 차동 데이터를 저장하는 복수개의 셀 어레이 블럭 그룹들; 상기 복수개의 셀 어레이 블럭 그룹들에 의해 공유되며 상기 차동 데이터에 의해 유도된 센싱전압들을 전송하는 공통 데이터버스; 상기 셀 어레이 블럭 그룹 단위로 상기 차동 데이터에 의해 상기 메인 비트라인에 유도된 센싱전압들이 선택적으로 상기 공통 데이터버스로 인가되도록 제어하는 컬럼선택 제어부; 및 상기 공통 데이터버스를 통해 상기 센싱전압을 인가받으며, 상기 차동 데이터에 의해 유도된 두 센싱전압을 비교하여 상기 셀 데이터를 센싱하는 센스앰프부를 구비함으로써, 차동 데이터를 저장하는 두 개의 단위 셀(2T2C)를 이용하여 하나의 데이터를 저장하고, 두 단위 셀의 데이터(차동 데이터)를 동시에 센싱하여 셀 데이터를 검출함으로써 외부적 요인 및 셀의 상태에 둔감하면서 안정적으로 셀 데이터를 센싱할 수 있게 된다.

Description

차동 데이터를 가지는 불휘발성 강유전체 메모리 장치{FeRAM having differential data}
본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로서, 보다 상세하게는 서브 비트라인과 메인 비트라인을 구비하는 멀티 비트라인 구조의 메모리 셀 어레이 블럭에 차동 데이터를 저장하고 데이터 리드시 저장된 차동 데이터를 비교하여 데이터를 센싱함으로써 외부적 요인 및 셀의 상태에 둔감하면서 안정적으로 데이터를 출력할 수 있는 불휘발성 강유전체 메모리 장치에 관한 것이다.
일반적으로, 불휘발성 강유전체 메모리 장치 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM) 정도의 데이터 처리속도를 가지며, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.
FeRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다. 이와 같은 잔류분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 1은 일반적인 1T1C형의 불휘발성 강유전체 메모리 장치의 단위 셀을 나타낸 도면이다.
도 1의 단위 메모리 셀은 일방향으로 비트라인 BL이 형성되고, 비트라인과 교차하는 방향으로 워드라인 WL이 형성되며, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인 PL이 형성된다. 메모리 셀의 NMOS 트랜지스터 TR는 게이트 단자가 워드라인에 연결되고 소오스 단자는 비트라인에 연결된다. 그리고, 메모리 셀의 강유전체 캐패시터 FC는 두 단자중 제 1 단자가 NMOS트랜지스터의 드레인에 연결되고 제 2 단자는 플레이트 라인 PL에 연결된다.
도 2는 도 1의 단위 셀의 동작을 나타내는 타이밍도이다.
선택된 셀의 워드라인 WL과 플레이트 라인 PL이 활성화되면, 강유전체 캐패시터 FC에 저장된 데이터가 비트라인 BL에 인가된다.
도 3은 종래의 불휘발성 강유전체 메모리 장치에서 셀 데이터를 센싱하는 센스앰프 어레이의 구성을 나타내는 구성도이다.
센스앰프 어레이는 데이터 버스선 BUS(0) ∼ BUS(n)과 일대일 대응되는 복수개의 센스앰프들 S/A들을 구비한다. 각 센스앰프 S/A는 대응되는 데이터 버스선을 통해 인가되는 센싱전압과 기 설정된 기준전압 V_REF을 비교하여 셀 데이터를 센싱한다. 이때, 각 데이터 버스선의 센싱전압은 도 1 및 도 2에서와 같이 워드라인 WL 및 플레이트라인 PL이 활성화되어 선택된 어느 한 단위 셀에 저장된 데이터에 의해 유도된다.
그런데, 이처럼 기준 전압과 어느 한 단위 셀에 의해 유도된 센싱전압의 크기를 비교하여 해당 셀의 데이터를 센싱하는 방식하에서는, 외부의 영향에 의해 기준전압에 노이즈가 발생하게 되면 정확한 데이터 센싱이 이루어지지 않을 수 있다. 또한, 선택된 셀의 강유전체 캐패시터가 비정상(WEAK) 상태인 경우, 센싱전압이 작아지게 되어 해당 셀의 데이터를 정확히 센싱할 수 없게 된다. 더욱이, 칩이 동작 전압이 저전압화 되면서 이러한 문제는 더욱 크게 부각될 수 있다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 외부적 요인 및 셀의 상태에 둔감하면서 안정적으로 셀 데이터를 센싱할 수 있도록 하는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 차동 데이터를 갖는 불휘발성 강유전체 메모리 장치는, 하나의 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인에 센싱전압을 유도하는 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리 장치에 있어서, 상기 셀 어레이를 구비하며, 저장하고자 하는 각 셀 데이터에 대한 차동 데이터를 저장하는 복수개의 셀 어레이 블럭 그룹들; 상기 복수개의 셀 어레이 블럭 그룹들에 의해 공유되며 상기 차동 데이터에 의해 유도된 센싱전압들을 전송하는 공통 데이터버스; 상기 셀 어레이 블럭 그룹 단위로 상기 차동 데이터에 의해 상기 메인 비트라인에 유도된 센싱전압들이 선택적으로 상기 공통 데이터버스로 인가되도록 제어하는 컬럼선택 제어부; 및 상기 공통 데이터버스를 통해 상기 센싱전압을 인가받으며, 상기 차동 데이터에 의해 유도된 두 센싱전압을 비교하여 상기 셀 데이터를 센싱하는 센스앰프부를 구비한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 4는 본 발명의 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도이다.
본 발명의 불휘발성 강유전체 메모리 장치는 복수개의 셀 어레이 블럭 그룹(10), 공통 데이터버스(20), 컬럼선택 제어부(20) 및 센스앰프부(40)를 구비한다.
셀 어레이 블럭 그룹(10)은 동일한 구조를 가지며 서로 반대되는 데이터(차동 데이터)를 저장하는 두 개의 셀 어레이 블럭 BLK(0,0), /BLK(0,0)을 구비한다. 즉, 셀 어레이 블럭 BLK(0,0)과 셀 어레이 블럭 /BLK(0,0)에서 동일한 위치에 있는 두 단위 셀은 서로 반대되는 차동 데이터를 저장한다. 따라서, 하나의 셀 데이터를 저장하는데 두 개의 단위 셀(2T2C)이 사용되며, 두 단위 셀에 저장된 차동 데이터는 동시에 셀 어레이 블럭 그룹(10)으로부터 리드되거나 셀 어레이 블럭 그룹(10)에 라이트된다.
각 셀 어레이 블럭 BLK(0,0), /BLK(0,0)은 하나의 메인 비트라인에 다수개의 서브 비트라인이 선택적으로 연결되며, 각 서브 비트라인에는 복수개의 단위 셀들이 연결되는 멀티비트라인 구조를 갖는다. 이러한 셀 어레이 블럭 BLK(0,0), /BLK(0,0)는 워드라인 WL 및 플레이트라인 PL의 활성화 여부에 따라 선택된 단위 셀의 데이터가 서브 비트라인에 인가되면, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인의 센싱전압을 유도한다.
공통 데이터버스(20)는 복수개의 버스선 BUS(0) ∼ BUS(2m-1)을 구비하며, 복수개의 셀 어레이 블럭 그룹들(10)에 공유되어 리드 데이터 및 라이트 데이터를 전송한다. 셀 어레이 블럭들 BLK, /BLK의 메인 비트라인은 컬럼선택신호 CS(0,0) ∼ CS(0,2m-1), CS(1,0) ∼ CS(1,2m-1)에 따라 선택적으로 공통 데이터버스(20)와 연결된다.
컬럼선택 제어부(30)는 컬럼선택신호 CS(0,0) ∼ CS(0,2m-1), CS(1,0) ∼ CS(1,2m-1)를 선택적으로 발생시켜 셀 어레이 블럭들 BLK, /BLK로 출력한다. 특히, 본 발명의 컬럼선택 제어부(30)는 하나의 데이터를 리드 또는 라이트하기 위해 각 셀 어레이 블럭 그룹(10)을 구성하는 두개의 셀 어레이 블럭 BLK, /BLK에 대응되는 컬럼선택신호를 동시에 활성화시킨다.
센스앰프부(40)는 공통 데이터버스(20)의 센싱전압을 센싱하여 셀 데이터를판별한다. 센스앰프부(40)는 복수개의 센스앰프들 S/A을 구비한다. 각 센스앰프 S/A는 차동 데이터에 의해 두개의 버스선에 유도된 두 센싱전압을 센싱하고 센싱된 두 센싱전압을 이용하여 하나의 셀 데이터를 판별한다. 즉, 종래의 센스앰프는 도 3과 같이 각 버스선의 센싱전압을 기준전압과 비교하여 셀 데이터를 판별하였으나, 본 발명의 센스앰프부(40)는 셀 어레이 블럭 그룹(10)의 차동 데이터에 의해 유도된 두 센싱전압을 센싱하여 셀 데이터를 판별한다는데 큰 차이가 있다.
도 5는 도 4의 각 셀 어레이 블럭 BLK, /BLK의 구성을 간략히 나타낸 구성도이며, 도 6 내지 도 9는 셀 어레이 블럭 BLK, /BLK의 구성을 보다 상세하게 나타낸 회로도이다.
각 두 셀 어레이 블럭 BLK, /BLK은 서로 대칭되는 두 단위 셀에 반대의 데이터를 저장하는 것 이외에는 그 구조 및 동작이 동일하므로 여기에서는 셀 어레이 블럭 BLK(0,0)의 구성만을 설명한다.
셀 어레이 블럭 BLK은 메인 비트라인 풀업(Pull-up) 제어부(10), 메인 비트라인 센싱 로드부(12), 복수개의 서브 셀 어레이(13), 및 컬럼 선택 스위치부(14)를 구비한다.
셀 어레이 블럭 BLK에는 하나의 메인 비트라인 MBL이 구비되며, 각 서브 셀 어레이 SCA(0) ∼ SCA(n-1)에는 하나의 서브 비트라인 SBL(0) ∼ SBL(n-1)이 구비되어 메인 비트라인 MBL을 공유한다. 메인 비트라인 MBL은 컬럼 선택 스위치부(14)를 통해 공통 데이터버스부(20)와 선택적으로 연결된다.
도 6은 도 5의 메인 비트라인 풀업 제어부(11) 및 메인 비트라인 센싱 로드부(12)에 관한 상세 회로도이다.
메인 비트라인 풀업 제어부(11)는 프리차지시 메인 비트라인 풀업 제어신호 MBLPUC에 따라 메인 비트라인 MBL을 풀업시키는 PMOS 트랜지스터 P1을 구비한다. PMOS 트랜지스터 P1의 소오스 단자와 드레인 단자는 각각 전원전압단 VCC와 메인 비트라인 MBL에 연결되고, 게이트 단자를 통해 메인 비트라인 풀업 제어신호 MBLPUC를 인가받는다.
메인 비트라인 센싱 로드부(12)는 메인 비트라인 MBL의 센싱 로드를 제어하는 PMOS 트랜지스터 P2를 구비한다. PMOS 트랜지스터 P2의 소오스 단자와 드레인 단자는 각각 전원전압단 VCC와 메인 비트라인 MBL에 연결되고, 게이트 단자를 통해 메인 비트라인 제어신호 MBLC를 인가받는다.
도 7은 도 5의 컬럼 선택 스위치부(14)에 관한 상세 회로도이다.
컬럼 선택 스위치부(14)는 컬럼선택신호 CS(0,0)에 따라 메인 비트라인 MBL과 공통 데이터버스(20)를 선택적으로 연결시킨다. 이러한 컬럼 선택 스위치부(14)는 컬럼선택신호 CS(00)을 반전시켜 반전된 컬럼선택신호 /CS(0,0)를 출력하는 인버터 IV1, 메인 비트라인 MBL과 공통 데이터버스(20) 사이에 연결되며 게이트 단자로 컬럼선택신호 CS(0,0), /CS(0,0)를 각각 인가받는 NMOS 트랜지스터 N1 및 P3를 구비한다.
도 8은 도 5의 서브 셀 어레이 SCA(0) ∼ SCA(n-1) 중 어느 한 서브 셀 어레이 SCA(n-1)에 관한 상세 회로도이다.
서브 비트라인 선택신호 SBSW1가 활성화되면 NMOS 트랜지스터 N6이 턴온 되어 메인 비트라인 MBL의 로드가 한개의 서브 비트라인 SBL(n-1) 수준으로 부담된다. 또한, 서브 비트라인 풀다운 신호 SBPD가 활성화되어 NMOS 트랜지스터 N4가 턴온 되면, 서브 비트라인 SBL(n-1)은 접지전압 레벨로 조정된다.
서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL(n-1)에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2는 서브 비트라인 풀업 신호 SBPU와 서브 비트라인 SBL(n-1) 사이의 신호 흐름을 조정하는 신호이다.
예컨대, 저 전압시 높은 전압을 발생시키고자 하는 경우, 우선 전원전압 VCC 보다 높은 전압을 서브 비트라인 풀업 신호 SBPU로 공급한다. 다음에, 서브 비트라인 선택신호 SBSW2를 활성화시켜 NMOS 트랜지스터 N5를 턴온 시킨다. 이로써, 서브 비트라인 SBL(n-1)에 높은 전압을 공급할 수 있게 된다.
NMOS 트랜지스터 N2는 접지전압단과 NMOS 트랜지스터 N3 사이에 연결되고 게이트 단자로 메인 비트라인 풀다운 신호 MBPD를 인가받는다. NMOS 트랜지스터 N3은 NMOS 트랜지스터 N2과 메인 비트라인 MBL 사이에 연결되고 게이트 단자는 서브 비트라인 SBL(n-1)과 연결된다. NMOS 트랜지스터 N3는 메인 비트라인 풀다운 신호 MBPD가 활성화시, 서브 비트라인 SBL(n-1)의 센싱전압의 크기에 따라 메인 비트라인 MBL에서 접지전원으로 누설되는 전류량을 조절한다. 메인 비트라인 MBL의 센싱전압의 크기는 NMOS 트랜지스터 N3에 의해 누설되는 전류량에 따라 결정된다.
예컨대, 선택된 셀의 데이터값이 하이이면, 높은 전압이 서브 비트라인 SBL(n-1)에 인가된다. 이로인해 NMOS 트랜지스터 N3에 흐르는 전류량이 많아져 메인 비트라인 MBL의 전압 레벨을 많이 다운시킨다. 이에 반해, 선택된 셀의 데이터가 로우이면, 낮은 전압이 서브 비트라인 SBL(n-1)에 인가된다. 이로인해 NMOS 트랜지스터 N3에 흐르는 전류량이 적어져 메인 비트라인 MBL의 전압 레벨이 조금만 다운된다. 메인 비트라인 MBL의 센싱전압은 컬럼선택신호 CS(0,0)에 따라 선택적으로 버스선 BUS(0)에 인가되어 센스앰프부(40)에서 센싱된다.
도 9는 도 4에 따른 2T2C 구조로 데이터를 센싱하는 회로의 구조를 나타내는 회로도이며, 도 10은 도 9의 동작을 설명하기 위한 타이밍도이다.
상술한 바와 같이, 본 발명에서는 서로 반대되는 데이터를 저장하는 동일한 구조의 두 셀 어레이 블럭 BLK, /BLK이 하나의 셀 어레이 블럭 그룹(10)을 이루며, 데이터의 라이트 및 리드는 셀 어레이 블럭 그룹(10) 단위로 이루어진다. 즉, 셀 어레이 블럭 BLK(0,0)의 단위 셀 C1과 이에 대응되는 셀 어레이 블럭 /BLK(0,0)의 단위 셀 C2에는 서로 반대되는 차동 데이터가 저장되고, 데이터 리드시 이 두 셀 데이터가 동시에 센싱된다.
워드라인 WL(0)과 플레이트라인 PL(0)이 활성화되면, 단위 셀 C1의 데이터 D1 또는 D0는 서브 비트라인 SBL(n-1)에 인가되고, 단위 셀 C2의 데이터 /D1 또는 /DO는 서브 비트라인 /SBL(n-1)에 인가된다. 서브 비트라인 SBL(n-1), /SBL(n-1)에 인가된 데이터에 따라 NMOS 트랜지스터 N3에 의해 메인 비트라인 MBL, /MBL에 센싱전압이 유도된다.
메인 비트라인 MBL, /MBL에 유도된 센싱전압은 컬럼선택신호 CS(0,0), CS(0,1)의 활성화로 공통 데이터버스 BUS(0) 및 BUS(1)에 각각 인가된다. 즉, 컬럼선택 제어부(30)는 하나의 데이터 D1을 센싱하기 위해 두 개의 컬럼선택신호 CS(0,0) 및 CS(0,1)를 동시에 발생시킨다.
센스앰프 S/A는 공통 데이터버스 BUS(0) 및 BUS(1)의 센싱전압을 동시에 인가받아 비교하며, 그 비교결과를 이용하여 단위 셀 C1에 저장된 데이터 D1 또는 D0를 센싱한다. 센스앰프 S/A는 센싱된 결과 SA_OUT를 외부로 출력하기 위해 미도시된 데이터 버퍼로 전송한다.
데이터 센싱이 완료되면, 서브비트라인 풀다운 신호 SBPD가 활성화되어 서브 비트라인 SBL(n-1), /SBL(n-1)을 풀다운 시킨다.
이처럼, 본 발명에서는 두 개의 단위 셀에 저장된 서로 반대되는 두 데이터(차동 데이터)를 비교하여 데이터를 센싱하므로, 두 단위 셀 중 어느 한 단위 셀의 강유전체 캐패시터가 비정상(WEAK)상태인 경우에도 보다 정확하게 셀 데이터를 센싱할 수 있게 된다. 또한, 데이터 센싱시 기준전압을 사용하지 않으므로 기준전압의 발생과 관련된 문제들이 발생되지 않는다.
도 11은 본 발명의 제 2 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도이다.
상술된 제 1 실시예에서는 이웃하는 두 셀 어레이 블럭으로 하나의 셀 어레이 블럭 그룹(10)을 형성하였었다. 그러나, 제 2 실시예에서는 공통 데이터버스(20)를 중심으로 상하 대칭되는 두 셀 어레이 블럭 BLK, /BLK으로 하나의 셀 어레이 블럭 그룹(10)을 형성한다.
따라서, 본 실시예에서의 컬럼선택 제어부(40)는 컬럼선택신호 CS(0,0) 및 CS(1,0)를 동시에 활성화시킨다.
도 12는 도 11에 따른 2T2C 구조로 데이터를 센싱하는 회로 구조를 나타내는 회로도이며, 도 13은 도 12의 동작을 설명하기 위한 타이밍도이다.
워드라인 WL과 플레이트라인 PL이 활성화되면, 단위 셀 C1의 데이터 D1 또는 D0는 서브 비트라인 SBL에 인가되고, 단위 셀 C2의 데이터 /D1 또는 /DO는 서브 비트라인 /SBL에 인가된다. 서브 비트라인 SBL, /SBL에 인가된 데이터에 따라 메인 비트라인 MBL, /MBL에 센싱전압이 유도된다.
메인 비트라인 MBL, /MBL에 유도된 센싱전압은 컬럼선택신호 CS(0,0), CS(1,0)의 활성화로 공통 데이터버스 BUS(0) 및 BUS(1)에 각각 인가된다. 센스앰프 S/A는 공통 데이터버스 BUS(0) 및 BUS(1)의 센싱전압을 동시에 인가받아 비교하며, 그 비교결과를 이용하여 단위 셀 C1에 저장된 데이터 D1 또는 D0를 센싱한다. 센스앰프 S/A는 센싱된 결과 SA_OUT 0를 외부로 출력하기 위해 미도시된 데이터 버퍼로 전송한다.
데이터 센싱이 완료되면, 서브비트라인 풀다운 신호 SBPD가 활성화되어 서브 비트라인 SBL. /SBL을 풀다운 시킨다.
상술한 바와 같이, 본 발명의 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치는 차동 데이터를 저장하는 두 개의 단위 셀(2T2C)를 이용하여 하나의 데이터를 저장하고, 두 단위 셀의 데이터(차동 데이터)를 동시에 센싱하여 셀 데이터를 검출함으로써 외부적 요인 및 셀의 상태에 둔감하면서 안정적으로 셀 데이터를 센싱할 수 있게 된다.
도 1은 일반적인 1T1C형의 불휘발성 강유전체 메모리 장치의 단위 셀을 나타낸 도면.
도 2는 도 1의 단위 셀의 동작을 나타내는 타이밍도.
도 3은 종래의 불휘발성 강유전체 메모리 장치에서 셀 데이터를 센싱하는 센스앰프 어레이의 구성을 나타내는 구성도.
도 4는 본 발명의 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도.
도 5는 도 4의 각 셀 어레이 블럭 BLK, /BLK의 구성을 간략히 나타낸 구성도.
도 6은 도 5의 메인 비트라인 풀업 제어부 및 메인 비트라인 센싱 로드부에 관한 상세 회로도.
도 7은 도 5의 컬럼 선택 스위치부에 관한 상세 회로도.
도 8은 도 5의 서브 셀 어레이 중 어느 한 서브 셀 어레이에 관한 상세 회로도.
도 9는 도 4에 따른 2T2C 구조로 데이터를 센싱하는 회로의 구조를 나타내는 회로도.
도 10은 도 9의 동작을 설명하기 위한 타이밍도.
도 11은 본 발명의 제 2 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도.
도 12는 도 11에 따른 2T2C 구조로 데이터를 센싱하는 회로 구조를 나타내는 회로도.
도 13은 도 12의 동작을 설명하기 위한 타이밍도.

Claims (5)

  1. 하나의 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인에 센싱전압을 유도하는 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리 장치에 있어서,
    상기 셀 어레이를 구비하며, 저장하고자 하는 각 셀 데이터에 대한 차동 데이터를 저장하는 복수개의 셀 어레이 블럭 그룹들;
    상기 복수개의 셀 어레이 블럭 그룹들에 공유되며 상기 차동 데이터에 의해 유도된 센싱전압들을 전송하는 공통 데이터버스;
    상기 셀 어레이 블럭 그룹 단위로 상기 차동 데이터에 의해 상기 메인 비트라인에 유도된 센싱전압들이 선택적으로 상기 공통 데이터버스로 인가되도록 제어하는 컬럼선택 제어부; 및
    상기 공통 데이터버스를 통해 상기 센싱전압을 인가받으며, 상기 차동 데이터에 의해 유도된 두 센싱전압을 비교하여 상기 셀 데이터를 센싱하는 센스앰프부를 구비하는 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치.
  2. 제 1항에 있어서, 상기 셀 어레이 블럭 그룹은
    상기 셀 어레이를 구비하며, 상기 서브 비트라인에 연결된 제 1 단위 셀에 상기 셀 데이터를 저장하는 제 1 셀 어레이 블럭; 및
    상기 제 1 셀 어레이 블럭과 동일한 구조를 가지며, 상기 제 1 단위 셀과 동시에 활성화되는 제 2 단위 셀에 상기 셀 데이터와 반대되는 데이터를 저장하는 제 2 셀 어레이 블럭을 구비하는 것을 특징으로 하는 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치.
  3. 제 2항에 있어서, 상기 제 1 셀 어레이 블럭과 상기 제 2 셀 어레이 블럭은 상기 상기 공통 데이터버스의 상부 또는 하부에서 이웃하게 배치되는 것을 특징으로 하는 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치.
  4. 제 2항에 있어서, 상기 제 1 셀 어레이 블럭과 상기 제 2 셀 어레이 블럭은 상기 공통 데이터버스를 중심으로 상하 대칭되게 배치되는 것을 특징으로 하는 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치.
  5. 제 3항 또는 제 4항에 있어서, 상기 컬럼선택 제어부는
    상기 제 1 셀 어레이 블럭 및 상기 제 2 셀 어레이 블럭의 메인 비트라인에 각각 유도된 두 센싱전압들이 상기 공통 데이터버스에 동시에 인가되도록 제어하는 것을 특징으로 하는 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치.
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