KR100422590B1 - 강유전체 메모리 장치에서의 기준전압 발생 장치 - Google Patents

강유전체 메모리 장치에서의 기준전압 발생 장치 Download PDF

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Abstract

본 발명은 셀의 편차에 의한 기준전압 변동을 줄여서 안정된 기준전압을 발생하도록 하는 강유전체 메모리의 기준전압 발생 장치를 제공하기 위한 것으로, 이를 위해 본 발명은, 한 개의 기준 워드라인에 게이트가 연결되며 일측이 비트라인에 연결된 N(N은 짝수)개의 스위칭 트랜지스터; 일측이 상기 스위칭 트랜지스터의 타측에 연결되며, 타측이 기준 플레이트 라인에 연결되어 상기 하나의 스위칭 트랜지스터와 하나의 기준셀을 형성하는 N개의 강유전체 캐패시터; 기준 이퀄라이징 신호를 게이트 입력으로 하고, 소스가 전원전압단에 연결되며 드레인이 홀수번째의 비트라인에 연결된 기준셀의 스토리지노드에 연결되어 상기 홀수번째의 캐패시터에 데이타 "1"을 재저장하기 위한 피모스트랜지스터; 레스트 신호를 게이트 입력으로 하고, 소스가 접지전압단에 연결되며 드레인이 짝수번째의 비트라인에 연결된 기준셀의 스토리지노드에 연결되어 상기 짝수번째의 캐패시터에 데이타 "0"을 재저장하기 위한 엔모스트랜지스터; 및 상기 기준 이퀄라이징 신호를 게이트 입력으로 하며, 일측과 타측이 인접한 홀수 및 짝수번째 기준셀의 스토리지노드에 각각 연결되어 상기 데이타 "1"과 데이타 "0"의 평균을 내기 위한 N/2개의 이퀄라이징 트랜지스터을 포함하는 강유전체 메모리의 기준전압 발생 장치를 제공한다.

Description

강유전체 메모리 장치에서의 기준전압 발생 장치{Apparatus for generating a reference voltage in ferroelectric memory device}
본 발명은 강유전체 캐패시터 메모리 셀을 사용한 비휘발성 강유전체 반도체 메모리 장치에 관한 것으로서, 특히 기준전압 발생을 위한 강유전체 더미셀의 특성에 공정시 편차가 발생하여도 기준전압 변동을 줄여서 안정된 기준전압을 발생하며, 기준셀 데이타를 재저장하는 트랜지스터의 개수를 줄여서 소자의 면적을 감소시킬 수 있는 기준전압 발생 장치에 관한 것이다.
먼저, 강유전체 캐패시터의 특성을 살펴보면, 도 1은 강유전체 캐패시터의 양단 전압에 따른 관계를 도시한 것으로서, 강유전체 물질을 유전체로 사용하는 캐패시터 양단의 전압(V)과 유기된 전하량(Q) 사이에 히스테리시스(Hysterisys) 관계가 있음을 보여준다. 강유전체 캐패시터는 양단의 전압차가 "0"V일 때 유기된 전하량이 'A', 'B' 두가지 상태로 존재하여 전원의 공급이 없어도 2진 형태의 데이터("0", "1")를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 캐패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다. 또한, 강유전체 캐패시터의 양단에 인가되는 전압의 크기에 따라 강유전체 내의 분극상태가 변화하여 캐패시터에 저장된 전하량이 변화한다.
'A' 또는 'B'상태의 분극을 유지하고 있는 강유전체 캐패시터에 충분히 큰 음의 전압, 예컨대 "-Vp"을 인가하면, 상기 도 1의 히스테리시스 곡선을 따라 캐패시터가 스위칭되면서 'C' 방향으로 분극 상태가 변화하여 스위칭 전하량의 변화 ΔQ1(Switching charge)를 발생시키며, 다시 캐패시터 양단의 전압을 "0V"로 만들면 'B'상태로 이동하게 된다. 계속해서, 'B'상태에서 양의 전압을 인가하면 'D'상태로 분극상태가 바뀌고 다시 이 양의 전압을 제거하여 "0V"로 만들면, 'A'상태로 되돌아간다. 만일 강유전체 캐패시터의 분극상태가 'B'상태일 때, "-Vp" 전압을 인가하면 비스위칭 전하량 ΔQ0(Non-switching charge)의 전하량이 발생되며, 다시 "-Vp" 전압을 제거하여 양단의 전압을 "0V"로 만들면 'B'상태로 돌아온다.
도 2는 종래기술에 따른 오픈 비트라인 형태 강유전체 메모리 소자의 셀 어레이를 도시한 상세회로도이다.
도 2를 참조하면, 오픈 비트라인 형태 강유전체 메모리 소자의 셀 어레이는 이퀄라이징 신호 EQT를 게이트 입력으로 하며, 두개의 정비트라인에 일측과 타측이 연결되어 연결된 두 정비트라인의 평균값을 얻기 위한 다수개의 이퀄라이징 트랜지스터(N1)와, 기준전압를 발생하기 위한 다수개의 기준셀(20)과 다수개의 메모리셀(21)과, 정비트라인의 전압을 하나의 입력으로 하여 감지 및 증폭하는 다수개의 감지증폭기(22) 및 부비트라인을 통하여 상술한 바와 같은 구성과 동일하게 대칭 구조를 가지며, 비트라인을 통해 상기 감지증폭기(22)의 다른 하나의 입력으로 연결되는 셀어레이(23)를 구비하여 구성된다상기한 바와 같이 이루어지는 종래의 강유전체 메모리 셀 어레이의 동작을 상세히 설명한다.
한개의 워드라인(WLT1 ∼ WLTn)에 한개의 비트라인(bit<1:n>)이 서로 교차하여 한개의 트랜지스터(N210)와 한개의 강유전체 캐패시터(C21)로 구성된 셀(21)이 형성되며, 플레이트 라인(PLT1 ∼ PLTn)은 워드라인(WLT1 ∼ WLTn)과 서로 평행하며, RWLT와 RWLB는 감지증폭시 사용되는 기준전압을 발생하기 위한 기준셀 워드라인(Reference cell Word Line)이다.
한편, 인접한 기준셀에는 서로 다른 데이타가 저장되는 바, 예컨대, 홀수번째 비트라인에는 "0" 데이타가 저장되며, 짝수번째 비트라인에는 "1" 데이타가 저장된다.
도 3은 상기 도 2의 강유전체 메모리 실시예를 동작시키기 위한 타이밍도로서, 도 3을 참조하여 상세히 설명한다.
워드라인 WLT1에 연결된 셀(21)이 선택되었다고 가정하여 칩 인에이블 신호 CEB가 로우로 천이되면, 칩은 액티브 모드(Active mode)로 들어가며 WLT1이 인에이블되고 PLT1도 인에이블되어 강유전체 캐패시터의 분극을 변화시킨다. 즉, 데이타 "1"인 경우 상기 도 1의 'A' 상태에서 'C' 상태로 스위칭 전하량 ΔQ1이 비트라인에 유기되며, 데이타 "0"인 경우 상기 도 1의 'B' 상태에서 'C' 상태로 비스위칭 전하량 ΔQ0가 비트라인 bit1에 유기된다.
상기 bit1에 유기된 전압을 완전한 씨모스(CMOS) 레벨로 만들기 위해서는 증폭기와 기준전압이 요구되는데, 이러한 기준전압은 데이타 "1"의 비트라인 전압과데이타 "0"의 비트라인 전압의 중간값이 되어야 한다.
상기 기준전압 발생을 위하여 RWLB가 인에이블되고 짝수 비트라인의 기준셀에는 데이타 "0"이 홀수 비트라인의 기준셀에는 데이타 "1"이 저장되어 EQB가 인에이블된다.
EQB가 인에이블되면, ΔQ1과 ΔQ0의 평균값이 비트라인에 실리게 되어 기준전압은 데이타 "1" 비트라인 전압과 데이타 "0" 비트라인 전압의 중간값이 된다.
상기 EQB는 감지증폭기(22) 인에이블 신호 SAN이 인에이블되기 전에 디스에이블되고, 상기 SAN이 인에이블되면 상기 감지증폭기(22)는 동작하여 비트라인을 완전한 씨모스 레벨로 증폭한다.
데이타 "1"인 경우 상기 비트라인은 '로직하이'가 되며, 데이타 "0"인 경우에는 '로직로우'가 된다.
이러한 감지증폭이 완료되면, 데이타 "1"인 경우는 비트라인과 플레이트 라인은 '로직하이'이므로 상기 도 1의 'B' 상태에 있고, 데이타 "0"인 경우는 비트라인은 '로직로우'이고 플레이트 라인은 '로직하이'이므로 상기 도 1의 'C' 상태가 된다.
CEB가 '로직로우'에서 '로직하이'로 천이되면, 칩은 프리차지모드로 들어가고, 읽혀진 데이타에 대한 재저장(Restore) 동작이 요구된다.
플레이트 라인이 디스에이블되어 "0V"가 되면, 데이타 "1"인 경우는 도 1의 'B' 상태에서 'D' 상태로 이동하며, 데이타 "0"인 경우는 'C' 상태에서 'B' 상태가 된다.
기준셀(20) 또한 재저장을 해주어야 하는데 PREB와 RESB를 '로직하이'로 하면, 데이타 "1"이 저장되는 기준셀(20)에서 두 트랜지스터(N201, N202)가 공통으로 접속된 소스의 전압은 '로직하이'가 되고 데이타 "0"이 저장되는 기준셀(20)에서 두 트랜지스터(N201, N202)가 공통으로 접속된 소스의 전압은 '로직로우'가 되며, 기준 플레이트 라인은 디스에이블되므로 각각 'D'와 'B' 상태가 된다. 상기 PREB를 다시 접지로 프리차지하면, 'D' 상태에서 'A' 상태가 되어 기준셀(20)은 재저장이 완료된다.
상기와 같이 이루어지는 종래의 강유전체 메모리의 기준전압 발생 장치는, 두개의 인접한 기준셀 만을 이용하여 기준전압을 발생한다. 그러나, 공정상의 이유로 강유전체 캐패시터의 특성이 위치에 따라 편차가 발생할 수 있고, 한 비트라인에 연결된 메모리 셀과 기준셀의 특성은 차이가 발생할 수 있다. 예컨대, 상기 도 1에 도시된 메모리 셀의 잔류분극값 'A', 'B' 또는 상기 도 1의 히스테리시스 곡선에서 X축과 만나는 전압인 강제전압(Coercive voltage)이 기준셀과 차이가 발생하면, 기준전압은 데이타 "1"과 데이타 "0"의 중간에서 어느 한쪽으로 치우치게 되어 센싱마진(Sensing margine)을 감소시켜서, 소자의 신뢰성을 감소시키는 원인이 된다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 선택된 모든 비트라인에 연결된 강유전체 더미셀로 부터 평균된 기준전압을 발생하게 함으로써, 기준전압의 균일도를 증가시켜 안정된 동작을 할 수 있도로 하는 강유전체 메모리 장치에서의 기준전압 발생 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 다른 목적은 각 기준셀의 데이타를 재저장하기 위한 트랜지스터의 개수를 줄여 소자의 면적을 감소시킬 수 있는 강유전체 메모리 장치에서의 기준전압 발생 장치를 제공하는데 있다.
도 1은 강유전체 캐패시터의 양단 전압에 따른 이력 특성을 도시한 그래프,
도 2는 종래기술에 따른 오픈 비트라인 구조의 강유전체 메모리 셀 어레이를 도시한 상세회로도,
도 3은 도 2에 따른 강유전체 메모리에서의 동작 특성을 도시한 타이밍도,
도 4는 본 발명의 일실시예에 따른 기준전압 발생 장치를 도시한 회로도,
도 5는 도 4에 따른 각 신호의 특성을 도시한 타이밍도,
도 6은 본 발명의 다른 실시예에 따른 기준전압 발생 장치를 포함하는 오픈 비트라인 구조의 강유전체 메모리 셀 어레이를 도시한 상세회로도,
도 7은 도 6에 따른 각 신호의 특성을 도시한 타이밍도.
* 도면의 주요 부분에 대한 설명
N41 ∼ N4n : 스위칭 트랜지스터
N51 ∼ N5n/2 : 이퀄라이징 트랜지스터
SN41 ∼ SN4n : 스토리지 노드
C41 ∼ C4n : 강유전체 캐패시터
P40 : 피모스 트랜지스터
N40 : 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명은, 한 개의 기준 워드라인에 게이트가 연결되며 일측이 비트라인에 연결된 N(N은 짝수)개의 스위칭 트랜지스터; 일측이 상기 스위칭 트랜지스터의 타측에 연결되며, 타측이 기준 플레이트 라인에 연결되어 상기 하나의 스위칭 트랜지스터와 하나의 기준셀을 형성하는 N개의 강유전체 캐패시터; 기준 이퀄라이징 신호를 게이트 입력으로 하고, 소스가 전원전압단에 연결되며 드레인이 홀수번째의 비트라인에 연결된 기준셀의 스토리지노드에 연결되어 상기 홀수번째의 캐패시터에 데이타 "1"을 재저장하기 위한 피모스트랜지스터; 레스트 신호를 게이트 입력으로 하고, 소스가 접지전압단에 연결되며 드레인이 짝수번째의 비트라인에 연결된 기준셀의 스토리지노드에 연결되어 상기 짝수번째의 캐패시터에 데이타 "0"을 재저장하기 위한 엔모스트랜지스터; 및 상기 기준 이퀄라이징 신호를 게이트 입력으로 하며, 일측과 타측이 인접한 홀수 및 짝수번째 기준셀의 스토리지노드에 각각 연결되어 상기 데이타 "1"과 데이타 "0"의 평균을 내기 위한 N/2개의 이퀄라이징 트랜지스터을 포함하는 강유전체 메모리의 기준전압 발생 장치를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 한 개의 기준 워드라인에 게이트가 연결되며 일측이 비트라인에 연결된 N(N은 짝수)개의 스위칭 트랜지스터; 일측이 상기 스위칭 트랜지스터의 타측에 연결되며, 타측이 기준 플레이트 라인에 연결되어 상기 하나의 스위칭 트랜지스터와 하나의 기준셀을 형성하는 N개의 강유전체 캐패시터; 기준 이퀄라이징 신호를 게이트 입력으로 하고, 소스가 전원전압단에 연결되며 드레인이 짝수번째의 비트라인에 연결된 기준셀의 스토리지노드에 연결되어 상기 짝수번째의 캐패시터에 데이타 "1"을 재저장하기 위한 피모스트랜지스터; 레스트 신호를 게이트 입력으로 하고, 소스가 접지전압단에 연결되며 드레인이 홀수번째의 비트라인에 연결된 기준셀의 스토리지노드에 연결되어 상기 홀수번째의 캐패시터에 데이타 "0"을 재저장하기 위한 엔모스트랜지스터; 및 상기 기준 이퀄라이징 신호를 게이트 입력으로 하며, 일측과 타측이 인접한 홀수 및 짝수번째 기준셀의 스토리지노드에 각각 연결되어 상기 데이타 "1"과 데이타 "0"의 평균을 내기 위한 N/2개의 이퀄라이징 트랜지스터를 포함하는 강유전체 메모리의 기준전압 발생 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 기준전압 발생 장치를 도시한 회로도이다.
도 4를 참조하면, 본 발명의 기준전압 발생 장치는, 한 개의 기준 워드라인(refwl)에 게이트가 연결되며 일측이 비트라인(bit<0:n>)에 연결된 N(N은 짝수)개의 스위칭 트랜지스터(N41 ∼ N4n)와, 일측이 스위칭 트랜지스터(N41 ∼ N4n)의 타측에 연결되며, 타측이 기준 플레이트 라인(refpl)에 연결되어 하나의 스위칭 트랜지스터(N41 ∼ N4n)와 하나의 기준셀(400-1 ∼ 400-n)을 형성하는 N개의 강유전체 캐패시터(C41 ∼ C4n)와, 기준 이퀄라이징 신호(refeq)를 게이트 입력으로 하고, 소스가 전원전압단(VCC)에 연결되며 드레인이 홀수번째의 비트라인에 연결된 기준셀의 스토리지노드(SN41)에 연결되어 홀수번째의 캐패시터에 데이타 "1"을 재저장하기 위한 피모스트랜지스터(P40)와, 레스트 신호(rest)를 게이트 입력으로 하고, 소스가 접지전압단(VSS)에 연결되며 드레인이 짝수번째의 비트라인에 연결된 기준셀의 스토리지노드(SN42)에 연결되어 짝수번째의 캐패시터에 데이타 "0"을 재저장하기 위한 엔모스트랜지스터(N40) 및 기준 이퀄라이징 신호(refeq)를 게이트 입력으로 하며, 일측과 타측이 인접한 홀수 및 짝수번째 기준셀의 스토리지노드에 각각 연결되어 데이타 "1"과 데이타 "0"의 평균을 내기 위한 N/2개의 이퀄라이징 트랜지스터(N51 ∼ N5n/2)를 구비하여 구성된다.
또한, 본 발명의 기준전압 발생 장치는, 한 개의 기준 워드라인(refwl)에 게이트가 연결되며 일측이 비트라인(bit<0:n>)에 연결된 N(N은 짝수)개의 스위칭 트랜지스터(N41 ∼ N4n)와, 일측이 스위칭 트랜지스터(N41 ∼ N4n)의 타측에 연결되며, 타측이 기준 플레이트 라인(refpl)에 연결되어 상기 하나의 스위칭 트랜지스터(N41 ∼ N4n)와 하나의 기준셀(400-1 ∼ 400-n)을 형성하는 N개의 강유전체 캐패시터(C41 ∼ C4n)와, 기준 이퀄라이징 신호(refeq)를 게이트 입력으로 하고, 소스가 전원전압단(VCC)에 연결되며 드레인이 짝수번째의 비트라인에 연결된 기준셀의 스토리지노드(SN41)에 연결되어 짝수번째의 캐패시터에 데이타 "1"을 재저장하기 위한 피모스트랜지스터(P40)와, 레스트 신호(rest)를 게이트 입력으로 하고, 소스가 접지전압단(VSS)에 연결되며 드레인이 홀수번째의 비트라인에 연결된 기준셀의 스토리지노드(SN42)에 연결되어 홀수번째의 캐패시터에 데이타 "0"을 재저장하기 위한 엔모스트랜지스터(N40) 및 기준 이퀄라이징 신호(refeq)를 게이트 입력으로 하며, 일측과 타측이 인접한 홀수 및 짝수번째 기준셀의 스토리지노드에 각각 연결되어 데이타 "1"과 데이타 "0"의 평균을 내기 위한 N/2개의 이퀄라이징 트랜지스터(N51 ∼ N5n/2)를 구비하여 구성된다.
상기한 구성을 갖는 본 발명의 강유전체 메모리 기준전압 발생 장치의 동작을 상세하게 설명한다.
짝수번째 비트라인의 기준셀에는 데이타 "1"이 홀수번째 비트라인의 기준셀에는 데이타 "0"이 저장되며, 이것의 반대의 경우도 가능하다.
상술한 종래의 실시예에서는 기준셀의 데이타 "1"과 데이타 "0" 전하량의 평균을 내기 위한 이퀄라이징 트랜지스터(도 2의 N1 참조)의 소스와 드레인은 인접 비트라인 사이에 연결되어 있었다. 그러나, 본 발명의 기준전압 발생 회로는 이퀄라이징 트랜지스터(N51 ∼ N5n/2)의 소스 및 드레인은 기준셀 스위칭 트랜지스터(N41 ∼ N4n)와 강유전체 캐패시터(C41 ∼ C4n)의 노드가 연결된 스토리지노드(SN41 ∼ SN4n)에 연결된다.
피모스 트랜지스터(P40)는 데이타 "1" 값을 재저장하기 위한 것이며, 엔모스 트랜지스터(N40)는 데이타 "0"의 값을 재저장하기 위한 것으로서, 상기 피모스 트랜지스터(P40)의 소스는 전원전압단(VCC)에 연결되며 드레인은 데이타 "1"이 저장된 기준셀의 스토리지노드(SN41)에 공통으로 연결된다.
만일 한 워드라인(refwl)에 연결된 비트라인(bit<1:n>)의 수가 256개라면, 128개의 기준셀에는 데이타 "1"이 저장되는데 128개 기준셀의 스토리지노드(SN41)는 피모스 트랜지스터(P40)의 드레인에 연결된다. 또한, 엔모스 트랜지스터(N40)의 소스는 접지전압단(VSS)에 연결되며, 드레인은 데이타 "0"이 저장된 기준셀의 스토리지노드(lopre)에 공통으로 연결된다.
기준셀(400-1 ∼ 400-n)의 플레이트 라인(refpl)은 기준 워드라인(refwl)에 평행하며, 통상적으로 플레이트 라인(refpl)을 접지전압단(VSS)에서 전원전압단(VCC)으로 구동하여 기준셀(400-1 ∼ 400-n)의 전하량을 상기 비트라인(bit<1:n>)에 유기시키는 바, 이러한 동작을 도 5를 참조하여 설명한다.
칩 인에이블 신호 CEB가 '로직하이'에서 '로직로우'로 천이하면, 셀 내의 소자는 액티브 모드로 활성화된다.
엔모스 트랜지스터(N40)의 게이트를 제어하는 rest와 이퀄라이징 트랜지스터(N51 ∼ N5n/2)의 게이트를 제어하는 refeq는 프리차지 모드에서 '로직하이'를 유지하고 있어서, hipre와 lopre는 VSS로 프리차지된다.
CEB가 '로직로우'로 액티브되면, rest는 '로직로우'가 되어 기준셀의 스토리지노드를 플로팅(Floating)시킨다. 이어서, 기준셀의 refwl과 refpl이 인에이블되면, 강유전체 캐패시터(C41 ∼ C4n)로부터의 전하량이 비트라인(bit<1:n>)에 유기된다.
한편, refeq는 '로직하이'이므로 데이타 "1"과 데이타 "0"의 평균 전하량이 상기 비트라인(bit<1:n>)에 유기되어 데이타 "0" 비트라인 전압과 데이타 "1" 비트라인 전압의 중간 값인 기준전압을 얻을 수 있게 된다.
이때, 한 워드라인(refwl)에 연결된 기준셀(400-1 ∼ 400-n)의 데이타 "1"의 스토리지노드(SN41)와 데이타 "0"의 스토리지 노드(SN42)는 서로 공통으로 연결되므로, 모든 기준셀(400-1 ∼ 400-n)의 평균값이 비트라인(bit<1:n>)에 유기도된다. 예컨대, 워드라인(refwl)에 연결된 바트라인(bit<1:n>)이 256개이면, 기준셀(400-1 ∼ 400-n)은 256개이고, 각각 같은 데이타가 저장된 기준셀의 스토리지 노드(SN41, SN42)는 128개씩 공통으로 연결된다.
따라서, 전술한 바와 같은 본 발명의 기준전압 발생 장치는 다음과 같은 장점이 있다.
첫번째로, 종래의 경우 단지 두개의 기준셀로부터 데이타 "1"과 데이타 "0"의 평균값을 이용하므로 만일 공정상의 불균일 등의 이유로 기준셀 캐패시턴스가 메모리셀과 차이가 발생하면, 발생된 기준전압은 데이타 "1"과 데이타 "0" 마진 중 한 쪽의 마진을 감소시켜 소자의 신뢰성을 감소시키는 반면, 본 발명의 경우 한 워드라인에 연결된 모든 셀의 평균값을 이용하므로, 공정상의 불균일 등으로 약간의 기준셀의 특성의 변화가 발생하여도 기준전압 자체의 변동은 미미하게 되므로 안정된 기준전압을 발생시킬 수 있다.
두번째로, 종래의 경우 기준셀의 데이타를 재저장하기 위한 트랜지스터가 비트라인마다 두개가 필요했으나, 본 발명의 경우 한 블럭에 두개 만이 필요하므로 소자의 면적을 줄일 수 있다.
계속해서 동작을 살펴 보면, 비트라인(bit<1:n>)에 기준전압이 유기된 후 refwl은 디스에이블된 후, 감지증폭기(도시하지 않음)를 인에이블시켜 비트라인(bit<1:n>)을 감지증폭한다.
refwl이 디스에이블된 후 이퀄라이징 트랜지스터(N51 ∼ N5n/2)는 디스에이블되어 기준셀(400-1 ∼ 400-n)의 재저장 동작을 준비하며, rest를 '로직하이'로 하여 SN42는 VSS로 프리차지되며, refeq를 '로직로우'로 하여 SN41는 '로직하이'로 프리차지된다.
또한, refpl이 디스에이블된 후, refeq가 다시 '로직하이'가 되면 강유전체 캐패시터(C41 ∼ C4n)의 재저장은 완료된다.
도 6은 본 발명의 다른 실시예에 따른 강유전체 기준전압 발생 장치를 포함하는 강유전체 메모리 셀 어레이를 도시한 상세회로도이다.
도 6을 참조하면, 한 개의 기준 워드라인(refwl_top)에 게이트가 연결되며 일측이 정비트라인(bit<1:n>)에 연결된 N(N은 짝수)개의 스위칭 트랜지스터(N61 ∼ N6n)와, 일측이 스위칭 트랜지스터(N61 ∼ N6n)의 타측에 연결되며, 타측이 기준 플레이트 라인(refpl_top)에 연결되어 하나의 스위칭 트랜지스터(N61 ∼ N6n)와 하나의 기준셀(600-1 ∼ 600-n)을 형성하는 N개의 강유전체 캐패시터(C61 ∼ C6n)와, 기준 이퀄라이징 신호(refeq_top)를 게이트 입력으로 하고, 소스가 전원전압단(VCC)에 연결되며 드레인이 홀수번째의 비트라인에 연결된 기준셀의 스토리지노드(hipre_top)에 연결되어 홀수번째의 캐패시터에 데이타 "1"을 재저장하기 위한 피모스트랜지스터(P60)와, 레스트 신호(rest_top)를 게이트 입력으로 하고, 소스가 접지전압단(VSS)에 연결되며 드레인이 짝수번째의 비트라인에 연결된 기준셀의 스토리지노드(lopre_top)에 연결되어 상기 짝수번째의 캐패시터에 데이타 "0"을 재저장하기 위한 엔모스트랜지스터(N60) 및 기준 이퀄라이징 신호(refeq_top)를 게이트 입력으로 하며, 일측과 타측이 인접한 홀수 및 짝수번째 기준셀의 스토리지노드에 각각 연결되어 상기 데이타 "1"과 데이타 "0"의 평균을 내기 위한 N/2개의 이퀄라이징 트랜지스터(N71 ∼ N7n/2)를 구비하여 이루어지는 기준전압 발생부(610)와, 워드라인 WLT1를 게이트의 공통입력으로 하며, 일측이 정비트라인(bit<1:n>)에 연결된 트랜지스터(Na)와, 일측이 플레이트 라인 PLT1에 연결되고 타측이 트랜지스터(Na)의 타측에 연결되어 하나의 메모리셀(620-1)을 이루는 강유전체 캐패시터(Ca) 및 워드라인(WLT1) 및 플레이트 라인(PLT1)이 다수개가 이루어져 다수개의 메모리셀(620-1)과 더불어 메모리셀 어레이(620)를 이루며, 기준전압 발생부(610) 및 메모리셀 어레이(620)와 동일한 구조를 이루며 대칭적으로 부비트라인(bitb<1:n>)을 포함하여 형성된 또 하나의 메모리 셀 어레이 및 각 정비트라인(bit<1:n>) 중 해당하는 하나의 신호를 일입력으로 하며, 각 부비트라인(bitb<1:n>) 중 해당하는 하나의 신호를 타입력으로 하는 N개의 감지증폭기(S61 ∼ S6n)를 구비하는 오픈 비트라인 구조이다.
상기한 구성을 갖는 강유전체 메모리 셀 어레이의 동작을 도 7을 참조하여 상세히 설명한다.
먼저, 한 워드라인에 256개의 비트라인이 연결되었다고 가정하고, WLT1이 선택되었다고 가정한다.
칩 인에이블 신호 ceb_con이 '로직로우'가 되어 액티브 모드가 되면, WLB1과 PLB1은 '로직하이'로 인에이블되고, 부비트라인(bitb<1:n>)에 메모리셀(620-1) 데이타가 유기된다. 기준전압은 refwl_top과 refpl을 인에이블시켜 정비트라인(bit<1:n>)에 유기되도록 한다.
각 정비트라인(bit<1:n>)과 부비트라인(bitb<1:n>)에 기준전압과 메모리셀(620-1)의 데이타 "1" 및 데이타 "0" 전압이 유기된 후, refwl_top은 디스에이블된다.
이어서, 감지증폭기(S61 ∼ S6n)를 인에이블시켜 비트라인을 센싱한다. refwl_top이 디스에이블된 후, refeq_top은 '로직로우'가 되며, rest_top은 '로직하이'가 된다. 따라서, lopre_top는 VSS로 프리차지되며, hipre_top는 '로직하이'로 프리차지되는데 refpl_top이 '로직하이'이므로 데이타 "1"에 해당하는 기준셀(600-1 ∼ 600-n)의 분극상태는 상기 도 1의 'B' 상태가 되며, 데이타 "0" 기준셀의 분극상태는 'C' 상태가 된다.
CEB가 '로직로우'에서 '로직하이'로 프리차지 모드가 되면, refpl_top은 디스에이블되어 데이타 "1" 기준셀의 분극상태는 도 1의 'D' 상태가 되며, 데이타 "0" 기준셀의 분극상태는 'B' 상태가 된다. 또한, refeq_top을 다시 '로직하이'로 인에이블시키면, 데이타 "1" 기준셀의 분극상태는 도 1의 'A' 상태가 되어 기준셀(600-1 ∼ 600-n) 데이타의 재저장은 완료된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 기준전압의 균일도를 증가시켜 안정된 동작을 할 수 있으며, 기준셀의 데이타를 재저장하기 위한 소자의 개수를 줄여 집적도를 높일 수 있다.

Claims (5)

  1. 한 개의 기준 워드라인에 게이트가 연결되며 일측이 비트라인에 연결된 N(N은 짝수)개의 스위칭 트랜지스터;
    일측이 상기 스위칭 트랜지스터의 타측에 연결되며, 타측이 기준 플레이트 라인에 연결되어 상기 하나의 스위칭 트랜지스터와 하나의 기준셀을 형성하는 N개의 강유전체 캐패시터;
    기준 이퀄라이징 신호를 게이트 입력으로 하고, 소스가 전원전압단에 연결되며 드레인이 홀수번째의 비트라인에 연결된 기준셀의 스토리지노드에 연결되어 상기 홀수번째의 캐패시터에 데이타 "1"을 재저장하기 위한 피모스트랜지스터;
    레스트 신호를 게이트 입력으로 하고, 소스가 접지전압단에 연결되며 드레인이 짝수번째의 비트라인에 연결된 기준셀의 스토리지노드에 연결되어 상기 짝수번째의 캐패시터에 데이타 "0"을 재저장하기 위한 엔모스트랜지스터; 및
    상기 기준 이퀄라이징 신호를 게이트 입력으로 하며, 일측과 타측이 인접한 홀수 및 짝수번째 기준셀의 스토리지노드에 각각 연결되어 상기 데이타 "1"과 데이타 "0"의 평균을 내기 위한 N/2개의 이퀄라이징 트랜지스터
    을 포함하는 강유전체 메모리의 기준전압 발생 장치.
  2. 한 개의 기준 워드라인에 게이트가 연결되며 일측이 비트라인에 연결된 N(N은 짝수)개의 스위칭 트랜지스터;
    일측이 상기 스위칭 트랜지스터의 타측에 연결되며, 타측이 기준 플레이트 라인에 연결되어 상기 하나의 스위칭 트랜지스터와 하나의 기준셀을 형성하는 N개의 강유전체 캐패시터;
    기준 이퀄라이징 신호를 게이트 입력으로 하고, 소스가 전원전압단에 연결되며 드레인이 짝수번째의 비트라인에 연결된 기준셀의 스토리지노드에 연결되어 상기 짝수번째의 캐패시터에 데이타 "1"을 재저장하기 위한 피모스트랜지스터;
    레스트 신호를 게이트 입력으로 하고, 소스가 접지전압단에 연결되며 드레인이 홀수번째의 비트라인에 연결된 기준셀의 스토리지노드에 연결되어 상기 홀수번째의 캐패시터에 데이타 "0"을 재저장하기 위한 엔모스트랜지스터; 및
    상기 기준 이퀄라이징 신호를 게이트 입력으로 하며, 일측과 타측이 인접한 홀수 및 짝수번째 기준셀의 스토리지노드에 각각 연결되어 상기 데이타 "1"과 데이타 "0"의 평균을 내기 위한 N/2개의 이퀄라이징 트랜지스터
    를 포함하는 강유전체 메모리의 기준전압 발생 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 이퀄라이징 트랜지스터는, 상기 데이타 "1"과 상기 데이타 "0"의 중간값을 상기 비트라인에 유기시키도록 구성된 것을 특징으로 하는 강유전체 메모리의 기준전압 발생장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 피모스 트랜지스터는,
    상기 기준 워드라인이 디스에이블된 후 게이트가 '로직하이'에서 '로직로우'가 되며, 상기 기준 플레이트 라인이 디스에이블된 후 '로직로우'에서 '로직하이'로 동작되는 것을 특징으로 하는 강유전체 메모리의 기준전압 발생장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 엔모스 트랜지스터는,
    칩 인에이블 신호가 '로직하이'에서 '로직로우'가 되면 게이트가 '로직하이'에서 '로직로우'로 되며, 기준 워드라인이 디스에이블된 후 '로직로우'에서 '로직하이'로 동작되는 것을 특징으로 하는 강유전체 메모리의 기준전압 발생장치.
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