KR100480601B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조 방법을 제공한다. 본 발명에 의한 반도체 메모리 소자는 콘택 플러그, 이 콘택 플러그를 둘러싸는 층간 절연막, 콘택 플러그와 연결되는 배선 패드, 이 배선 패드를 둘러싸는 물질막 및 이 배선 패드와 연결되는 스토리지 전극을 포함한다. 또한, 본 발명에 의한 반도체 메모리 소자의 제조방법은 층간 절연막과 그 내부에 콘택 플러그를 형성한 다음, 배선 패드와 물질막을 형성한 후에 스토리지 전극을 형성하는 단계들을 포함한다. 본 발명에 의한 다른 반도체 메모리 소자의 제조방법은 셀 어레이 영역에 배선 패드를 형성할 때에, 코아/페리 영역에 저항체를 동시에 형성하는 단계를 포함한다. 본 발명에 의하면 비록 콘택 플러그의 평면 배열이 가로 및 세로 방향으로 거의 일직선인 경우에도 스토리지 전극은 지그재그로 배열을 하는 것이 가능하다. 또한, 단순화된 공정으로 배선 패드와 저항체를 폴리 실리콘을 사용하여 동시에 형성할 수 있다.

Description

반도체 메모리 소자 및 그 제조방법{Semiconductor memory device and manufacturing method thereof}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 스토리지 전극 및 그 형성 방법과 코아/페리 영역에 저항체를 형성하는 방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진전됨에 따라 디자인 룰(design rule)은 지속적으로 감소하고 있다. 이에 따라서 단위 셀(cell)이 차지하는 면적도 점점 줄어들고 있다. 특히, 하나의 트랜지스터와 하나의 커패시터로 이루어진 디램(DRAM)의 경우에는 커패시터를 제조하기 위한 평면 공간이 계속적으로 줄어들고 있다. 평면 공간이 감소하면 커패시터의 평면 크기도 줄어들 수밖에 없고 그러면 커패시터의 유효 면적이 줄어들게 된다.
이러한 문제를 해결하여 디램에서 요구되는 커패시턴스(capacitance)를 갖는 커패시터를 제조하기 위하여 여러 가지 방법들이 제시되고 있다. 커패시터의 높이를 높게 하여 유효 면적을 증가시키는 방법뿐만이 아니라 유전체막의 두께를 얇게 형성하는 방법, 큰 유전상수를 가진 물질을 유전체 물질로 사용하는 방법 그리고 커패시터를 입체적으로 만들어서 유효 면적을 증가시키는 방법 등이 제시되고 있다.
그 중에서 커패시터를 입체적으로 만드는 방법은 커패시터가 형성되는 위치에 따라서 스택형 커패시터(stack type capacitor)와 트렌치형 커패시터(trench type capacitor)로 크게 구분할 수 있다. 스택형 커패시터란 반도체 기판 상에 커패시터를 제조하는 것을 말하며, 트렌치형 커패시터는 반도체 기판 내에 커패시터를 만드는 것을 말한다. 스택형 커패시터를 제조하는 여러 가지 방법 중에서는 비트 라인 상에 커패시터를 제조하는 방법(Capacitor On Bit line : COB)이 널리 사용된다. 스택형 커패시터의 경우, 유효 면적을 증가시켜 원하는 커패시턴스를 얻기 위한 방법으로 반구형 입자(HSG)막을 전극의 표면에 형성하는 방법, 커패시터의 전극을 실린더형(cylinder type)이나 핀형(fin) 등과 같이 제조하는 방법 등이 있으며, 이 방법들이 함께 사용되기도 한다.
이상의 방법 중에서, 커패시터 전극을 실린더형으로 만드는 방법이 실린더의 안쪽 면과 바깥쪽 면을 모두 유효 면적으로 사용할 수 있기 때문에 현재 널리 사용되고 있는 추세이다. 하지만 이러한 방법만으로는 원하는 커패시턴스를 얻는데 한계가 있기 때문에, 전술한 바와 같이 커패시터의 높이를 증가시켜서 유효 면적을 증가시키는 방법도 같이 사용되고 있다.
도 1a 및 도 1b는 종래의 기술에 따라 제조된 스토리지 전극을 포함하는 반도체 메모리 소자를 개략적으로 도시한 도면들로서, 전자는 평면도이고 후자는 도 1a의 XX'선을 따라 절단한 단면도이다. 도면에는 스택형 커패시터의 스토리지 전극(122)이 도시되어 있는데, 구체적으로는 실린더형 커패시터의 하부 전극만이 도시되어 있다.
도 1a 및 도 1b를 참조하면, 모스 트랜지스터(MOS transistor)와 같은 반도체 소자(미도시)가 구비된 반도체 기판(110)의 상부에 층간 절연막(112)이 소정의 두께로 형성되어 있다. 층간 절연막(112) 물질로는 실리콘 산화막이 사용되는 것이 일반적이다. 이 층간 절연막(112) 내부에는 스토리지 노드 콘택 플러그(12, 이하 '콘택 플러그'라 한다)가 형성되어 있다. 이 콘택 플러그(116)는 그 하부에 형성되어 있는 모스 트랜지스터의 소스 영역(미도시)과 후속 공정에서 형성이 될 스토리지 전극(122)을 연결시킨다.
콘택 플러그(116)는 평면상으로 가로 및 세로 방향으로 거의 일직선으로 배열이 되어 있으며, 가로 방향에 비하여 세로 방향으로 콘택 플러그(116)의 간격이 더 좁게 배열되어 있다. 스토리지 전극(122)도 콘택 플러그(116)와 마찬가지로 평면상으로 가로 및 세로 방향으로 거의 일직선으로 배열되어 있다. 그리고 이 스토리지 전극(122)의 평면 모양은 길이 방향의 크기와 폭의 크기의 차이가 큰 직사각형이거나 장축과 단축의 길이의 차이가 상당히 큰 타원이다.
스토리지 전극(122)의 평면 모양이 이와 같은 직사각형이나 타원인 경우에는 그것의 높이가 증가함에 따라서 스토리지 전극(122)이 쓰러지는 문제가 발생한다. 특히 직사각형의 폭에 대한 높이의 비 또는 타원의 단축 길이에 대한 높이의 비는 상당히 큰 값을 가지기 때문에 스토리지 전극의 무게에 의하여 직사각형의 폭 또는 타원의 단축 방향으로 쓰러져서 소자의 불량을 야기할 수 있다.
스토리지 전극을 이와 같이 제조할 수밖에 없는 이유는, 스토리지 전극(122)이 평면상으로 가로 및 세로 방향으로 거의 일직선으로 배치가 되고, 그 하부에 형성되어 있는 콘택 플러그(116)가 세로 방향으로 조밀하게 배열되어 있기 때문이다. 다시 말하면, 스토리지 전극(122)이 콘택 플러그(116)와 충분한 전기적인 연결을 유지하면서 동시에 스토리지 전극의 유효 면적을 최대한 넓게 하기 위하여, 평면 모양이 폭이 상당히 좁은 직사각형 또는 단축의 길이가 상당히 짧은 타원인 스토리지 전극을 가로 및 세로 방향으로 거의 일직선으로 배열한 것이다.
이를 보다 구체적으로 살펴보기 위하여, 디자인 룰이 0.10㎛인 디램(DRAM)에 대하여 직사각형(타원)의 평면 모양을 가진 실린더형 스토리지 전극을 예를 들어보자. 직사각형의 길이 방향의 크기(타원의 장축 길이)는 약 300nm 이며 폭의 크기(타원의 단축 길이)는 약 120nm이고, 스토리지 전극의 높이는 약 1500nm 정도이다. 이러한 스토리지 전극의 길이에 대한 높이의 비는 약 5정도이나, 폭에 대한 높이의 비는 12이상이다. 스토리지 전극의 폭은 좁은데 비하여 높이는 상당히 높기 때문에, 폭의 방향으로 쓰러지기가 쉽다. 또한, 폭(단축)의 방향으로 배열되어 있는 스토리지 전극간의 거리는 약 80nm 아주 좁기 때문에 스토리지 전극이 조금만 기우는 경우에도 서로 전기적으로 연결이 되어서 메모리 소자의 불량을 초래할 가능성이 높다.
그리고, 전술한 바와 같이 커패시터의 커패시턴스를 증가시키는 방법으로는 유전 상수가 큰 물질을 유전체로 사용하는 방법이 있다. 예컨대, 유전 상수가 상대적으로 작은 종래의 실리콘 질화막 대신에 탄탈륨 산화막(Ta```_2 ``O``_5 ``)이나 BST(BaSrTiO``_3 ``) 등과 같은 유전 상수가 큰 물질을 커패시터의 유전체로서 사용한다.
탄탈륨 산화막이나 BST 등을 사용하면 큰 커패시턴스를 갖는 커패시터는 제조할 수 있으나, 이들 물질은 폴리 실리콘과 반응을 한다. 따라서 커패시터의 전극으로 폴리 실리콘을 사용하면 커패시터의 특성이 열화되는 문제점이 있다. 이러한 문제점을 해결하기 위하여 커패시터 전극 물질로 폴리 실리콘 대신에 다른 물질 특히 금속 물질로 대체하려는 시도가 진행 중에 있다.
그런데, 커패시터 전극을 금속 물질로 만들 경우에는 커패시터의 전극을 제조하는 공정과 코아/페리 영역에 저항체(resistor)를 형성하는 공정을 동시에 진행할 수가 없다. 왜냐하면, 이 저항체는 충분한 저항값을 가져야 하는데, 금속 물질은 저항이 낮기 때문에 금속 물질로는 소자에서 요구되는 충분한 저항값을 만들 수 없기 때문이다.
그러므로, 코아/페리 영역의 저항체는 고저항 물질이고, 저항값을 주입 이온의 양으로 용이하게 조절할 수 있는 폴리 실리콘으로 제조하는 것이 바람직하다. 또한, 제조 공정을 단순화하여 비용을 줄이기 위해서는, 코아/페리 영역에 저항체를 형성하는 공정을 셀 어레이 영역에서 진행하는 공정과 연관시켜서 동시에 진행하는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 스토리지 전극을 평면상으로 가로 및 세로 방향으로 지그재그로 배열할 수 있게 하는 배선 패드를 포함하는 반도체 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 하나의 기술적 과제는 스토리지 전극을 평면상으로 가로 및 세로 방향으로 지그재그로 배열할 수 있게 하는 배선 패드를 포함하는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 하나의 기술적 과제는 배선 패드를 형성할 때, 코아/페리 영역에는 저항체를 동시에 형성할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 기술적 과제를 달성하기 위한 반도체 메모리 소자는 반도체 기판 상에 형성되어 있는 다수의 스토리지 노드 콘택홀(이하, '콘택홀'이라 한다)을 갖는 층간 절연막과 이 콘택홀에 매립되어 있는 콘택 플러그, 이 콘택 플러그와 연결되는 배선 패드와 이 배선 패드를 둘러싸고 있는 물질막 및 이 배선 패드와 연결되어 있으며 그 위에 형성되어 있는 스토리지 전극을 포함한다. 그리고, 상기한 스토리지 전극은 평면상으로 가로 및 세로 방향으로 지그재그로 배열되고, 상기한 콘택 플러그는 평면상으로 가로 및 세로 방향으로 직선으로 배열이 되어 있을 수 있다.상기한 실시예의 일 측면에 의하면, 상기한 스토리지 전극은 실린더 형상일 수도 있다. 그리고 이 실린더 형상의 스토리지 전극의 평면 모양은 다각형, 원이거나 타원형일 수 있다.
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상기한 다른 기술적 과제를 달성하기 위한 반도체 메모리 소자의 제조방법은 반도체 기판 상에 층간 절연막을 증착하고 층간 절연막을 식각하여 다수의 콘택홀을 형성한다. 그 다음 도전 물질을 콘택홀에 매립하여 콘택 플러그를 만들고 콘택 플러그를 노출시키는 배선 패드홀을 갖는 물질막 및 배선 패드홀에 매립되어 있는 배선 패드를 형성한다. 그리고 배선 패드와 연결되는 스토리지 전극을 배선 패드 상에 형성한다. 이 경우에, 상기한 스토리지 전극은 평면상으로 가로 및 세로 방향으로 지그재그로 배열되고, 상기한 콘택 플러그는 평면상으로 가로 및 세로 방향으로 직선으로 배열이 되어 있을 수 있다.
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상기한 물질막 및 배선 패드를 형성하는 단계는 층간 절연막 및 콘택 플러그 상에 도전체막을 증착한 다음에 이 도전체막을 식각하여 콘택 플러그와 연결되는 배선 패드를 만든다. 그리고 층간 절연막 및 배선 패드 상에 물질막을 증착하고 이 물질막을 배선 패드가 노출될 때까지 평탄화하는 단계를 포함할 수 있다. 여기에서 도전체막의 증착은 콘택 플러그를 증착할 때 동시에 수행할 수도 있다.
상기한 물질막 및 배선 패드를 형성하는 단계는 층간 절연막 및 콘택 플러그 상에 물질막을 먼저 증착한 다음에 이 물질막을 선택적으로 식각하여 배선 패드홀을 형성한다. 이 배선 패드홀 및 물질막 상에 도전체막을 증착한 후에 물질막이 노출될 때까지 도전체막을 평탄화함으로써 배선 패드를 형성한다.
본 발명의 또 다른 기술적 과제를 달성하기 위한 반도체 메모리 소자의 제조방법은 셀 어레이 영역과 코아/페리 영역을 포함하는 반도체 기판 상에 층간 절연막을 증착하고, 셀 어레이 영역의 층간 절연막에는 다수의 스토리지 노드 콘택홀을 형성한 후 도전 물질을 매립하여 콘택 플러그를 만든다. 그 다음 셀 어레이 영역에는 물질막 및 물질막 내에 콘택 플러그와 연결되는 배선 패드를 형성하고, 코아/페리 영역에는 물질막 및 물질막 내에 저항체를 형성한다. 그리고 배선 패드와 연결되는 스토리지 전극을 배선 패드 상에 만든다. 이 경우에, 상기한 스토리지 전극은 평면상으로 가로 및 세로 방향으로 지그재그로 배열되고, 상기한 콘택 플러그는 평면상으로 가로 및 세로 방향으로 직선으로 배열이 되어 있을 수 있다.
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상기한 배선 패드 및 저항체를 형성하는 단계에서는, 층간 절연막 및 콘택 플러그 상에 도전체막을 증착한 후에 이를 선택적으로 식각하여 셀 어레이 영역에는 콘택 플러그와 연결되는 배선 패드를 형성하고 코아/페리 영역에는 저항체를 형성한다. 그리고 층간 절연막, 배선 패드 및 저항체 상에 물질막을 증착한 후에 배선 패드 및 저항체가 노출될 때까지 물질막을 평탄화한다. 여기서 도전체막은 콘택 플러그를 만들 때 동시에 증착할 수도 있다.
상기한 배선 패드 및 저항체를 형성 단계에서는, 층간 절연막 및 콘택 플러그 상에 물질막을 증착하고 이 물질막을 선택적으로 식각하여 셀 어레이 영역에는 배선 패드홀을 형성함과 동시에 코아/페리 영역에는 저항체 형성 영역을 한정한다. 그리고 배선 패드홀과 저항체 형성 영역 및 물질막상에 도전체막을 증착한 후에 물질막이 노출될 때까지 평탄화한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
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(실시예 1)
도 2a 및 도 2b는 본 발명에 따라 콘택 플러그(216) 및 층간 절연막(212) 상에 배선 패드(218)가 형성되어 있는 반도체 메모리 소자를 개략적으로 도시하고 있는 평면도 및 단면도이다.
도 2a 및 도 2b를 참조하면, 모스 트랜지스터(MOS transistor)와 같은 반도체 소자(미도시)가 구비된 반도체 기판(210), 그 상부에 형성되어 있는 층간 절연막(212), 층간 절연막(212)의 내부에 형성되어 있는 콘택 플러그(216)를 포함한다. 그리고 이 콘택 플러그(216)의 평면 배열은 종래 기술과 마찬가지로 가로 및 세로 방향으로 거의 일직선이다.
그러나 본 실시예는 콘택 플러그(216) 및 층간 절연막(212)의 상부에 배선 패드(218)가 더 형성되어 있다. 배선 패드(218)는 도전 물질로 형성하는데, 폴리 실리콘으로 형성하는 것이 바람직하다. 그러나 배선 패드(218)는 금속 물질을 사용하여 형성할 수도 있다. 이 배선 패드(218)는 콘택 플러그(216)와 연결이 되며, 배선 패드(218)는 콘택 플러그(216)의 노출면을 전부 덮게 하는 것이 바람직하다.
그리고 배선 패드(218)의 평면 넓이는 콘택 플러그(216)의 평면 넓이보다 더 크게 한다. 배선 패드(218)의 평면 모양은 임의의 형상으로 만들어 질 수 있는데, 이후에 형성될 스토리지 전극(222)의 배열을 고려하여 콘택 플러그(216)간의 간격이 상대적으로 넓은 쪽(도 2a에서 가로 방향)으로 길게 형성하는 것이 바람직하다. 본 실시예에서는 배선 패드를 직사각형 모양으로 형성하였다. 그리고 배선 패드(218)의 두께는 얇게 형성하는 것이 바람직하다.
본 실시예는 또한 배선 패드(218)를 둘러싸는 물질막(220)도 포함한다. 물질막(220)은 배선 패드(218)가 형성되어 있는 층의 평탄화를 위한 것이며, 배선 패드(218)를 완전히 둘러싸야 한다. 물질막(220)은 절연물질로 만드는데, PETEOS, HDP와 같은 실리콘 산화막으로 형성하는 것이 바람직하다.
본 실시예와 같이 배선 패드(218)를 형성하게 되면, 평면상으로 가로 및 세로 방향으로 일직선으로 배열되어 있는 콘택 플러그(216)와는 달리 배선 패드(218)의 배열을 포토리소그라피 공정에서 임의로 한정할 수 있다. 이것은 배선 패드(218)의 표면 넓이가 콘택 플러그(216)의 표면 넓이보다 더 크기 때문에 가능하다. 따라서, 배선 패드(218)를 도 2a에 도시되어 있는 것처럼 평면상으로 지그재그로 배열할 수 있게 된다.
도 3a 및 도 3b는 도 2a 및 도 2b에 도시되어 있는 반도체 메모리 소자에 스토리지 전극(222), 보다 구체적으로는 커패시터의 하부 전극을 더 포함하는 도면이다. 스토리지 전극(222)은 배선 패드(218)를 통하여 콘택 플러그(216)와 전기적으로 연결되어 있다. 그리고 스토리지 전극(222)은 배선 패드(218)와 마찬가지로 평면상으로 지그재그로 배열되어 있다. 이것이 종래의 스토리지 전극(122)의 배열과 본 발명의 스토리지 전극(222)의 배열이 차이가 나는 점인데, 지그재그형의 배열은 배선 패드(218)가 스토리지 전극(222)의 하부에 삽입되어 있기 때문에 가능하다. 본 실시예에서와 같이 스토리지 전극(222)을 평면상으로 지그재그로 배열할 수 있게 되면, 스토리지 전극(222)의 평면 모양도 종래의 스토리지 전극(122)과 같이 가로 및 세로 방향의 길이의 차이가 큰 직사각형 또는 장축과 단축의 길이 차이가 큰 타원일 필요가 없다. 왜냐하면, 본 실시예에서는, 콘택 플러그(216)간의 간격은 가로 방향과 세로 방향으로 차이가 많이 나지만, 배선 패드(218)간의 간격은 가로 방향과 세로 방향으로 차이가 작거나 거의 없다.
그러므로, 본 실시예에 의하면 스토리지 전극의 모양을 정사각형, 정육각형 또는 정팔각형과 같은 정다각형이나 원형, 또는 가로 및 세로의 길이 차이가 작은 직사각형 또는 장축과 단축의 길이 차이가 작은 타원으로 제조할 수 있다. 도 3b에서는 스토리지 전극(222)의 평면 모양이 원형인 경우를 도시하고 있다. 본 실시예에 의하면 스토리지 전극(222)의 평면 모양에서 길이가 가장 짧은 부분에 대한 높이의 비가 종래의 스토리지 전극(122)의 평면 모양에서의 비보다 훨씬 작기 때문에 스토리지 전극(222)이 쓰러질 가능성이 줄어든다.
이를 보다 구체적으로 살펴보면, 전술한 바와 같은 디자인 룰이 0.10㎛인 디램(DRAM)의 경우, 직사각형(또는 타원)의 평면 모양을 가진 실린더형 스토리지 전극을 가정해보자. 이 경우에 현재의 크기대로 소자를 제조하면 직사각형의 길이 방향의 크기(타원의 장축 방향의 길이)는 약 250nm 이며 폭의 크기(타원의 단축 방향의 길이)는 약 200nm이고, 스토리지 전극의 높이는 약 1500nm 정도이다. 이 스토리지 전극의 길이에 대한 높이의 비는 약 5정도이고, 폭에 대한 높이의 비는 약 8이다. 따라서 종래의 스토리지 전극(122)과 비교하면 폭에 대한 높이의 비는 약 3분의 2 정도로 줄어들기 때문에 스토리지 전극이 쓰러져서 메모리 소자에 불량이 발생할 가능성이 현저히 줄어든다.
그런데, 상기한 예에서는 스토리지 전극의 길이가 줄어들기 때문에 종래와는 달리 스토리지 전극의 유효 면적이 약 10% 정도 감소하는 문제가 생긴다. 그러나, 이러한 문제는 스토리지 전극(222)의 높이를 더 증가시킴으로써 해결할 수 있다. 스토리지 전극(222)의 높이는 쓰러지는 현상을 억제할 수 있으므로 종전보다 더 높일 수가 있다. 종래의 스토리지 전극과 동일한 폭(타원의 단축 길이)에 대한 높이의 비를 갖는 스토리지 전극을 제조한다고 가정하면, 스토리지 전극의 높이를 약 30% 가량 증가시킬 수 있다. 따라서 커패시터의 총 유효 면적은 약 20%가 증가하게 되므로, 커패시터의 커패시턴스도 오히려 약 20% 정도가 증가시킬 수가 있다.
(실시예 2)
도 4 내지 도 7은 본 발명의 반도체 메모리 소자를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 개략적으로 도시한 단면도들이다.
먼저 도 4를 참조하면, MOS 트랜지스터와 같은 반도체 소자(미도시)가 형성되어 있는 반도체 기판(210) 상부에 층간 절연막(212)을 증착한다. 층간 절연막(212)은 HDP나 BPSG와 같은 실리콘 산화막을 사용하여 형성하며, 두께는 약 2000Å 정도로 형성하는 것이 바람직하다. 층간 절연막(212)에 대하여 통상적인 노광 및 현상 공정을 거친 후에 이를 부분적으로 식각하여 콘택홀(214)을 형성한다. 콘택홀(214)의 배열이 평면상으로 가로 및 세로 방향으로 거의 일직선이 되도록 층간 절연막(212)을 패터닝한다. 이처럼 콘택홀(214)의 배열이 거의 일직선인 이유는 스토리지 전극과 연결이 되는 반도체 기판(210) 내의 소스 영역(미도시)이 거의 일직선으로 배열이 되게 형성되어 있기 때문이다.
도 5를 참조하면, 콘택홀(214) 및 층간 절연막(212) 상에 도전 물질을 증착한다. 이 도전 물질은 콘택 플러그(216)를 형성하기 위한 물질로 폴리 실리콘이 일반적으로 사용되나, 낮은 저항을 위하여 금속 물질이 사용될 수 도 있다. 그 다음 증착된 도전 물질을 건식 에치백(dry etch back) 및/또는 화학적 기계적 연마(CMP)법을 이용하여 층간 절연막(212)이 노출될 때까지 평탄화하는데, 여기까지의 공정은 종래의 공정과 같다. 그 결과, 층간 절연막(212) 상에 있는 도전 물질은 모두 제거되고 콘택 플러그(216)가 만들어진다. 본 실시예에서 콘택 플러그(216)는 콘택홀(214)에 매립이 되므로 도 2a에 도시되어 있는 바와 같이 평면상으로 가로 및 세로 방향으로 거의 일직선이다.
도 6을 참조하면, 콘택 플러그(216) 및 층간 절연막(212) 상의 전면에 배선 패드(218)를 형성하기 위하여 도전체막을 증착한다. 도전체막은 약 1000Å정도의 두께로 증착한다. 도전체막은 폴리실리콘을 사용하여 형성하는 것이 바람직하나 금속 물질이 사용될 수도 있다. 따라서, 배선 패드(218) 물질은 콘택 플러그(216)와 동일한 물질이거나 다른 물질일 수도 있다. 다음으로 도전체막에 대하여 소정의 패턴이 형성된 포토 마스크를 사용하여 노광을 하고 현상을 한 후에, 이를 부분적으로 식각하여 배선 패드(218)를 형성한다. 도전체막의 식각 공정은 건식 식각법을 이용하는 것이 바람직하다.
본 공정에서 배선 패드(218)의 패턴은 콘택 플러그(216)의 평면 배열과 다르게 임의로 만들 수 있다. 즉, 배선 패드(218)가 그 하부의 콘택 플러그(216)와 전기적인 연결을 유지할 수만 있으면, 평면 배열은 반드시 가로 및 세로 방향으로 일직선이 될 필요가 없고, 도 2a에서와 같이 지그재그로 배열이 되게 패턴을 형성할 수도 있다. 그러나, 배선 패드(218)는 콘택 플러그(216)의 노출면을 전부 덮도록 하는 것이 바람직하다. 이것은 콘택 플러그(216)와 배선 패드(218) 간의 확실한 전기적 연결을 보장하기 위함이다. 뿐만 아니라 콘택 플러그(216)가 배선 패드(218)와 동일한 물질인 경우에는 도전체막을 식각할 때 콘택 플러그(216)도 같이 식각될 수 있는데, 배선 패드(218)가 콘택 플러그(216)를 전부 덮게 되면 콘택 플러그(216)가 식각되는 것을 방지할 수가 있다.
다음으로 도 7을 참조하면, 층간 절연막(212) 및 배선 패드(218) 상에 물질막(220)을 증착한다. 물질막(220)은 PETEOS, HDP와 같은 실리콘 산화막으로 형성하는 것이 바람직하다. 그 다음, 물질막(220)을 CMP 등의 방법을 이용하여 배선 패드(218)가 노출될 때까지 평탄화한다.
이후에는 일반적인 커패시터 제조 공정이 실시된다.
한 예로서 실린더형 커패시터 전극을 제조하는 방법을 간단히 설명하면, 식각 저지막 및 몰드 산화막을 순차적으로 증착한다. 식각 저지막은 실리콘 산화막에 대하여 식각 선택비가 있는 실리콘 질화막을 약 500Å 내지 1000Å 정도의 두께로 형성한다. 그리고 몰드 산화막은 PETEOS 등으로 약 15000Å 정도의 두께로 형성한다.
그 다음, 스토리지 전극이 형성될 영역을 한정하기 위하여 몰드 산화막 및 식각 저지막을 포토리소그라피 및 식각 공정을 이용하여 선택적으로 제거한다. 이 때, 배선 패드(218)가 노출이 되는데, 본 발명의 일 실시예에 의하면 스토리지 전극이 형성될 영역은 배선 패드(218)의 배열에 따라서 평면상으로 지그재그로 배열이 되게 몰드 산화막 패턴을 형성하는 것이 바람직하다. 이 경우에 스토리지 전극이 형성될 영역의 평면 모양도 정다각형, 원형뿐만 아니라 장축과 단축의 길이 차이가 크지 않은 타원형 등이 되게 할 수도 있다.
다음으로 스토리지 전극으로 사용되는 도전물질을 상기 결과물의 전면에 증착한다. 스토리지 전극 물질로는 폴리 실리콘이나 금속 물질이 사용될 수 있으며, 폴리 실리콘의 경우 약 400Å 내지 500Å 정도의 두께로 증착한다. 그 다음, 버퍼 절연막으로 산화막을 약 3000Å 내지 6000Å 정도의 두께로 증착한 다음에 버퍼 절연막 및 도전 물질을 CMP 등의 방법을 이용하여 식각하여 스토리지 전극의 노드를 분리한다. 그리고 습식 식각법 등을 이용하여 잔류하고 있는 버퍼 절연막 및 희생 산화막을 모두 제거하면 도 3b에 도시되어 있는 것과 같은 실린더형의 스토리지 전극(222)이 완성된다.
(실시예 3)
본 발명의 다른 일 실시예에 의하면 전술한 제 2 실시예에 의한 반도체 메모리 소자 제조방법을 단순화할 수 있다. 그리고 본 실시예는 콘택 플러그(216) 물질 및 배선 패드(218) 물질이 서로 동일한 물질인 경우에 사용될 수 있다. 전술한 바와 같이 콘택 플러그(216) 및 배선 패드(218)는 모두 도전 물질이고, 스토리지 전극(222)을 반도체 기판의 소스 영역과 전기적으로 연결시켜 주는 기능을 수행하므로 동일한 물질로 만들 수 있다.
본 실시예에 의하면, 제 2 실시예의 도 4에 도시된 공정 이후에, 콘택 플러그(216)를 형성하기 위한 도전 물질과 배선 패드(218)를 형성하기 위한 도전체막을 동시에 증착한다. 이 경우에 콘택홀(214)을 전부 매립하는 동안에 층간 절연막(212) 상에는 도전체막이 원하는 두께보다 두껍게 형성될 수 있다. 따라서, 도전체막을 얇게 평탄화시켜는 공정이 더 필요할 수도 있다. 이후에 진행되는 공정은 도전체막을 식각하여 배선 패드(218)를 형성하고, 물질막(220)을 증착한 다음에 스토리지 전극(222)을 제조하는 공정으로 제 2 실시예의 공정과 동일하다. 본 실시예에 의하면, 콘택 플러그(216)의 형성과 배선 패드를 형성하기 위한 도전체막을 동시에 증착하므로 제 2 실시예에 비하여 공정이 단순화된다.
(실시예 4)
본 발명의 또 다른 실시예에 대하여 도 8 및 도 9를 참조하여 설명한다. 본 실시예에서 도 4 및 도 5까지의 공정 즉 콘택 플러그(216)를 형성하는 공정까지는 제 2 실시예와 동일하다.
다음으로 도 8을 참조하면, 도 6의 공정과는 달리 층간 절연막(212) 및 콘택 플러그(216) 상에 물질막(220)을 먼저 약 1000Å 내지 2000Å 정도의 두께로 증착한다. 물질막(220)은 PETEOS, HDP와 같은 실리콘 산화막으로 형성하는 것이 바람직하다. 그 다음, 물질막(220)을 CMP 등의 방법을 이용하여 평탄화한 다음에, 포토리소그라피 및 식각 공정을 이용하여 배선 패드홀(217)을 형성하도록 물질막(220)을 선택적으로 제거한다.
배선 패드홀(217)의 패턴은 후속공정에서 형성될 배선 패드(218)의 배열을 고려하여 결정된다. 우선, 배선 패드(218)와 콘택 플러그(216)와의 전기적인 연결이 보장되어야 하므로 콘택 플러그(216)가 노출되도록 한다. 또한, 배선 패드홀(217)이 평면상으로 가로 및 세로 방향으로 지그재그로 배열되도록 하는 것이 바람직하다.
도 9를 참조하면, 배선 패드홀(217) 및 물질막(220) 상에 도전체를 약 2000Å 정도의 두께로 증착한다. 이 도전체는 배선 패드(218)를 형성하는 것이므로 제 2 실시예와 마찬가지로 폴리 실리콘으로 형성하는 것이 바람직하다. 그러나, 금속과 같은 도전 물질을 사용할 수도 있다. 증착된 도전체를 건식 식각법 또는 CMP공정을 이용하여 물질막(220)이 노출될 때까지 식각하면 배선 패드(218)가 완성된다.
그 다음으로 스토리지 전극(222)을 형성하는 공정은 제 2 실시예에서 설명한 공정과 동일하다.
(실시예 5)
제 5 실시예는 코아/페리 영역에 저항체를 형성하는 것과 관련된다. 전술한 바와 같이 코아/페리 영역에는 소정의 저항값을 가진 소자가 형성되어야 하므로, 저항이 낮은 금속 물질보다는 저항이 높은 폴리 실리콘으로 저항체를 형성할 필요가 있다.
도 10을 참조하면, 물질막 패턴(220)이 형성되어 있는 코아/페리 영역에 저항체(224)가 형성되어 있다. 이 저항체(224)를 형성하는 공정은 전술한 제 2 실시예 내지 제 4 실시예에서 배선 패드(218)를 형성하는 공정과 동시에 진행할 수 있다. 이를 구체적으로 살펴보면 다음과 같다.
첫 번째, 제 2 실시예에서 셀 어레이 영역에 배선 패드(218)를 형성하기 위하여 도전체막을 증착할 경우에, 코아/페리 영역에도 마찬가지로 저항체(224)를 형성하기 위하여 도전체막을 증착한다. 도전체막은 폴리 실리콘으로 형성하는 것이 바람직하다. 그리고 이 도전체막을 식각하여 셀 어레이 영역에 배선 패드(218)를 형성할 때, 코아/페리 영역에는 저항체(224) 패턴을 형성한다. 다음으로 물질막(220)을 증착하여 평탄화하면 도 10에 도시되어 있는 것과 같은 반도체 메모리 소자가 만들어진다.
두 번째, 제 3 실시예에서 콘택홀(214)을 매립하여 콘택 플러그(216)를 형성함과 동시에 배선 패드(218)를 형성하기 위한 도전체막을 증착할 경우에, 저항체(224)를 형성하기 위하여 도전체막을 코아/페리 영역에 동시에 증착할 수도 있다. 이 도전체막은 폴리 실리콘으로 형성하는 것이 바람직하다. 나머지 공정은 첫 번째 공정과 동일하다.
세 번째, 제 4 실시예에서 층간 절연막(212) 및 콘택 플러그(216) 상에 물질막(220)을 증착할 경우에, 코아/페리 영역에도 동시에 물질막(220)을 증착한다. 그리고 셀 어레이 영역에서 배선 패드홀(217)을 한정하기 위하여 물질막(220)을 부분적으로 식각할 때, 코아/페리 영역에도 저항체(224) 형성 영역을 한정하기 위하여 물질막(220)을 동시에 식각한다. 그리고 나서, 배선 패드홀(217) 및 저항체 형성 영역과 물질막(220) 상에 도전체를 증착한 다음, 물질막(220)이 노출될 때까지 도전체를 평탄화하면 배선 패드(218) 및 저항체(224)가 만들어진다. 도전체 물질은 폴리 실리콘인 것이 바람직하다.
이상과 같이 본 실시예들에 의하면, 셀 어레이 영역에 배선 패드(218)를 형성할 때 코아/페리 영역에 저항체(224)를 동시에 형성하는 것이 가능하다. 따라서 커패시터 전극을 금속 물질을 사용하여 만들 경우에도, 저항체(224)는 폴리 실리콘을 사용하여 만들 수가 있다. 뿐만 아니라 저항체를 형성하기 위한 공정만을 별도로 진행할 필요가 없으므로 공정의 단순화도 가능하다.
본 발명에 의하면, 콘택 플러그와 스토리지 전극 사이에 배선 패드를 더 형성함으로써 스토리지 전극을 평면상으로 임의로 배열하는 것이 가능하다. 비록 콘택 플러그가 평면상에 가로 및 세로 방향으로 일직선으로 배열이 되어 있다고 하더라도 스토리지 전극은 평면상에 지그재그로 배열할 수 있다. 스토리지 전극을 지그재그로 배열할 수 있으면, 스토리지 전극의 평면 모양을 다각형이나 원형 등으로 제조하는 것이 가능해진다. 그러면, 종래의 스토리지 전극과 비교하여 폭을 더 넓게 만들 수 있기 때문에 스토리지 전극의 쓰러짐을 억제할 수 있다.
그리고, 폴리 실리콘을 사용하여 배선 패드를 형성할 때 코아/페리 영역에는 저항체를 동시에 형성할 수 있으므로, 코아/페리 영역에 폴리 실리콘으로 저항체를 형성하는 공정만을 별도로 진행하지 않아도 되어서 공정의 단순화도 가능하다.
도 1a는 종래의 기술에 따라 제조된 스토리지 전극을 포함하는 반도체 메모리 소자를 개략적으로 도시하는 평면도,
도 1b는 도 1a에 도시되어 있는 반도체 메모리 소자를 XX'라인을 따라 절단한 개략적인 단면도,
도 2a는 본 발명의 실시예에 따라 형성된 배선 패드를 포함하는 반도체 메모리 소자를 개략적으로 도시하는 평면도,
도 2b는 도 2a에 도시되어 있는 반도체 메모리 소자를 XX'라인을 따라 절단한 개략적인 단면도,
도 3a는 본 발명의 실시예에 따라 형성된 스토리지 전극을 포함하는 반도체 메모리 소자를 개략적으로 도시하는 평면도,
도 3b는 도 3a에 도시되어 있는 반도체 메모리 소자를 XX'라인을 따라 절단한 개략적인 단면도,
도 4 내지 도 7은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 보여주기 위한 개략적인 단면도들,
도8 내지 도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 보여주기 위한 개략적인 단면도들, 및
도10은 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 보여주기 위한 개략적인 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
112, 212 : 층간 절연막 214 : 스토리지 노드 콘택홀
116, 216 : 스토리지 노드 콘택 플러그
217 : 배선 패드홀 218 : 배선 패드
220 : 물질막 122, 222 : 스토리지 노드 전극
224 : 저항체

Claims (21)

  1. 반도체 기판 상에 형성되어 있는 다수의 스토리지 노드 콘택홀을 갖는 층간 절연막;
    상기 스토리지 노드 콘택홀에 매립되어 있는 스토리지 노드 콘택 플러그;
    상기 스토리지 노드 콘택 플러그를 노출시키는 배선 패드홀을 갖는 물질막;
    상기 배선 패드홀에 매립되어 있는 배선 패드; 및
    상기 배선 패드와 연결되어 있는 스토리지 전극을 포함하고,
    상기 스토리지 노드 콘택 플러그는 평면상으로 가로 및 세로 방향으로 거의 일직선으로 배열이 되어 있고,
    상기 스토리지 전극은 평면상으로 가로 및 세로 방향으로 지그재그로 배열이 되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 스토리지 전극은 실린더 형상인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서, 상기 스토리지 전극의 평면 모양이 정다각형, 원형 또는 원형에 가까운 타원형인 것을 특징으로 하는 반도체 메모리 소자.
  6. 반도체 기판 상에 층간 절연막을 증착하는 단계;
    상기 층간 절연막에 다수의 스토리지 노드 콘택홀을 형성하는 단계;
    상기 스토리지 노드 콘택홀에 도전 물질을 매립하여 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 스토리지 노드 콘택 플러그를 노출시키는 배선 패드홀을 갖는 물질막 및 상기 배선 패드홀에 매립되어 있는 배선 패드를 형성하는 단계; 및
    상기 배선 패드와 연결되는 스토리지 전극을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법으로서,
    상기 스토리지 노드 콘택 플러그는 평면상으로 가로 및 세로 방향으로 거의 일직선으로 배열이 되어 있고,
    상기 스토리지 노드 전극은 평면상으로 가로 및 세로 방향으로 지그재그로 배열이 되어 있는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  7. 제6항에 있어서, 상기 물질막 및 배선 패드를 형성하는 단계는
    상기 층간 절연막 및 스토리지 노드 콘택 플러그 상에 도전체막을 증착하는 단계;
    상기 도전체막을 식각하여 상기 스토리지 노드 콘택 플러그와 연결되는 배선 패드를 형성하는 단계;
    상기 층간 절연막 및 배선 패드 상에 물질막을 증착하는 단계; 및
    상기 배선 패드가 노출될 때까지 상기 물질막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제7항에 있어서, 상기 도전체막을 증착하는 단계는 상기 스토리지 노드 콘택홀에 도전 물질을 매립하는 단계에서 동시에 수행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제6항에 있어서, 상기 물질막 및 배선 패드를 형성하는 단계는
    상기 층간 절연막 및 스토리지 노드 콘택 플러그 상에 물질막을 증착하는 단계;
    상기 물질막을 식각하여 상기 스토리지 노드 콘택 플러그를 노출시키는 배선 패드홀을 한정하는 단계;
    상기 배선 패드홀 및 상기 물질막 상에 도전체막을 증착하는 단계; 및
    상기 물질막이 노출될 때까지 상기 도전체막을 평탄화하여 배선 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 삭제
  11. 삭제
  12. 제6항에 있어서, 상기 스토리지 전극은 실린더 형상인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제12항에 있어서, 상기 스토리지 전극의 평면 모양이 정다각형, 원형 또는 원형에 가까운 타원형인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 셀 어레이 영역과 코아/페리 영역을 포함하는 반도체 기판 상에 층간 절연막을 증착하는 단계;
    상기 셀 어레이 영역의 상기 층간 절연막에 다수의 스토리지 노드 콘택홀을 형성하는 단계;
    상기 스토리지 노드 콘택홀을 도전 물질로 매립하여 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 셀 어레이 영역에는 상기 스토리지 노드 콘택 플러그를 노출시키는 배선 패드홀을 갖는 물질막 및 상기 배선 패드홀을 매립하는 배선 패드를 형성하고, 상기 코아/페리 영역에는 저항체 형성 영역이 있는 물질막 및 상기 저항체 형성 영역을 매립하는 저항체를 형성하는 단계; 및
    상기 배선 패드와 연결되는 스토리지 전극을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법으로서,
    상기 스토리지 노드 콘택 플러그는 평면상으로 가로 및 세로 방향으로 거의 일직선으로 배열이 되어 있고,
    상기 스토리지 전극은 평면상으로 가로 및 세로 방향으로 지그재그로 배열이 되어 있는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제14항에 있어서, 상기 배선 패드 및 저항체 형성 단계는
    상기 층간 절연막 및 스토리지 노드 콘택 플러그 상에 도전체막을 증착하는 단계;
    상기 도전체막을 식각하여 셀 어레이 영역에는 상기 스토리지 노드 콘택 플러그와 연결되는 배선 패드를 형성하고 코아/페리 영역에는 저항체를 형성하는 단계;
    상기 층간 절연막, 배선 패드 및 저항체 상에 물질막을 증착하는 단계; 및
    상기 배선 패드 및 저항체가 노출될 때까지 상기 물질막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제15항에 있어서, 상기 도전체막을 증착하는 단계는 상기 스토리지 노드 콘택홀을 매립하는 단계에서 동시에 수행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제14항에 있어서, 상기 배선 패드 및 저항체 형성 단계는
    상기 층간 절연막 및 스토리지 노드 콘택 플러그 상에 물질막을 증착하는 단계;
    상기 물질막을 식각하여 상기 셀 어레이 영역에는 상기 스토리지 노드 콘택 플러그를 노출시키는 배선 패드홀을 형성하고 상기 코아/페리 영역에는 저항체 형성 영역을 한정하는 단계;
    상기 물질막 및 상기 배선 패드홀과 저항체 형성 영역에 도전체막을 증착하는 단계; 및
    상기 물질막이 노출될 때까지 상기 도전체막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 삭제
  19. 삭제
  20. 제14항에 있어서, 상기 스토리지 전극은 실린더 형상인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  21. 제20항에 있어서, 상기 스토리지 전극의 평면 모양이 정다각형, 원형 또는 원형에 가까운 타원형인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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