KR102673262B1 - Dram의 커패시터 및 그 제조 방법 - Google Patents
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Abstract
DRAM의 커패시터 및 그 제조 방법이 개시된다. 일 실시예에 따르면, DRAM의 커패시터 제조 방법은 DRAM의 트랜지스터에 포함되는 소스와 연결되는 콘택 플러그, 상기 콘택 플러그 상에 형성되는 랜딩 패드, 상기 랜딩 패드 상에 형성되는 하부 전극 및 상기 하부 전극의 외부면을 감싸도록 형성되는 유전막을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에서 상기 유전막의 외부면을 감싸도록 상부 전극을 형성하는 단계; 상기 상부 전극의 외부면을 감싸도록 산소가 포함되지 않은 산화방지막을 형성하는 단계; 및 상기 산화방지막의 외부면을 감싸도록 보호층을 형성하는 단계를 포함할 수 있다.
Description
아래의 실시예들은 DRAM의 커패시터 및 그 제조 방법에 대한 기술이다.
DRAM(Dynamic Random Access Memory)은 소스 및 드레인을 포함하는 모스 트랜지스터, 소스와 전기적으로 연결되는 커패시터 및 드레인과 전기적으로 연결되는 비트 라인을 포함하는 구조를 갖는다.
이와 같은 구조의 DRAM에서는 센싱 마진 및 신뢰성을 유지하기 위한 요구 커패시턴스를 만족시키는 것이 이슈다. 이에, 요구 커패시턴스를 충족하고자 유전막의 물리적 두께를 줄이는 방안이 제안되었다.
그러나 타이타늄나이트라이드(TiN) 막을 커패시터의 상부 전극 및 하부 전극으로 사용하는 기존 기술은 유전막 두께의 감소에 따라 누설전류 특성이 나빠져 소자 특성이 열화되는 문제점을 갖는다.
유전막과 대향 전극의 누설전류는 대향 전극의 일함수(Work function)와 관련이 있다. 일례로, 일함수가 클수록 누설전류가 감소하게 된다. 타이타늄나이트라이드의 경우, 타이타늄과 질소의 비율에 따라 4.3 내지 4.6eV 수준의 일함수를 갖고 있다.
따라서, 일함수가 4.7eV 이상인 Ru, Ir, Pt와 같은 희귀 금속(Noble metal)으로 상부 전극 및 하부 전극을 형성함으로써, 얇은 유전막의 두께를 보장하는 가운데 누설전류를 요구 수준 이하로 충족시키는 기술이 제안되었다.
희귀 금속으로 상부 전극 및 하부 전극을 형성하기 위해서는, 고단차(High aspect ratio) 구조에서 균일한 두께로 증착시킬 수 있는 증착법이 요구된다. 해당 증착법으로는 원자층 증착(ALD; Atomic Layer Deposition) 기법 또는 화학기상 증착(CVD; Chemical Vapor Deposition) 기법이 검토되고 있다. 특히, 화학기상 증착법은 15nm 이하의 미세 설계 소자에서 원하는 증착 균일성을 얻을 수 없기 때문에, 표면의 흡착을 이용하여 저온 공정이 가능하며 흡착과 표면 반응을 반복하여 고단차에서 두께의 균일성을 보장할 수 있는 원자층 증착법이 커패시터의 상부 전극 또는 하부 전극을 형성하는 가장 적합한 기술로 주목받고 있다.
원자층 증착법을 이용하는 경우 희귀 금속의 소스가 되는 전구체(Precursor)와 반응 기체가 필요하다. 전구체는 흡착성과 결합력에 따라 선택되며 반응 기체는 암모니아계와 산소계가 사용되고 있다. 반응 기체의 연구 결과, 산소 또는 산소 라디컬(Radical)을 사용하는 것이 반응 및 표면 균일성, 표면 거칠기를 조절하는데 가장 바람직한 것으로 연구된 바, 산소계 반응 기체가 더욱 널리 사용되고 있다.
하지만 산소계 반응 기체를 사용하는 원자층 증착법으로 커패시터의 상부 전극이 형성되는 경우, 상부 전극을 형성한 희귀 금속 내부에 산소가 잔류하게 될 수 있으며, 상부 전극 내에 잔류하는 산소는 상부 전극 상에 TiN/SiGe 또는 SiGe을 포함하는 박막으로 형성되는 보호층으로 확산되어 보호층을 산화시킴으로써 커패시터 동작의 문제, 즉 DRAM의 불량을 야기할 수 있다.
따라서 산소계 반응 기체를 사용하는 원자층 증착법을 통해 일함수가 큰 희귀 금속으로 상부 전극이 형성되는 경우 발생될 수 있는 보호층의 산화로 인한 DRAM의 불량을 개선하는 기술이 제안될 필요가 있다.
일 실시예들은 산소계 반응 기체를 사용하는 원자층 증착법을 통해 일함수가 큰 희귀 금속으로 상부 전극이 형성되는 경우 발생될 수 있는 보호층의 산화로 인한 DRAM의 불량을 개선하는 DRAM의 커패시터 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 상부 전극과 보호층 사이에 산소를 포함하지 않은 산화방지막을 형성함으로써, 산화방지막으로 하여금 보호층이 산화되는 것을 방지하는 DRAM의 커패시터 및 그 제조 방법을 제안한다.
또한, 일 실시예들은 상부 전극을 형성하는 과정에서 상부 전극 내 잔류하는 산소를 어닐링 공정을 통해 제거함으로써, 상부 전극 내 잔류하는 산소가 보호층으로 확산되는 것을 미연에 방지하는 DRAM의 커패시터 및 그 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, DRAM의 커패시터 제조 방법은, DRAM의 트랜지스터에 포함되는 소스와 연결되는 콘택 플러그, 상기 콘택 플러그 상에 형성되는 랜딩 패드, 상기 랜딩 패드 상에 형성되는 하부 전극 및 상기 하부 전극의 외부면을 감싸도록 형성되는 유전막을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에서 상기 유전막의 외부면을 감싸도록 상부 전극을 형성하는 단계; 상기 상부 전극의 외부면을 감싸도록 산소가 포함되지 않은 산화방지막을 형성하는 단계; 및 상기 산화방지막의 외부면을 감싸도록 보호층을 형성하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 산화방지막을 형성하는 단계는, 상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소를 포집하도록 상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소와 반응하는 전도성 물질로 상기 산화방지막을 형성하는 단계인 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 산화방지막을 형성하는 단계는, 상기 산소가 포함되지 않은 조건을 만족시키는 아래, 상기 상부 전극을 형성하는 전도성 물질과 동일한 전도성 물질로 상기 산화방지막을 형성하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 산화방지막을 형성하는 단계는, 상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소가 상기 보호층으로 확산되는 것을 차단하는 두께로 상기 산화방지막을 형성하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 산화방지막은, 2 내지 10nm 범위 내의 두께를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 산화방지막을 형성하는 단계는, 상기 산소가 포함되지 않은 조건을 만족시키도록 공급 산소 조건을 제어하는 환경의 스퍼터링 공정 또는 화학기상 증착 공정을 통해 상기 산화방지막을 형성하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 상부 전극을 형성하는 단계는, 상기 상부 전극이 형성되는 과정에 의해 발생된 산소를 제거하기 위해 상기 상부 전극에 대해 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 어닐링 공정을 수행하는 단계는, 상기 상부 전극이 형성되는 과정에 의해 발생된 산소를 상기 어닐링 공정을 통해 환원 반응을 발생시켜 제거하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 어닐링 공정은, 600℃ 이하의 온도 조건 아래 수행되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 상부 전극을 형성하는 단계는, 산소계열 반응 기체 기반의 원자층 증착 공정을 통해 희귀 금속으로 상기 상부 전극을 형성하는 단계인 것을 특징으로 할 수 있다.
일 실시예에 따르면, DRAM의 커패시터는, DRAM의 트랜지스터에 포함되는 소스와 연결되는 콘택 플러그; 상기 콘택 플러그 상에 형성되는 랜딩 패드; 상기 랜딩 패드 상에 형성되는 하부 전극; 상기 하부 전극의 외부면을 감싸도록 형성되는 유전막; 상기 유전막의 외부면을 감싸도록 형성되는 상부 전극; 상기 상부 전극의 외부면을 감싸며 산소가 포함되지 않도록 형성되는 산화방지막; 및 상기 산화방지막의 외부면을 감싸도록 형성되는 보호층을 포함할 수 있다.
일 측에 따르면, 상기 산화방지막은, 상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소를 포집하도록 상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소와 반응하는 전도성 물질로 형성되는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 산화방지막은, 상기 산소가 포함되지 않은 조건을 만족시키는 아래, 상기 상부 전극을 형성하는 전도성 물질과 동일한 전도성 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 산화방지막은, 상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소가 상기 보호층으로 확산되는 것을 차단하는 두께로 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 DRAM의 커패시터는, 상기 상부 전극이 형성되는 과정에 의해 발생된 산소를 제거하기 위해 어닐링 공정이 수행되어 제조되는 것을 특징으로 할 수 있다.
일 실시예들은 산소계 반응 기체를 사용하는 원자층 증착법을 통해 일함수가 큰 희귀 금속으로 상부 전극이 형성되는 경우 발생될 수 있는 보호층의 산화로 인한 DRAM의 불량을 개선하는 DRAM의 커패시터 및 그 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 상부 전극과 보호층 사이에 산소를 포함하지 않은 산화방지막을 형성함으로써, 산화방지막으로 하여금 보호층이 산화되는 것을 방지하는 DRAM의 커패시터 및 그 제조 방법을 제안할 수 있다.
또한, 일 실시예들은 상부 전극을 형성하는 과정에서 상부 전극 내 잔류하는 산소를 어닐링 공정을 통해 제거함으로써, 상부 전극 내 잔류하는 산소가 보호층으로 확산되는 것을 미연에 방지하는 DRAM의 커패시터 및 그 제조 방법을 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 일 실시예에 따른 DRAM의 구조를 도시한 도면이다.
도 2는 일 실시예에 따른 DRAM의 커패시터 제조 방법을 도시한 플로우 차트이다.
도 3 내지 도 7은 도 2에 도시된 DRAM의 커패시터 제조 방법을 설명하기 위해 DRAM의 구조를 도시한 도면이다.
도 8a 내지 8c와, 도 9a 내지 9c는 일 실시예에 따른 DRAM의 커패시터에 대한 우수성을 설명하기 위한 도면이다.
도 2는 일 실시예에 따른 DRAM의 커패시터 제조 방법을 도시한 플로우 차트이다.
도 3 내지 도 7은 도 2에 도시된 DRAM의 커패시터 제조 방법을 설명하기 위해 DRAM의 구조를 도시한 도면이다.
도 8a 내지 8c와, 도 9a 내지 9c는 일 실시예에 따른 DRAM의 커패시터에 대한 우수성을 설명하기 위한 도면이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하 DRAM의 커패시터 제조 방법은, 자동화 및 기계화된 시스템에 의해 수행되는 것을 전제로 하며, DRAM의 하부 전극(Bottom Metal; BM)까지 형성된 반도체 구조체(Semiconductor-structure; SEMI-STR)(예컨대, DRAM의 트랜지스터(Transistor; TR)에 포함되는 소스와 연결되는 콘택 플러그(Contact Plug; CP), 콘택 플러그(CP) 상에 형성되는 랜딩 패드(Landing Pad; LP), 랜딩 패드(LP) 상에 형성되는 하부 전극(Bottom Metal; BM), 하부 전극(BM)의 외부면을 감싸도록 형성되는 유전막(Capacitor Dielectric; DE)을 포함하는 반도체 구조체)를 대상으로 상부 전극(Top Metal; TM), 산화방지막(Antioxidant Film; AO) 및 보호층(Protection Layer; PL)을 형성하는 제조 과정을 포함하는 것으로 설명된다.
이하 실시예에 따른 DRAM의 커패시터 제조 방법은, 상부 전극(TM)층 사이에 산소를 포함하지 않은 산화방지막(AO)을 형성함으로써, 산화방지막(AO)으로 하여금 보호층(PL)이 산화되는 것을 방지하는 구조의 DRAM용 커패시터를 제조할 수 있다.
또한, 실시예에 따른 DRAM의 커패시터 제조 방법은, 상부 전극(TM)을 형성하는 과정에서 상부 전극(TM) 내 잔류하는 산소를 어닐링 공정을 통해 제거함으로써, 상부 전극(TM) 내 잔류하는 산소가 보호층으로 확산되는 것을 미연에 방지할 수도 있다.
이에 대한 상세한 설명은 아래에서 기재하기로 한다.
도 1은 일 실시예에 따른 DRAM의 구조를 도시한 도면이다.
도 1을 참조하면, 일 실시예에 따른 DRAM의 커패시터(100)는 DRAM의 트랜지스터(미도시)에 포함되는 소스 (미도시)와 연결되는 콘택 플러그(Contact Plug; CP), 콘택 플러그(CP) 상에 형성되는 랜딩 패드(LP), 랜딩 패드(LP) 상에 형성되는 하부 전극(BM), 하부 전극(BM)의 외부면을 감싸도록 형성되는 유전막(DE), 유전막(DE)의 외부면을 감싸도록 형성되는 상부 전극(TM), 상부 전극(TM)의 외부면을 감싸도록 형성되는 산화방지막(AO) 및 산화 방지막(AO)의 외부면을 감싸도록 형성되는 보호층(PL)을 포함하는 구조를 가질 수 있다.
상부 전극(TM)은 앞서 설명된 바와 같이 유전막(DE)과 대향 전극(상부 전극(TM))의 누설전류를 DRAM의 요구 수준 이하로 충족시키기 위해, 산소계열 반응 기체 기반의 원자층 증착 공정을 통해 일함수가 4.7eV 이상인 Ru, Ir, Pt와 같은 희귀 금속(Noble metal; NM)으로 형성될 수 있다.
따라서, TiN/SiGe 또는 SiGe을 포함하는 박막으로 형성되는 보호층(PL)으로 상부 전극(TM) 내 잔류하는 산소 또는 유전막(DE)으로부터 유입되는 산소가 확산되는 것을 방지하고자, 일 실시예에 따른 커패시터(100)는 산소가 포함되지 않은 산화방지막(AO)을 통해 산소가 보호층(PL)으로 확산되는 것을 방지할 수 있다.
보다 상세하게, 산화방지막(AO)은 산소가 포함되지 않도록 형성됨으로써 산화방지막(AO) 자체에 잔류하는 산소에 의해 보호층(PL)이 산화되는 것을 방지하는 동시에, 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소가 보호층(PL)으로 확산되는 것을 차단하는 두께(예컨대, 2nm 내지 10nm)로 형성됨으로써 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소에 의해 보호층(PL)이 산화되는 것도 방지할 수 있다.
이처럼 산화방지막(AO)은 내부에 산소를 잔류 시키지 않기 위해서, 산소가 포함되지 않는 조건을 만족시키도록 공급 산소 조건을 제어하는 환경의 스퍼터링 공정 또는 화학기상 증착 공정을 통해 형성될 수 있다.
더 나아가 산화방지막(AO)은 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소를 포집하도록 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소와 반응하는 전도성 물질로 형성될 수 있다. 예를 들어, 산화방지막(AO)은 산소가 포함되지 않은 조건을 만족시키는 아래, 상부 전극(TM)을 형성하는 전도성 물질(예컨대, 희귀 금속(NM) Ru 또는 Ir)과 동일한 전도성 물질로 형성될 수 있다. 이에, 산화방지막(AO)은 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소와 반응하여 포집함으로써, 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소가 보호층(PL)으로 확산되는 것을 방지할 수 있다.
또한, 일 실시예에 따른 커패시터(100)는 상부 전극(TM) 자체에 산소가 잔류하지 않도록 함으로써, 상부 전극(TM)으로부터 유입되는 산소가 보호층(PL)으로 확산되는 것을 미연에 방지할 수도 있다. 이러한 경우, 커패시터(100)는 상부 전극(TM)이 형성되는 과정에 의해 발생된 산소를 제거하는 어닐링 공정이 수행되어 제조될 수 있다. 즉, 상부 전극(TM)은 어닐링 공정을 통해 형성됨으로써, 내부에 산소를 잔류 시키지 않을 수 있다.
어닐링 공정은 아래의 식 1과 같이 상부 전극(TM)이 형성되는 과정에 의해 발생된 산소를 환원 반응을 발생시켜 제거하는 공정으로서, 산소 유입이 없거나 아르곤, 질소, 헬륨, 수도 또는 그 혼합물을 활용하여 산소 유입을 최소화하는 조건과 600℃ 이하의 온도 조건 아래 수행될 수 있다.
<식 1>
RuO2 Ru + O2
하부 전극(BM)의 내측면에는 산소 수집막(Oxygen Gathering; OG)이 배치될 수 있다. 이는 하부 전극(BM)의 형성 과정에서 발생되는 산소를 흡수하기 위한 구성요소로서, 구현 예시에 따라 생략될 수 있다.
이하에서는 설명된 구조의 커패시터(100)의 제조 방법이 설명된다.
도 2는 일 실시예에 따른 DRAM의 커패시터 제조 방법을 도시한 플로우 차트이고, 도 3 내지 도 7은 도 2에 도시된 DRAM의 커패시터 제조 방법을 설명하기 위해 DRAM의 구조를 도시한 도면이다. 이하 수행되는 DRAM의 커패시터 제조 방법은 자동화 및 기계화된 제조 시스템(이하, 시스템으로 기재함)에 의해 수행됨을 전제로 한다.
단계(S210)에서 시스템은, 도 3에 도시된 바와 같이 DRAM의 트랜지스터에 포함되는 소스와 연결되는 콘택 플러그(CP), 콘택 플러그(CP) 상에 형성되는 랜딩 패드(LP), 랜딩 패드(LP) 상에 형성되는 하부 전극(BM), 하부 전극(BM)의 외부면을 감싸도록 형성되는 유전막(DE)을 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다.
반도체 구조체(SEMI-STR)에서 콘택 플러그(CP)는 폴리실리콘 또는 폴리실리콘저마늄 등의 전도성 물질로 형성될 수 있다. 랜딩 패드(LP)는 Ti, TiN, W, Mo, Ru, Ir 또는 그 조합 중 어느 하나로 형성될 수 있으며, 산화막, 질화막 또는 그 조합 등의 절연층(ILD)으로 둘러싸일 수 있다. 하부 전극(BM)은 원자층 증착 공정 또는 화학기상 증착 공정을 통해 일함수가 4.7eV 이상인 Ru, Ir, Pt 또는 그 혼합물의 희귀 금속(NM)으로 형성될 수 있으며, 하부 전극(BM)에는 형성 과정에서 내부에 잔류할 수 있는 산소를 제거하기 위한 어닐링 공정(후술되는 상부 전극(TM)에 대한 어닐링 공정과 동일한 조건)이 수행될 수 있다. 증착 두께는 1nm 내지 10nm일 수 있다.
단계(S220)에서 시스템은, 도 4에 도시된 바와 같이 반도체 구조체(SEMI- STR)에서 유전막(DE)의 외부면을 감싸도록 상부 전극(TM)을 형성할 수 있다.
보다 상세하게, 단계(S220)에서 시스템은, 원자층 증착 공정 또는 화학기상 증착 공정을 통해 일함수가 4.7eV 이상인 Ru, Ir, Pt 또는 그 혼합물의 희귀 금속(NM)으로 상부 전극(TM)을 형성할 수 있다. 예컨대, 시스템은 고단차의 커패시터 두께 균일성을 유지하기 위해 카보닐기, 디케톤, 디아민류 등의 금속유기화합물을 사용하여 300℃ 이하의 온도 조건 아래 산소, 오존 또는 산소 라디컬 등의 산소계 반응 기체에 기반한 원자층 증착 공정을 통해 희귀 금속(NM)으로 상부 전극(TM)을 형성할 수 있다. 증착 두께는 1nm 내지 10nm일 수 있다.
이 때, 시스템은, 도 5에 도시된 바와 같이 상부 전극(TM)이 형성되는 과정에 의해 발생된 산소를 제거하기 위해 상부 전극(TM)에 대해 어닐링 공정을 수행할 수 있다. 어닐링 공정은 상부 전극(TM)이 형성되는 과정에 의해 발생된 산소를 환원 반응을 발생시켜 제거하는 공정으로서, 산소 유입이 없거나 아르곤, 질소, 헬륨, 수도 또는 그 혼합물을 활용하여 산소 유입을 최소화하는 조건과 600℃ 이하의 온도 조건 아래 수행될 수 있다.
상부 전극(TM)에 대한 어닐링 공정은 선택적으로 수행 또는 생략될 수 있다.
단계(S230)에서 시스템은, 도 6에 도시된 바와 같이 상부 전극(TM)의 외부면을 감싸도록 산소가 포함되지 않은 산화방지막(AO)을 형성할 수 있다.
구체적으로, 단계(S230)에서 시스템은, 산소가 포함되지 않는 조건을 만족하도록 공급 산소 조건을 제어하는 환경의 스퍼터링 공정 또는 화학기상 증착 공정을 통해 산화방지막(AO)을 형성할 수 있다.
이에, 산화방지막(AO)은 자체에 잔류하는 산소에 의해 보호층(PL)이 산화되는 것을 방지할 수 있다.
또한, 단계(S230)에서 시스템은, 산화방지막(AO)이 산소가 포함되지 않는 조건 뿐만 아니라, 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소가 보호층(PL)으로 확산되는 것을 차단하는 두께(예컨대, 2nm 내지 10nm)로 산화방지막(AO)을 형성할 수 있다.
따라서, 산화방지막(AO)은, 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소에 의해 보호층(PL)이 산화되는 것도 방지할 수 있다.
또한, 단계(S230)에서 시스템은, 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소를 포집하도록 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소와 반응하는 전도성 물질로 산화방지막(AO)을 형성할 수도 있다.
예를 들어, 단계(S230)에서 시스템은, 산소가 포함되지 않은 조건을 만족시키는 아래, 상부 전극(TM)을 형성하는 전도성 물질(예컨대, 희귀 금속(NM) Ru 또는 Ir)과 동일한 전도성 물질로 산화방지막(AO)을 형성할 수 있다. 이에, 산화방지막(AO)은 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소와 반응하여 포집함으로써, 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소가 보호층(PL)으로 확산되는 것을 방지할 수 있다.
단계(S240)에서 시스템은, 도 7에 도시된 바와 같이 산화방지막(AO)의 외부면을 감싸도록 보호층(PL)을 형성할 수 있다. 일례로, 시스템은 TiN/SiGe 또는 SiGe을 포함하는 박막으로 보호층(PL)을 형성할 수 있다.
이상 설명된 단계들(S210 내지 S8240)를 통해 제조되는 커패시터는, 산소가 포함되지 않는 조건 아래 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소를 포집하도록 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소와 반응하는 전도성 물질(예컨대, 상부 전극(TM)을 형성하는 전도성 물질과 동일한 전도성 물질)로 형성되는 산화방지막(AO)을 통해, 상부 전극(TM) 또는 유전막(DE)으로부터 유입되는 산소와 산화방지막(AO) 자체에 잔류하는 산소로부터 보호층(PL)이 산화되는 것을 방지하는 효과를 가질 수 있다.
또한, 이상 설명된 단계들(S210 내지 S8240)를 통해 제조되는 커패시터는, 잔류 산소를 제거하는 어닐링 공정을 통해 상부 전극(TM)을 형성함으로써, 상부 전극(TM)으로부터 산화방지막(AO)을 통해 보호층(PL)으로 산소가 유입되는 것을 미연에 방지하는 효과를 가질 수 있다.
도 8a 내지 8c와, 도 9a 내지 9c는 일 실시예에 따른 DRAM의 커패시터에 대한 우수성을 설명하기 위한 도면이다.
도 8a 내지 8c와 같은 조건의 샘플 1, 2, 3을 준비 후, 도 9a 내지 9c에 도시된 각 샘플들에 대한 XPS depth profile 결과를 참조하면, 산화방지막(AO)인 Sputter Ru를 포함하지 않는 조건과 상부 전극(TM)에 대한 어닐링 공정이 수행되지 않은 조건을 만족시키는 샘플 1이 보호층(PL)인 W에 산소를 포함하고 있음을 알 수 있다.
반면, 산화방지막(AO)인 Sputter Ru를 포함하는 조건과 상부 전극(TM)에 대한 어닐링 공정이 수행된 조건을 만족시키는 샘플 3와, 산화방지막(AO)인 Sputter Ru를 포함하는 조건을 만족시키는 샘플 2는 보호층(PL)인 W에 산소를 포함하고 있지 않음을 알 수 있다.
이처럼, 일 실시예에 따른 제조 방법을 통해 제조되는 DRAM의 커패시터는, 상부 전극(TM)층 사이에 형성된 산화방지막(AO)을 포함함으로써 산화방지막(AO)으로 하여금 보호층(PL)이 산화되는 것을 방지할 수 있으며, 형성 과정에서 어닐링 공정을 통해 잔류하는 산소가 제거된 상부 전극(TM)을 포함함으로써 상부 전극(TM) 내 잔류하는 산소가 보호층으로 확산되는 것을 미연에 방지할 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (15)
- DRAM의 트랜지스터에 포함되는 소스와 연결되는 콘택 플러그, 상기 콘택 플러그 상에 형성되는 랜딩 패드, 상기 랜딩 패드 상에 형성되는 하부 전극 및 상기 하부 전극의 외부면을 감싸도록 형성되는 유전막을 포함하는 반도체 구조체를 준비하는 단계;
상기 반도체 구조체에서 상기 유전막의 외부면을 감싸도록 상부 전극을 형성하는 단계;
상기 상부 전극의 외부면을 감싸도록 산소가 포함되지 않은 산화방지막을 형성하는 단계; 및
상기 산화방지막의 외부면을 감싸도록 보호층을 형성하는 단계
를 포함하는 DRAM의 커패시터 제조 방법. - 제1항에 있어서,
상기 산화방지막을 형성하는 단계는,
상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소를 포집하도록 상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소와 반응하는 전도성 물질로 상기 산화방지막을 형성하는 단계인 것을 특징으로 하는 DRAM의 커패시터 제조 방법. - 제2항에 있어서,
상기 산화방지막을 형성하는 단계는,
상기 산소가 포함되지 않은 조건을 만족시키는 아래, 상기 상부 전극을 형성하는 전도성 물질과 동일한 전도성 물질로 상기 산화방지막을 형성하는 단계인 것을 특징으로 하는 DRAM의 커패시터 제조 방법. - 제2항에 있어서,
상기 산화방지막을 형성하는 단계는,
상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소가 상기 보호층으로 확산되는 것을 차단하는 두께로 상기 산화방지막을 형성하는 단계인 것을 특징으로 하는 DRAM의 커패시터 제조 방법. - 제4항에 있어서,
상기 산화방지막은,
2 내지 10nm 범위 내의 두께를 갖는 것을 특징으로 하는 DRAM의 커패시터 제조 방법. - 제1항에 있어서,
상기 산화방지막을 형성하는 단계는,
상기 산소가 포함되지 않은 조건을 만족시키도록 공급 산소 조건을 제어하는 환경의 스퍼터링 공정 또는 화학기상 증착 공정을 통해 상기 산화방지막을 형성하는 단계인 것을 특징으로 하는 DRAM의 커패시터 제조 방법. - 제1항에 있어서,
상기 상부 전극을 형성하는 단계는,
상기 상부 전극이 형성되는 과정에 의해 발생된 산소를 제거하기 위해 상기 상부 전극에 대해 어닐링 공정을 수행하는 단계
를 더 포함하는 것을 특징으로 하는 DRAM의 커패시터 제조 방법. - 제7항에 있어서,
상기 어닐링 공정을 수행하는 단계는,
상기 상부 전극이 형성되는 과정에 의해 발생된 산소를 상기 어닐링 공정을 통해 환원 반응을 발생시켜 제거하는 단계
를 포함하는 것을 특징으로 하는 DRAM의 커패시터 제조 방법. - 제7항에 있어서,
상기 어닐링 공정은,
600℃ 이하의 온도 조건 아래 수행되는 것을 특징으로 하는 DRAM의 커패시터 제조 방법. - 제1항에 있어서,
상기 상부 전극을 형성하는 단계는,
산소계열 반응 기체 기반의 원자층 증착 공정을 통해 희귀 금속으로 상기 상부 전극을 형성하는 단계인 것을 특징으로 하는 DRAM의 커패시터 제조 방법. - DRAM의 트랜지스터에 포함되는 소스와 연결되는 콘택 플러그;
상기 콘택 플러그 상에 형성되는 랜딩 패드;
상기 랜딩 패드 상에 형성되는 하부 전극;
상기 하부 전극의 외부면을 감싸도록 형성되는 유전막;
상기 유전막의 외부면을 감싸도록 형성되는 상부 전극;
상기 상부 전극의 외부면을 감싸며 산소가 포함되지 않도록 형성되는 산화방지막; 및
상기 산화방지막의 외부면을 감싸도록 형성되는 보호층
을 포함하는 DRAM의 커패시터. - 제11항에 있어서,
상기 산화방지막은,
상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소를 포집하도록 상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소와 반응하는 전도성 물질로 형성되는 것을 특징으로 하는 DRAM의 커패시터. - 제12항에 있어서,
상기 산화방지막은,
상기 산소가 포함되지 않은 조건을 만족시키는 아래, 상기 상부 전극을 형성하는 전도성 물질과 동일한 전도성 물질로 형성되는 것을 특징으로 하는 DRAM의 커패시터. - 제12항에 있어서,
상기 산화방지막은,
상기 상부 전극 또는 상기 유전막으로부터 유입되는 산소가 상기 보호층으로 확산되는 것을 차단하는 두께로 형성되는 것을 특징으로 하는 DRAM의 커패시터. - 제11항에 있어서,
상기 DRAM의 커패시터는,
상기 상부 전극이 형성되는 과정에 의해 발생된 산소를 제거하기 위해 어닐링 공정이 수행되어 제조되는 것을 특징으로 하는 DRAM의 커패시터.
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