KR100520015B1 - 제어가능한전도디바이스 - Google Patents

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다츠야 데시마
도시유키 미네
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Abstract

메모리 또는 트랜지스터구조에 사용되는 제어가능한 콘덕션디바이스(전도디바이스)에 관하여 특히, 개량된 저감전류특성을 갖는 제어가능한 전도디바이스에 관한 것으로서, 전도디바이스를 보다 한층 소형화하고 누설전류의 문제를 더욱 경감시키기 위해서 측벽과 정상부표면을 갖는 직립필러구조와 이 필러구조의 측벽을 따른 사이드게이트구조를 구비하고, 직립필러구조는 비교적 도전성 재료의 영역과 비도전성 재료의 영역을 갖고, 제1 상태에서는 필러구조를 통과해서 전하캐리어흐름이 발생가능하고, 제2 상태에서는 그들 영역이 필러구조를 통과하는 전하캐리어흐름을 저지하는 터널장벽구성을 나타내고, 사이드게이트구조는 측벽을 거쳐서 필러구조에 전계를 인가하는 것에 의해 그 전기전도도를 제어하도록 구성하였다.
이렇게 하는 것에 의해서, 전도디바이스를 한층 소형화할 수 있음과 동시에 누설전류의 문제가 더욱 경감되고, 또 디바이스의 사이즈를 현저히 축소할 수 있다는 효과가 얻어진다.

Description

제어가능한 전도디바이스{CONTROLABLE CONDUCTION DEVICE}
본 발명은 메모리 또는 트랜지스터구조에 사용되는 제어가능한 콘덕션디바이스(전도디바이스)에 관한 것으로서, 특히, 개량된 저감전류특성을 갖는 제어가능한 전도디바이스에 관한 것이다.
집적회로는 1959년에 발명된 이래 점차 더욱 소형화되어 왔다. 당초에 그의 성능은 회로에 사용되는 트랜지스터의 사이즈를 축소하는 것에 의해 개량되었다. 이것은 사이즈의 축소에 의해 회로의 기생용량이 저감됨과 동시에, 전력소비가 저감되기 때문이다. 그의 소형화는 제조공정에 사용되는 리도그래픽마스크의 치수를 작게 하는 것에 의해서 집적회로의 각 부 사이즈를 직선적으로 축소하는 것에 의해 달성되었다.
그러나, 디바이스의 규모가 더욱 축소되면 완성된 회로의 전기적 특성은 직선적으로는 축소되지 않고, 그 결과 성능을 최적화하기 위해 회로내의 개개의 트랜지스터의 구성을 변경할 필요가 있다는 것이 판명되었다.
예를 들면, 디바이스가 더욱 소형화되면 회로의 개개의 트랜지스터로부터의 전류누설이 디바이스성능을 저하시키는 현저한 요인으로 되고, 고용량다이나믹 랜덤액세스메모리(DRAM)에서는 누설전류를 보상하기 위해 복잡한 3차원 콘덴서가 제안되었다. 그러나, 이와 같은 콘덴서의 제조는 매우 곤란하게 된다.
근래, 집적회로에 적용가능한 대체접근이 논증되고 있다. 이것은 전자의 개개의 그룹(이론적으로는 단일전자)의 이동을 제어하는 것이다. “Single-electron memory”, K. Nakazato, R. J. Blaikie 및 H. Ahmed, J. Appl. Phys. 75, 5123(1994)를 참조하기 바란다. 단일전자메모리는 일본국의 국제특허출원 WO94/15340에 개시되어 있다. 이 디바이스에서는 작은 그룹전자(예를 들면, 10개 보다 적은 전자)가 노드에 축적된다. 이 노드는 전자빔리도그래피에 의해 nm스케일로 구성된 섬으로 이루어진다. 노드에 존재할 수 있는 전하는 소위 쿨롱블로케이드효과(Coulomb blockade effect)에 의해 제한된다. 일단, 소그룹의 전자로 하전되면, 그의 전하에너지에 의해 다른 전자는 그의 섬에 들어갈 수 없다. 쿨롱블로케이드효과를 논증하기 위해서는 열전자가 섬의 전하를 압도하는(swamp) 일이 없도록 섬의 전하에너지가 주위의 열에너지를 초과할 필요가 있다. 그 때문에, 다음의 것이 필요하게 된다. 즉, 열에너지를 저감하기 위해 디바이스를 액체질소온도까지 냉각하거나 또는 디바이스가 실온에서 동작할 경우에는 섬의 스케일을 1∼2nm의 수치로 할 필요가 있다. 이것은 현재의 전자빔리도그래피기술에서는 불가능하다.
전하는 다중터널접합(multiple tunnel junction)에 의해서 섬에 들어가거나 섬에서 나온다. 상기 WO94/15340에 개시된 디바이스에 있어서 다중터널접합 디바이스는 섬에 여러개의 안정한 전자상태(이것은 메모리로서 사용할 수 있다)를 초래하는 사이드게이트구조를 갖는다.
1초당 기수천의 전자로 이루어지는 종래의 전류를 사용해서 동작하는 종래의 트랜지스터의 특성의 개량이 앞서 제안되고 있다. 이것은 다중터널접합 디바이스를 트랜지스터의 게이트와 관련짓는 것에 의해, 오프상태일 때 다중터널접합 디바이스가 누설전류를 최소화하는 것이다. 일본국의 유럽특허출원EP-A-0 649 174를 참조하기 바란다. 이 디바이스에서는 게이트에 nm스케일로 형성된 핑거형상구조(finger structure)를 마련하는 것에 의해 예를 들면, 전계효과에 의해서 트랜지스터의 소오스-드레인경로에 일련의 터널장벽을 생성하고 있다. 이 다중장벽은 다중터널접합으로서 기능하고, 그 결과 오프상태에서 디바이스를 통과하는 전자이동은 쿨롱블로케이드에 의해서 제한되는 것에 의해, 드레인에서 소오스로의 누설전류가 현저히 저감된다. 그러나, 이 디바이스의 제조는 곤란하다. 왜냐하면, 게이트에 형성되는 핑거형상부재는 nm미터스케일로 형성될 필요가 있지만, 현재의 기술에서는 실온에서 동작하는 충분히 작은 nm스케일로 그와 같은 디바이스를 용이하게 형성할 수는 없기 때문이다.
본 발명은 이것에 대신하는 해결접근을 제공한다.
또, 일본국의 유럽특허출원EP96308283.9에는 메모리노드를 갖는 메모리디바이스를 개시하고 있고, 그 메모리노드에는 제어전극에서 터널장벽구성을 거쳐서 전하가 라이트되도록 되어 있다. 축적된 전하는 소오스-드레인경로의 전도도에 영향을 주고, 상기 경로의 전도도를 모니터하는 것에 의해 데이타가 리드된다. 전하장벽구성은 다중터널장벽을 갖고, 이 다중터널장벽은 5nm두께의 폴리실리콘과 2nm두께의 질화실리콘의 교대층으로 구성할 수 있다. 이 교대층은 실리콘의 다결정층상에 형성된다. 다결정층의 일부는 메모리노드로서 기능한다. 다른 장벽구성으로서 절연매트릭스내에 분산된 메모리노드로서 기능하는 도전성의 nm스케일의 전도도를 갖는 것이 개시되어 있다. 전하장벽구성은 장벽구조내에 사용된 다른 재료영역의 결과로서, 장벽구성의 폭방향으로 비교적 낮고 넓은 장벽과 그 위에 산재한 비교적 좁고 높은 장벽을 나타낸다. 이 터널장벽구성의 이점은 메모리의 리드라이트시간을 열화시키는 일 없이 메모리노드로부터의 누설전류를 저감시키는 것이다. 다른 형태의 메모리디바이스가 기재되어 있다. 그의 제1 형태에서는 제어전극에 인가된 전압에 따라 제어전극으로부터의 전하캐리어가 터널장벽구성을 빠져나간다. 제2 형태의 디바이스에서는 제어전극에서 메모리노드로의 전하의 이송을 제어하기 위해서 터널장벽구성에 대해서 부가적인 게이트를 마련하고 있다.
1997년 7월 18일에 출원된 일본국의 유럽특허출원EP97305399.4에 기재되어 있는 바와 같이, 전하장벽구성은 트랜지스터와 같은 제어가능한 전도디바이스에도 이용할 수 있다. 즉, 터널장벽구성을 사용해서 소오스-드레인 사이의 전도경로를 마련한다. 스위치온되었을 때 전하캐리어는 소오스-드레인 사이를 흐르지만, 스위치오프되었을 때에는 상기 장벽구성은 경로내의 전하누설을 저지한다. 따라서, 큰 온/오프전류비가 얻어진다.
1997년 9월 5일에 출원된 일본국의 유럽특허출원EP97306916.4에는 트랜지스터 또는 메모리에 사용하기 위한 개량된 장벽구조가 기재되어 있다. 이 장벽구조는 비교적 도전성의 재료와 비도전성의 재료의 영역에 의해 구성되고, 제1 상태에서는 전하캐리어흐름이 상기 구조내에 발생하고, 제2 상태에서는 상기 구조내의 전하캐리어흐름을 저지하는 터널장벽구성을 상기 영역이 초래한다. 출력영역은 상기 구조를 통하는 경로를 따라 통과하는 전하캐리어를 수취하고, 입력영역은 상기 구조를 통해서 출력영역으로 통과하도록 전하캐리어를 경로에 공급한다. 비도전성재료의 영역은 각각 입력영역 및 출력영역에 근접한 가드장벽성분과 그들의 가드장벽성분 사이에 메인장벽성분을 갖는 에너지밴드프로파일을 초래하도록 구성된다. 일본국의 유럽특허출원EP97306916.4의 도 36, 도 37을 참조해서 1예를 기재하고 있다.
본 발명은 상술한 디바이스에 대한 여러가지의 독창적인 개량 및 변형에 관한 것이다.
상기한 일본국의 유럽특허출원EP96308283.9호에 기재된 제2 형태의 메모리디바이스에 대해 고려하면, 그의 터널장벽구성은 직립하는 필러(기둥)와 이것을 피복하는 제어전극으로서 구성된다. 상기 추가된 게이트는 메모리노드에 전하를 라이트하기 위해서 필러구조를 거쳐서 주로 상부에서 하부로 전계를 인가한다. 상기 EP97305399.4호에 기재된 트랜지스터의 게이트의 구조는 동일한 방법에 의해 필러구조에 대해 하부로 전계를 인가하도록 구성되어 있다. 이 구조에서는 메모리디바이스의 경우에는 게이트와 메모리노드 사이에, 또 트랜지스터의 경우에는 게이트와 드레인 사이에 고전계가 인가된다. 이 고전계에 의해 전자/정공의 쌍이 생성되고, 게이트구조의 근방에 전하가 축적된다. 이것에 의해, 감금전위(confinement potential)이 차폐된다.
이들 문제를 극복하기 위해 본 발명은 그의 제1 견지에 있어서, 측벽과 정상부표면을 갖는 직립필러구조와 이 필러구조의 측벽을 따른 사이드게이트구조를 구비하는 제어가능한 전도디바이스를 제공한다. 직립필러구조는 비교적 도전성 재료의 영역과 비도전성 재료의 영역을 갖고, 제1 상태에서는 필러구조를 통해서 전하캐리어흐름이 발생할 수 있고, 제2 상태에서는 그들 영역이 필러구조를 통과하는 전하캐리어흐름을 저지하는 터널장벽구성을 나타낸다. 사이드게이트구조는 측벽을 통해서 필러구조에 대해 전계를 인가하는 것에 의해 그의 전기전도도를 제어하도록 구성된다.
본 발명에 의한 디바이스는 필러구조를 통과하는 경로를 따라서 흐르는 전하캐리어를 수취하는 메모리노드를 구비한 메모리에 사용할 수 있다. 상기 경로를 따른 전하캐리어흐름을 제어하도록 사이드게이트를 조작하는 것에 의해 노드에 축적된 전하를 제어할 수 있다.
이 디바이스는 또 트랜지스터로서 동작시킬 수도 있다. 트랜지스터에서는 필러구조를 통과해서 소오스-드레인전하 캐리어흐름경로가 마련되도록 소오드영역 및 드레인영역이 마련되고, 사이드게이트가 상기 경로의 전하캐리어흐름을 제어하도록 조작된다.
사이드게이트구조는 쇼트키(schottky)게이트 또는 접합게이트에 의해 구성해도 좋다.
상기 EP96308283.9호에 기재된 메모리디바이스의 1실시예는 불휘발성의 것이다. 그의 장벽구조는 30nm두께의 언도프실리콘층간에 배치된 5nm두께의 절연질화실리콘장벽을 갖는다. 그 결과 얻어지는 에너지밴드프로파일은 다음과 같은 것으로 된다. 즉, 메모리노드에 축적된 전하는 메모리디바이스에 대해서 제어전하가 인가되지 않을 때 상기 장벽구조에 의해 유지된다.
본 발명은 개량된 불휘발성의 구조를 제공한다. 본 발명의 다른 견지에 의하면, 다음과 같은 메모리디바이스가 제공된다. 즉, 이 메모리디바이스는 비교적 도전성 재료의 영역과 비도전성 재료의 영역을 갖고, 제1 상태에서는 필러구조를 통과해서 전하캐리어흐름이 발생할 수 있고, 제2 상태에서는 상기 구조의 전하캐리어흐름을 저지하는 터널장벽구성을 상기 영역이 나타내는 장벽구조, 상기 구조를 통과하는 경로를 따라 이동하는 전하캐리어를 수취하는 메모리노드 및 상기 구조를 통과해서 상기 노드에 축적되도록 상기 경로에 대해 전하캐리어를 공급하는 제어전극을 구비하고, 각각 메모리노드와 제어전극에 인접한 치수적으로 비교적 좁은 장벽성분과 상기 좁은 장벽성분간의 치수적으로 비교적 넓은 장벽성분으로 이루어지고, 이 장벽성분이 상기 노드에서의 불휘발성 전하축적을 초래하도록 구성된 에너지프로파일을 초래하도록 상기 비도전성 재료의 영역이 구성된다.
일본국의 상기EP97305399.4호에 기재된 트랜지스터의 1실시예는 횡형구조를 갖는다. 소오스와 드레인은 횡방향으로 떨어지고 이들 사이에 게이트가 배치된다.
다른 견지에 의한 본 발명은 이 범용의 횡형구조의 개량된 디바이스를 제공한다. 또, 다른 견지에 의한 본 발명에 의하면, 제어가능한 전도디바이스를 제공하는 것으로서, 이것은 기판, 이 기판상에 횡방향으로 떨어져서 배치된 여러개의 제어소자, 이들 제어소자 사이에 연장되어 이들에 전기적으로 접속된 채널구조 및 게이트영역을 구비하고, 이 채널구조는 비교적 도전성 재료의 영역과 비도전성 재료의 영역으로 이루어지고, 제1 상태에서 전하캐리어흐름은 상기 구조를 통과해서 발생할 수 있고, 제2 상태에서는 상기 영역이 전하캐리어흐름을 저지하는 터널장벽구성을 나타내고, 상기 게이트영역은 채널구조에 전계를 인가해서 그의 전기전도도를 제어하도록 구성되고, 상기 채널구조는 기판상에 상기 제어소자의 한쪽 아래에 중첩됨과 동시에, 상기 제어소자의 다른쪽 위에 중첩되도록 구성된다.
본 디바이스는 트랜지스터 또는 메모리디바이스로서 구성할 수 있다. 따라서, 상기 제어소자는 소오스영역 및 드레인영역이여도 좋고 또는 그들의 한쪽은 메모리노드여도 좋다.
본 발명의 다른 견지에 의하면, 소오스영역 및 드레인영역, 이 소오스영역 및 드레인영역 사이에 있어서의 전하캐리어를 위한 전도경로, 이 전도경로를 따른 전하캐리어의 흐름을 제어하기 위한 게이트 및 전도경로에 다중터널접합구성을 초래하는 다층구조를 구비하고, 전도경로가 다층구조의 층을 횡단해서 연장되는 제어가능한 전도디바이스가 제공된다.
다중터널접합구성은 비교적 도전성 재료와 비도전성 재료로 이루어지는 여러개의 교대층에 의해 구성할 수 있다. 예를 들면, 실리콘과 질화실리콘의 층을 사용할 수 있다. 단, 질화물층 대신에 실리콘의 산화물을 사용하는 것도 가능하다.
비도전성재료의 교대층은 터널장벽구성을 초래하도록 3nm 또는 그 미만의 두께를 갖는다.
사용시, 소오드-드레인영역 사이의 전도경로를 따라서 종래의 전류가 흐른다. 이것은 게이트에 전압을 인가하는 것에 의해 온상태와 오프상태 사이에서 전환된다. 오프상태에서는 소오스-드레인전도경로내의 다중터널접합구성에 의해 얻어지는 장벽구조에 의해 누설전류는 매우 작아 진다. 상기층은 터널접합디바이스가 실온에서의 전하누설을 저지하는 데에 충분히 작은 두께로 할 수 있다.
본 디바이스는 기판상에 다중터널접합의 교대층과 함께 형성할 수 있다. 이 기판은 간편하게는 절연층이고, 실리콘을 포함하는 여러개의 층으로 디바이스가 구성되는 경우에는 실리콘웨이퍼기판상의 절연이산화실리콘층을 사용해도 좋다. 그러나, 예를 들면 석영과 같은 절연기판을 사용해도 좋다. 이 경우, 디스플레이에 본 발명에 의한 어레이형상 전도디바이스를 조립하는 것이 바람직하다. 세라믹스나 금속과 같은 다른 기판을 사용해도 좋다.
이와 같이, 본 발명에 의해 종래의 전류로 동작가능하고 제어가능한 전도디바이스를 보다 한층 소형화할 수 있음과 동시에, 누설전류의 문제가 종래보다 경감된다.
다른 전도형의 제1 및 제2 디바이스의 한쪽을 다른쪽 위에 적층한 상보적인 구조도 형성할 수 있다.
본 발명에 의한 디바이스는 선택적으로 전하를 라이트하기 위한 전하축적콘덴서를 갖는 메모리셀내에 사용할 수 있다. 메모리셀의 어레이를 마련해도 좋다.
본 발명은 또, 제어가능한 전도디바이스의 제조방법도 포함한다. 이 방법은 다중터널접합구성을 초래하기 위한 다층구조를 형성하고, 전하캐리어용 전도경로를 위한 소오스영역과 드레인영역 및 전도경로를 따른 전하캐리어의 흐름을 제어하기 위한 게이트를 형성하고, 상기 경로는 상기 다층구조의 층을 횡단해서 연장되도록 구성된다.
소오스-드레인영역은 중첩된 관계로 형성해도 좋다. 이것은 기판상에 제1 도전성의 도프층을 형성하고, 이 제1 도전성도프층을 피복하는 다층구조를 형성하고, 이 다층구조를 피복하는 제2 도프도전성층을 형성하고, 또 제1 및 제2 도프층을 소오스영역 및 드레인영역으로 하는 것에 의해 실행할 수 있다.
이 대신에, 소오스영역 및 드레인영역은 횡방향으로 격리된 관계로 형성해도 좋다.
본 발명의 다른 견지에 의하면, 메인장벽성분은 2nm 또는 그 이상의 폭을 갖고, 가드장벽성분은 3nm 또는 그 이하의 폭을 갖는다. 장벽은 45nm 또는 그 이하만큼 격리된다.
본 발명의 하나의 예에서는 메인의 장벽성분은 6nm 또는 그 이상의 폭을 갖고, 장벽은 20nm 또는 그 이하만큼 격리된다.
본 디바이스는 장벽구조를 통과하는 전하캐리어흐름을 제어하기 위한 게이트를 갖고 있어도 좋다. 그 게이트는 사이드게이트일 수 있다.
입력영역은 전하캐리어를 장벽구조로 공급하기 위한 전극을 갖고 있어도 좋다.
본 디바이스는 출력영역이 경로로부터의 전하를 축적하는 메모리노드를 갖는 메모리로서 구성할 수 있다.
그 대신에 본 디바이스는 입력영역이 전하캐리어를 위한 소오스로서 기능함과 동시에, 출력영역이 드레인으로서 기능하는 트랜지스터로서 구성할 수도 있다.
바람직하게는 비도전성영역은 질화실리콘층에 의해 구성되고, 도전성영역은 진성실리콘층에 의해 구성된다.
집합적으로 장벽구조의 여러개의 영역은 장벽구조의 폭에 걸쳐 치수적으로 비교적 넓고 비교적 낮은 장벽높이의 장벽성분을 초래함과 동시에, 비도전성영역은 상기 넓은 장벽성분에 비해서 치수적으로 비교적 좁고 비교적 높은 장벽높이의 장벽성분을 초래한다.
발명의 실시예
본 발명을 보다 한층 이해하기 위해서 그의 실시예를 이하 첨부 도면을 참조하면서 예시로서 설명한다.
도 1은 본 발명에 의한 제어가능한 전도디바이스의 제1 실시예의 단면도이다. 이 디바이스는 기판(1)에 의해 구성되고, n도프 폴리실리콘층으로 이루어지는 드레인영역(2)와 이것을 피복하는 다층구조(3)(이것이 다층터널접합구성을 초래한다)을 갖는다. 층구조(3)은 비교적 도전성 재료와 비도전성 재료의 교대층으로 이루어지고, 이 예에서는 이하에 상세히 설명하는 바와 같이, 실리콘층과 질화실리콘층으로 이루어진다. 다층구조(3)은 게이트영역(4a), (4b)에 의해 피복되고, 이들 게이트영역 사이에 소오스영역(5)가 배치된다. 소오스영역(5) 및 게이트영역(4)는 n도프 폴리실리콘에 의해 형성할 수 있다. 사용시, 전류는 드레인(2)에서 소오스(5)로 구조(3)의 층의 평면을 횡단하고 경로P를 따라 흐른다. 게이트(4a), (4b)에 인가되는 전압은 드레인-소오스전류를 제어한다. 층구조(3)내에 게이트전압에 의해 형성되는 등전위선F는 점선으로 나타내고 있다.
다층구조(3)을 참조하면, 이것은 전기적 절연성 질화실리콘재료층(7) 사이에 배치된 실리콘층(6)으로 이루어진다. 이 절연층(7)은 전형적으로는 3nm 수치의 두께를 갖고, 도 2의 (a)에 도시한 바와 같은 에너지밴드도를 초래한다. 절연층은 개개의 층(7)의 폭에 대응하는 비교적 좁은 폭치수w이고 또한 높이B의 비교적높은 장벽(8)을 초래한다. 이 예에서는 폭치수w는 3nm의 수치이다.
개개의 장벽(8)의 간격은 도전성실리콘재료층(6)의 두께에 의해 결정된다. 층구조(3)의 정상부 및 바닥부에 있어서의 층(61)(도 29의 (a)에 상세히 도시한다)는 50nm 수치의 두께W1을 갖고, 스택(적층체)의 중앙영역에 있어서의 층(62)는 5nm 수치의 두께W2를 갖는다.
집합적으로 구조(3)의 층은 개개의 층(7)의 장벽높이B에 대해 비교적 낮은 높이b의 장벽을 초래한다. 그러나, 이 장벽폭은 전체의 다층구조(3)의 폭WT에 대응하는 그의 물리치수에 관련해서 비교적 넓다.
이 디바이스에 소오스-드레인전압이 인가되면, 다층구조(3)의 에너지도는 도 2의 (b)에 도시한 구조를 나타낸다. 전자는 소오스-드레인전압에 의해 초래되어진 전위구배를 내리고 비교적 좁은 장벽w를 터널링하면서 소오스(5)에서 드레인(2)로 통과할 수 있는 것이 이해될 것이다.
도 2의 (a)에 도시한 구성에서는 소오스-드레인전압이 0일 때, 층구조(3)에 의해 집합적으로 나타내지는 비교적 넓고 낮은 장벽b는 높이B의 비교적 높은 장벽(8)과 함께 소오스(5) 및 드레인(2) 사이의 전하캐리어의 전도를 저지하는 장벽을 초래한다. 스택의 정상부 및 바닥부의 장벽은 스택의 내측 층의 각격W2보다 넓은 간격W1만큼 떨어져 있다는 사실은 넓은 장벽의 높이b를 증가시키도록 기여한다. 이 장벽구조는 부수적으로 게이트영역(4a), (4b)에서 드레인으로의 전류의 누설을 저지한다. 소오스영역(5)로부터의 전도와 마찬가지로, 다층구조(3)이 게이트영역(4a), (4b)에서 드레인으로의 전하캐리어전도에 대해 대응하는 장벽을 초래하는 것이 도 1에서 이해될 것이다.
소오스-드레인전압이 인가되면, 종래의 트랜지스터의 방법에 의해 드레인에서 소오스로의 전도가 발생하고, 매초 기수천개의 전자로 이루어지는 종래의 전류가 흐른다. 경로를 따른 전도는 게이트전압의 인가에 의해서 종래의 방법에 의해 제어할 수 있다. 이것에 의해서, 게이트전압에 의존한 양만큼 소오스와 드레인 사이의 전도경로P의 폭을 “핀치”하는(조이는) 전계가 발생한다.
그러나, 이 구성에 있어서의 문제는 게이트(4)와 드레인(2) 사이에 비교적 높은 전계가 인가된다는 것이다. 이 높은 전계는 전계유기된 전자/정공쌍을 생성시키고, 게이트(4) 근방에서의 캐리어의 축적에 의해 감금전위를 차폐한다.
일본국의 상기 EP96308283.9호의 도 29에 대응하는 메모리디바이스의 실시예에 대해서 도 3을 참조하면서 이하에 설명한다. 이 메모리디바이스는 단면으로 나타내고, 실리콘기판(1)상에 형성된다. 이 디바이스는 5nm의 폴리실리콘층으로서 메모리노드(10)을 갖고, 그 위에 도 1에 도시한 것과 대략 동일하고, 다중터널장벽구성을 초래하는 층구조(3)이 마련된다. 층구조(3)은 상술한 방법에 의해 실리콘과 질화실리콘의 교대층으로 형성된다. n형실리콘의 30nm 두께의 층(11)로서의 제어전극에서 층구조(3)을 거쳐서 메모리노드(10)으로 전하캐리어를 라이트할 수 있다. 제어전극(11)은 30nm 두께의 진성실리콘의 도전성층(12)상에 형성된다. 제어전극(11)은 전기절연성의 이산화실리콘층(13), (14)내에 밀폐된다.
폴리실리콘재료의 게이트전극(15)는 층구조에 대해서 주로 하부로 전계를 인가하도록 층구조(3)을 피복하고, 이것에 의해 층(3)에 의해 부가된 전위장벽구조를 선택적으로 올리거나 내려서 메모리노드(10)에 전하를 선택적으로 라이트할 수 있다. 폴리실리콘게이트(15)는 이산화실리콘(13), (14)에 의해 제어전극(11)에서 전기적으로 절연된다. 이 게이트(15)는 또 두꺼운 산화층(16)에 의해 층구조(3)의 옆가장자리에서 절연된다. 층구조(3)의 옆가장자리를 통과해서 게이트(15)에서는 유위한 전계는 들어가지 않고 전도도를 제어하는 전계는 층구조의 최정상부 표면에서 하부로 들어간다.
메모리노드(10)은 종래의 도핑기술에 의해 기판내에 주입된 소오스(17) 및 드레인(18) 사이의 전류흐름을 제어하기 위한 전계효과게이트로서 기능한다. 전도경로(19)는 소오스(17)과 드레인(18) 사이로 연장되고, 그의 전도도는 메모리노드(10)에 축적된 전하의 레벨에 의존해서 변화한다. 제어전극(11)과 메모리노드(10) 사이에 다중터널접합을 마련하기 위해 다층구조(3)을 사용하는 것은 노드(10)으로부터의 누설전류를 매우 작게 한다. 그러나, 게이트전극(15)는 제어전극(11)하에서 효과적으로 전위장벽구조를 내리거나 올리지 않고 게이트영역과 메모리노드(10) 사이의 영역의 전계를 올린다.
본 발명은 도 1의 원리에 따른 트랜지스터로서, 또는 도 4의 (a), 도 4의 (b)를 참조해서 이하에 설명하는 도 3의 원리에 따른 메모리디바이스로서 이용할 수 있는 개량된 게이트를 제공한다. 도 4의 (a)에는 도 1을 참조해서 설명한 원리에 따라서 동작하는 트랜지스터에 관한 개량된 게이트구조를 도시하고, 도 4의 (b)에는 도 3의 메모리의 원리에 따라서 동작하는 메모리디바이스에 적용되는 동일 게이트구조를 도시한다.
도 4의 (a), 도 4의 (b)에 도시된 층구조(3)은 기판(1)에서 직립한 필러(20)으로서 구성되고, 필러의 주위에 확산된 정상부표면(21) 및 주위측벽(22)를 갖는다. 본 발명에 의하면, 사이드게이트(23)은 측벽(22)를 따라서 형성되고, 선택적으로 장벽구조를 올리거나 내리는 것에 의해 측벽을 거쳐서 필러구조내에 전계를 생성해서 그의 전도도를 제어한다. 사이드게이트(23)에 의해 정상부표면(21)에서 유위한 제어전계가 인가되는 일은 없다.
사용시, 정상부표면(21)상에 형성된 전극에서 수직으로 필러구조를 통과해서 전하캐리어가 흐른다. 도 4의 (a)에 도시한 본 발명에 의한 트랜지스터에서는 정상부전극은 도 1을 참조해서 상술한 방법에 의해 동작가능한 소오스(5)로 이루어지고, 필러의 하면에 드레인(2)가 마련된다. 그러나, 본 디바이스가 도 4의 (b)에 도시한 바와 같은 메모리로서 구성되는 경우, 정상부전극은 도 3에서 상술한 제어전극(11)로서 동작하고, 필러구조의 하면에는 메모리노드(10)이 배치된다. 메모리노드(10)에 축적된 전하는 도 3에서 설명한 방법에 의해 기판(1)에 형성된 소오스영역(17)과 드레인영역(18) 사이의 경로(19)의 전도도를 제어한다.
사이드게이트(23)은 이산화실리콘으로 구성할 수 있는 전기절연층(24)상에 예를 들면 도전성폴리실리콘재료에 의해 형성된다. 이 사이드게이트(23)은 최정상부전극(5), (11)에 의해 점거되는 영역내에는 연장되지 않고, 게이트전압은 고전계영역을 저감하도록 장벽구조에 대해서 동작한다.
층(6), (7)은 전형적으로는 도 1에서 상술한 두께 및 조성으로 형성된다. 그 결과, 정상부전극(5), (11) 또는 사이드게이트(23)에 대해서 전압이 인가되지 않을 때 본 디바이스의 에너지밴드구조는 도 5에 도시한 바와 같이 된다. 절연층(7)은 개개의 층(7)의 폭에 대응하는 비교적 좁은 폭치수w의 비교적 높은 장벽(8)을 초래한다. 이 예에서는 폭치수w는 3nm 이하의 수치이고, 전형적으로는 2nm의 수치이다.
개개의 장벽(8)의 간격은 도전성실리콘재료의 층(6)의 두께에 의해 결정된다. 층구조(3)의 정상부 및 바닥부의 근방에서는 층(6)의 두께W1은 50nm의 수치이고, 상기 적층체의 중앙영역에서의 층(6)의 두께W2는 10nm 이하, 예를 들면 5nm의 수치이다.
구조(3)의 여러개의 층은 그들 집합으로서 개개의 층의 장벽높이B에 비해 낮지만, 전체의 다층구조(3)의 폭WT에 대응하는 그의 물리적 치수에 관련된 비교적 넓은 장벽높이b를 초래한다.
사이드게이트(23)에 전압을 인가하면, 도 5에 도시한 전체의 에너지밴드도가 올라가거나 내려간다. 정상부전극(5), (11)에 전압을 인가하면, 도 2의 (b)에 도시한 방법에서 이 밴드도가 변형하고, 전하캐리어가 정상부전극(5), (11)에서 필러구조를 아래쪽으로 통과해서 본 디바이스가 무엇인가에 따라서 드레인(2) 또는 메모리노드(10)에 도달한다. 정상부전극(5), (11)에 전압이 인가되지 않을 때에는 장벽구조는 필러구조의 정상부와 바닥부 사이의 경로를 따른 전하의 누설을 저지한다.
도 4의 (b)에 도시한 바와 같은 메모리로서 사용되는 경우, 본 디바이스는 고속의 스테이틱 랜덤액세스메모리로서 동작한다. 장벽높이b는 약 0.2V라는 작은 빌트인전위를 초래하고, 제어전극(11) 및 메모리노드(10)을 0바이어스하는 조건하에서 게이트전극(23)에 필요한 임계값전압은 -1.0V이다. 필러구조에 의해 부가되는 전체 장벽의 높이는 게이트(23)에 인가되는 바이어스에 의해 제어된다. 게이트전극(23)에 약 -4.0V의 부의 게이트바이어스를 인가하면, 축적전하가 메모리노드(10)에 유지된다. 이 부의 게이트바이어스는 약 3eV의 전위장벽을 생성한다. 이 높이는 약 10년의 기간에 걸쳐 상기 노드에 축적전자를 유지하는 데에 충분하다.
정보를 라이트하기 위해서는 게이트(23)에 인가하는 전압을 0으로 유지하고, 제어전극(11)에 대해서 1.0V의 바이어스전압을 인가한다. 이 때, 필러의 전체 장벽구조는 도 2의 (b)에 도시한 바와 같이, 아래쪽으로 기울어진 경사를 나타내고 그 결과, 전자는 개개의 장벽(8)을 터널링해서 메모리노드(10)으로 도달할 수 있다. 정보를 리드하기 위해서는 게이트전극(23)에 -3.0V의 전압을 인가함과 동시에 도 3에서 상술한 방법에 의해 채널(19)를 흐르는 소오스-드레인전류를 감시한다.
본 디바이스를 도 4의 (a)에 도시한 바와 같은 트랜지스터로서 사용하는 경우, 즉 정상부전극(5)가 소오스, 하면영역(2)가 드레인을 구성하는 경우, 본 디바이스는 고속의 노멀온의 트랜지스터로서 동작한다. 이와 같은 트랜지스터의 보다 실제적인 예를 도 6을 참조해서 이하 설명한다.
도 6의 (b)에 도시한 바와 같이, 기판으로서 기능하는 실리콘웨이퍼(25)에 열적 성장한 이산화실리콘층(1)을 마련한다. 드레인(2)는 산화실리콘층(1)상에 형성된 n+폴리실리콘층으로 이루어진다. 이 드레인은 이산화실리콘의 전기절연연층(26)에 의해 밀폐된다.
다중터널접합구조를 초래하는 층구조(3)은 드레인(2)를 피복하도록 형성된다. 층구조(3)은 드레인영역(2)에서 직립하도록 필러(20)으로서 형성되고, 절연이산화실리콘층(24)에 의해 둘러싸여진다. 소오스(5)는 필러(20)의 정상부표면을 피복하는 n+폴리실리콘층으로 이루어진다.
게이트(23)은 보호절연층(24)와 접해서 필러(20)의 측벽(22)와의 경계를 형성하지만, 정상부표면(21)은 피복하지 않는다.
이 구조는 이하에 상세히 설명하는 보호절연층(27)에 의해서 피복된다. 도 6의 (a)에서 알 수 있는 바와 같이, 산화층(27)에 콘택트창이 형성되고, 소오스전극(28S), 드레인전극(28D) 및 게이트전극(28G)가 외부와의 접속에 이용된다.
도 6에 도시한 디바이스의 제조방법을 이하 도 7을 참조해서 설명한다.
도 7의 (a)를 참조하면, 개시재료는 실리콘웨이퍼(25)로서, 이것을 1000℃에서 열산화하여 SiO2의 600nm층(1)을 형성한다. 이 층은 절연기판으로서 기능한다. 계속해서 드레인형성을 위해 사용하는 층(2)를 SiO2층(1)상에 형성한다. 이 층(2)는 저압화학증착(LPCVD)에 의해 반응실내에서 성장시킨 10nm 두께의 폴리실리콘으로 이루어진다. 다음에, 10nm 두께의 이산화실리콘층을 층(2)의 표면상에 성장시킨다. 다음에, 비소이온을 층(2)내에 주입하는 것에 의해 드레인으로서 사용할 수 있는 n+도프된 도전층을 형성한다. 비소이온은 산화층에 25keV 수치의 에너지이고 3×1015㎝-2의 조사량으로 주입한다(도시하지 않음). 이 산화층은 다음에, 20 : 1의 RHF용액을 사용하는 웨트에칭에 의해 제거한다.
그 후, 층(2)상에 다층구조(3)을 형성한다. 다층구조(3)은 실리콘층(6)과 질화실리콘층(7)의 적층체로 이루어진다. 먼저, 실리콘층(61)을 비교적 큰 두께W1로 형성하고, 다음에 적층체의 대부분에 대해서 층(62)를 W2=5nm 수치의 두께로 형성한다. 또, 상기 적층체의 정상부에 두께W1의 적어도 1층의 층(61)을 형성한다. 이 예에서는 정상부에 2층의 층(61)을 형성한다. 이것은 도 7의 (a)에 도시한 단면의 확대세부에 상세히 볼 수 있다.
층(6), (7)은 LPCVD반응실내에서 형성한다. 이 공정은 M. Moslehi 및 K. C. Saraswat, IEEE Trans. Electron Devices, ED. 32, p106(1985)에 상세히 기재되어 있는 바와 같은 실리콘의 열질화처리를 포함하고, 얇은 터널접합을 형성한다. 여기에 질화물의 장벽두께가 성장온도에 의존해서 약 2∼3nm로 자기제한되고, 터널장벽높이는 2eV의 수치로 된다.
층구조(3)은 다음과 같이 해서 반복적으로 형성한다. 우선, LPCVD반응실내의 770℃의 SiH4가스중에서 실리콘층을 성장시켜 도 7의 (a)에 도시한 바와 같은 관련된 층을 위해 실리콘의 적당한 두께를 얻는다. 그 후, 이 성장시킨 실리콘의 표면을 반응실내의 1Torr의 100%NH3가스형상 분위기중에서 20분간 930℃에서 직접 질화실리콘으로 변환한다. 다음에, 동일한 실내에서 이 질화실리콘상에 다른 실리콘층을 성장시키고 상기 공정을 반복한다. 따라서, 산화실리콘을 전혀 포함하지 않은 순수한 질화실리콘이 순차 성장시킨 층(7)에 형성된다.
다음에, 폴리실리콘층(5)를 LPCVD에 의해 10nm 두께로 성장시킨다.
다음에, 이 층(5)상에 10nm 수치의 두께의 이산화실리콘층을 성장시킨다. 이 산화층에 5×1015㎝-2의 조사량으로 또한 25KeV의 에너지로 비소이온을 주입한다(도시하지 않음). 이것에 의해, 실리콘층(5)를 대량도프된 n형층으로 변환한다. 다음에, 800℃에서 1분간, 열어닐링을 실행하고 비소이온을 활성화해서 층(5)에 대량n도프된 전기적 특성을 갖게 한다. 이 층(5)는 나중에 본 디바이스의 소오스로 하기 위해 사용된다. 다음에, 층(5)상에 100nm 두께의 산화실리콘층(30)을 성장시킨다.
도 7의 (b)를 참조하면, 산화실리콘층(30)은 다음에 광학리도그래피와 CHF3 및 아르곤가스의 분위기중에서의 드라이에칭법을 사용해서 그 자체 기지의 방법에 의해 패턴화된다. 계속해서, 포도레지스트 및 패턴층(30)을 마스크로서 사용하고, CF4가스중에서 종래의 드라이에칭법에 의해 층(5) 및 층(3)을 패턴화한다.
다음에, 다른 패턴화공정에 있어서 종래의 광학리도그래피와 CF4가스의 분위기중에서의 드라이에칭을 사용해서 층(2)를 에칭하는 것에 의해, 도 7의 (b)에 도시한 바와 같은 패턴을 형성한다. 이와 같이 해서, 층구조(3)은 드레인영역(2)에서 직립한 정상부표면(21)과 측벽(22)를 갖는 필러(20)의 형태로 에칭된다.
다음에, 도 8의 (a)에 도시한 바와 같이, 열산화에 의해 이산화실리콘층(24), (26)을 성장시켜서 n+폴리실리콘층(5), (2)의 에칭된 부분 및 필러구조(3)을 피복한다. 필러구조의 주위의 산화층(24)의 두께는 10nm 수치이고, 소오스영역(5) 및 드레인영역(2)를 피복하는 층(26)은 50nm 수치의 두께이다. 대량도프된 영역(5), (2)상의 이산화실리콘의 두께는 SELOCS에 의한 필러(3)의 진성실리콘상의 이산화실리콘의 두께보다 두껍다.
도 8의 (b)에 도시한 바와 같이, 폴리실리콘층(23)을 LPCVD에 의해 100nm 두께까지 성장시킨다. 다음에, 이 층(23)의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘층(도시하지 않음)을 성장시킨다. 다음에, 이 산화층에 대해서 5×1015㎝-2의 조사량으로 또한 25KeV의 에너지로 비소이온을 주입하고 폴리실리콘층(23)을 대량도프된 n형층으로 변환한다.
다음에, 800℃에서 1분간의 열어닐링을 실행해서 비소이온을 활성화하고, 층(23)에 대량n도프된 전기적 특성을 갖게 한다. 이 층(23)은 나중에 본 디바이스의 게이트로 하기 위해 사용된다. 다음에, 광학리도그래피와 CF4가스의 분위기중에서의 드라이에칭법을 사용해서 층(23)을 패턴화한다. 계속해서, 500nm 두께의 BPSG(boron and phosphorous contained silicade glass)와 250nm 두께의 HGS(spin on glass)로 이루어지는 보호층(27)을 형성한다.
도 8의 (c)에 도시한 바와 같이, 다음에 CH2F2 및 아르곤가스의 분위기중에서 드라이에칭법에 의해 BPSG 및 HSG의 층(27)을 에칭해서 폴리실리콘층(23)의 정상부를 노출시킨다.
도 9의 (a)에 도시한 바와 같이, WF6가스의 분위기중에서의 드라이에칭에 의해 폴리실리콘층(23)의 정상부를 n+폴리실리콘층(5)의 정상부표면과 바닥부표면의 중간의 레벨까지 에칭한다. 다음에, 이산화실리콘층(31)을 1000nm 두께까지 성장시킨다.
도 9의 (b)에 도시한 바와 같이, CMP(chemical mechanical polish)법에 의해 이 이산화실리콘층(31)을 연마하고 폴리실리콘층(5)의 정상부를 노출시켜서 소오스로 될 부분에 액세스할 수 있도록 한다.
다음에, 도 9의 (c)에 도시한 바와 같이, 산화층(26), (27)에 콘택트창(32D)를 에칭해서 드레인층(3)에 외부전기접속이 가능하도록 한다. 동시에, 게이트(23)에 대해서 콘택트창(32G)를 뚫는다. 이들 콘택트창은 도 6의 (a)에 도시한 디바이스의 평면도에서 명확히 볼 수 있다.
다음에, 영역(28S), (28D) 및 (28G)의 소오스, 드레인 및 게이트에 대해서 전기접속을 실행하기 위해 스퍼터링에 의해 금속층(28)을 형성한다. 층(28)은 종래의 스퍼터링기술에 의해 생성된 100nm두께의 티탄의 초기층과 이것을 피복하는 두께 1000nm의 알루미늄/실리콘(1%)의 층으로 이루어진다.
도 9의 (c)에 도시한 바와 같이, 개개의 부분(28D), (28S) 및 (28G)를 마련하기 위해서 금속층(28)에 전기절연간격을 에칭형성한다.
이와 같이 해서, 부분(28S)는 소오스영역(5)로의 접속을 제공한다. 부분(28G)는 창(32G)를 거쳐서 다중채널디바이스를 초래하는 필러구조(20)을 둘러싸는 층(23)으로의 접속을 제공한다. 층(23)은 얇은 산화층(24)에 의해 필러구조(20)에서 절연되고, 필러구조(20)의 측벽(22)를 따라 연장된 사이드게이트로서 기능한다.
다층구조(3)의 층(6), (7)의 성장중 및 그 후, 웨이퍼전체를 수시간, 900∼1000℃로 가열한다. 그러나, 완성된 디바이스가 충분히 동작하는 것을 보증하기 위해서 대량도프된 소오스영역(5) 및 드레인영역(2)에서 도펀트를 층구조(3)의 실리콘층(62)에 이동시켜서는 않된다. 본 실시예에서는 층구조(3)내의 질화실리콘의 최상 및 최하층(7)은 층(2), (5)내의 n+도펀트에 대한 장벽으로서 기능하고, 가열처리중에 그들이 다층구조(3)의 중앙영역으로 확산하는 것을 방지한다.
도 6의 (a)는 트랜지스터의 활성영역을 X×Y로서 도시한 도면이다. 전형적으로는 X=Y=150nm이다. X=Y＜20nm인 필러치수는 H. I. Lie, D. K. Biegelsen, F. A. Ponse, N. M. Johnson 및 R. F. W. Pease, Appl. Phys. Lett. vol.64, p1383, 1994 및 H. Fukuda, J. L. Hoyt, M. A. McCord 및 R. F. W. Pease, Appl. Phys. Lett. vol.70, p333, 1997에 기재된 자기제한산화처리에 의해 얻을 수 있다. 이 처리에 있어서, 10Gpa에도 도달할 수 있는 실리콘코어/산화물계면 근방의 산화물스킨에 걸리는 큰 압축응력의 결과로서 산화레이트의 지연(retardation)이 발생하고, 이것이 자기제한효과의 원인으로 된다.
이 트랜지스터구조가 기판상에 점유하는 공간은 작고, 사이드게이트(23)의 구성은 고전계영역을 최소화하고 또한 일본국의 상기 EP97305399.4호에 기재된 실시예에 있어서 발생하는 기판상의 공간의 충돌을 최소화한다는 것이 이해될 것이다.
도 7∼도 9를 참조해서 설명한 구성의 원리를 이용해서 사이드게이트구조의 메모리셀을 작성할 수도 있다는 것이 이해될 것이다. 즉, 도 6에 도시한 드레인영역(2)를 예를 들면 30nm의 폴리실리콘층에 의해 치환해서 상술한 메모리노드(10)으로 할 수 있다. 또, 종래의 소오스 및 드레인영역은 그 자체 주지의 방법에 의해 웨이퍼(25)에 형성할 수 있고 이것에 의해서, 도 3 및 도 4의 (b)에 도시한 영역(17), (18)에 대응하는 소오스영역 및 드레인영역이 양자간에 전도소오스-드레인경로를 사이에 배치한 형태로 마련된다.
다음에, 필러구조(20)의 각종 변형예에 대해서 설명한다. 이들은 본 발명에 의해 제조되는 트랜지스터나 메모리에 다른 동작특성을 초래한다.
도 8은 통상 오프의 트랜지스터 및 불휘발성메모리를 마련하기 위해 이용할 수 있는 필러구조의 1예를 도시한다. 이 구조는 도 4의 (a), 도 4의 (b)에 도시한 구성의 변형예라고 고려할 수 있고, 도 8에서는 동일 참조부호를 사용하고 있다. 이 필러구조에는 사이드게이트(23) 및 절연영역(24)가 마련된다.
필러구조(20)은 전형적으로는 이산화실리콘 또는 질화실리콘인 비교적 두꺼운 절연층(7′)를 갖는다. 이 절연층은 이산화실리콘에서는 3∼30nm 수치의 두께이고, NH3분위기중에서 300∼500W의 고주파(RF)전력에서 플라즈마질화처리에 의해 형성된 질화실리콘에서는 4∼30nm의 두께이다. 두께 50nm의 진성실리콘층(6′)의 사이에는 절연층이 배치되어 있다. 이 필러구조의 에너지밴드프로파일을 도 11에 도시한다. 이 에너지밴드프로파일은 폭치수가 층(7′)의 두께에 대응하는 높이B′가 비교적 넓은 장벽(8′)를 갖는다.
사용시, 메모리로서 구성된 경우, 본 디바이스는 고속의 불휘발성랜덤액세스메모리(RAM)으로서 동작한다. 왜냐하면, 게이트(23)에 대해서 외부게이트전압을 인가할 필요가 없고 절연층(7′)에 의해 생성된 에너지장벽(8′)가 메모리노드(10)에 축적된 전자를 유지하기 때문이다. 이 에너지장벽의 높이B′는 질화실리콘에서 2.0eV의 수치이고, 이산화실리콘에서 3.0eV의 수치이다.
게이트(23)에 바이어스전압이 인가되면, 에너지장벽B′는 도 11에 점선으로 나타낸 바와 같이 내려간다. 이 효과를 이용해서 장벽을 내리는 것에 의해 메모리노드(10)에 전하를 라이트하는 것을 가능하게 한다. 또, 제어전극(11)에 전압을 인가해서 도 2의 (b)에 도시한 바와 같은 전위의 경사를 얻는다(도 11에는 도시하지 않음). 그 결과, 전하캐리어는 노드(10)을 향해서 이동한다. 질화실리콘장벽 (7′)의 경우에는 사이드게이트(23)에 인가되는 전압은 3V의 수치이고, 제어전극에 인가되는 전압은 1V의 수치이다. 이 구성에서는 전하캐리어는 제어전극(11)로부터의 경로를 따라 절연층(7′)를 통과하여 메모리노드(10)으로 도달한다. 그 후, 전극(11), (23)에서 전압이 제거되면 전하는 장벽B′에 의해 게이트전압에 유지되고, 그 유지시간은 10년의 수치일 수 있다. 따라서, 이 디바이스는 고속불휘발성RAM으로서 동작한다.
도 11의 필러구조를 소오스(5) 및 드레인(2)를 갖는 트랜지스터구성에 사용한 경우, 이 디바이스는 통상 오프의 트랜지스터로서 동작한다.
최상부전극(5), (11) 및 최하부영역(2), (10)의 근방에 비교적 얇은 절연층 (7″)를 추가한 변형예를 도 12에 도시한다. 이것은 도 13에 도시한 바와 같은 대응한 에너지밴드도에 장벽(8″)를 추가한 것이다. 메모리로서 사용될 때 층 (7″)는 절연층(7″), 제어전극(11) 및 메모리노드(10)의 부근에 대량의 전자가 재분배되는 것을 방지하고, 이것에 의해 노드(10)에 전하를 라이트 또는 소거하도록 게이트(23) 및 제어전극(11)에 전압이 인가되었을 때의 하부로의 전위경사를 개선한다. 도 13의 에너지밴드도는 제어전극(11) 및 게이트(23)에 라이트전압이 인가된 경우(그들 값은 도 10에 관련해서 상술하였다)를 도시한 도면이다. 제어전극(11)에 전압을 인가하는 것의 효과는 제어전극(11)에서 메모리노드(10)으로 밴드도를 아래쪽으로 경사지게해서 전자가 장벽B를 터널링하면서 이 경사를 메모리노드를 향해서 하강가능하게 하는 것이다. 게이트전압(23)의 효과는 장벽B의 높이를 낮게 하는 것이다. 장벽B′의 효과는 도 13에 도시한 바와 같다. 이 장벽은 게이트(23)에 인가된 전압의 결과로서 점선의 윤곽으로 나타낸 레벨에서 저감된다. 필러구조(20)이 상술한 바와 같이 질화실리콘층(6) 및 폴리실리콘층(7)에 의해 형성되는 경우, 추가하는 얇은 층(7″)는 전형적으로는 1∼2nm의 두께이고, 폴리실리콘층(6′)의 두께는 5∼30nm의 수치이다.
도 14에 스테이틱랜덤액세스메모리(SRAM) 또는 종래의 리프레시회로를 불필요로 하는 다이나믹랜덤액세스메모리(DRAM)을 제작하기 위한 다른 변형예를 도시한다. 범용의 사이드게이트필러구조는 도 4에 도시한 것과 동일하지만, 얇은 p형실리콘층(33)을 추가하고 있다. 이 층은 전형적으로는 1∼2nm의 두께이고, 층(6), (7)의 형성시에 종래의 방법에 의해 LPCVD반응실내에서 형성할 수 있다. 층(33)에 사용하는 도펀트는 1018㎝-3의 도펀트농도의 붕소이다. 이것에 의해 1.2V 수치의 조립전위장벽을 생성하고, 그 결과, 게이트전극(23)에 바이어스를 인가하는 일 없이 수분 수치의 시간, 메모리노드(10)에 전하를 축적할 수 있다. 따라서, 이 메모리디바이스는 통상 고속DRAM에 필요로 되는 종래의 고부담의 리프레시회로를 필요로 하지 않는다. 보다 장시간 정보를 유지할 필요가 있다면 게이트전극(23)에 부의 바이어스전압을 인가한다. -1.0V 또는 -0.5V의 바이어스전압에 의해 각각 10년 및 1시간동안 유지할 수 있다. 정보를 리드라이트하기위해서는 각각 게이트전극(23)에 0.0V 및 1.0V의 게이트전압을 인가한다. 노드에서 정보를 리드하기 위해서는 소오스(17) 및 드레인(19)(도 14에는 도시하지 않음)에 소오스-드레인전압을 인가해서 그 결과 발생하는 소오스-드레인전류를 검출하는 것은 상술한 기재에서 이해될 것이다. 이 전류레벨은 메모리노드(10)에 축적된 전하의 레벨에 의존한다.
도 16에 밴드갭의 불연속성을 얻기 위해서 보다 큰 에너지밴드갭을 갖는 재료에 의해 몇개의 영역(6)을 형성한 다른 구성을 도시한다. 도 16에 도시한 실시예에서는 보다 얇은 층(62′)가 금속-반도체화합물(예를 들면, SiC)과 같은 광밴드갭재료로 형성되고, 영역(61)은 상술한 방법에 의해 폴리실리콘에 의해 형성된다. 층(62′)를 형성할 때에는 필러를 제조하는 데에 사용되는 LPCVD처리동안에 적당한 도펀트를 도입할 수 있다는 것이 이해될 것이다. 그 결과 얻어지는 밴드에너지프로파일은 도 17에 도시한 바와 같다. 층(62′)의 영역에서 밴드에지가 상승되고 있고, 이것이 밴드에지불연속성△Ev를 초래한하는 것이 이해될 것이다. 이 예에서는 밴드에지불연속성은 가전자밴드에 형성되지만, 적당한 재료가 사용되고 전자가 캐리어로서 사용되는 경우에는 불연속성은 전도밴드에 있어서도 형성할 수 있는 것이 이해될 것이다. 이 예에서는 가전자밴드불연속성은 0.5eV의 수치이다. 이것은 게이트전극(23)에 바이어스를 인가하는 일 없이 1시간의 수치로 정보를 유지하는 데에 유효하다. 따라서, 본 메모리디바이스는 종래의 DRAM과 같은 고속리프레시회로를 필요로 하지 않는다. 보다 긴 시간 정보를 유지하기 위해서는 게이트전극(23)에 0.5V의 정의 바이어스를 인가할 수 있다. 이것에 의해서 10년 수치의 유지시간이 달성된다. 정보를 리드라이트하기 위해서는 게이트전극(23)에 대해서 -0.5V 및 -1.5V의 바이어스전압을 인가한다. 이 때의 리드 및 라이트는 상술한 방법에 의해 실행된다.
트랜지스터로서 이용하는 경우, 도 16의 필러구조는 통상 오프의 트랜지스터를 초래한다.
도 18에 사이드게이트필러구조(3)의 다른 예를 도시한다. 이 구조에서는 절연매트릭스(35)내에 형성된 1군의 입자형상반도체 또는 전도섬(34)에 의해 장벽구조가 얻어진다. 이 예에서는 매트릭스(35)는 50nm 두께의 폴리실리콘재료(6)의 층간에 배치된다. 섬(34)는 실리콘, 게르마늄, 비정질(아몰퍼스)실리콘 또는 금 또는 알루미늄의 금속도트에 의해 구성할 수 있다. nm스케일의 섬을 마련하기 위한 여러가지의 다른 방법을 이하 설명한다.
1. Si-Ge-O혼합막에서 nm스케일의 Ge의 정자(晶子)를 분리하는 방법.
Si-Ge-O혼합막은 고주파마그네트론스퍼터링(RFMS) 또는 이온빔스퍼터링(IBS)에 의해 마련하였다. 스퍼터링타겟은 직경 100mm의 99.99%순도의 SiO2유리플레이트로 이루어지고, 그 위에 5mm2의 몇개의 고순도Ge칩을 배치하였다. 타겟에서 스퍼터된 재료는 Si기판상에 200nm의 두께로 피착하였다. 원형의 SiO2유리플레이트상에 분산시킨 Ge칩의 상기 개수는 타겟상에 스퍼터되는 Ge의 양을 제어하기 위해 선택하였다.
RFMS의 경우에는 3mTorr 압력의 아르곤가스분위기중에서 1.25kW, 13.56 MHz의 고주파전력에서 스퍼터링을 실행하였다. IBS의 경우에는 0.3mTorr 압력의 아르곤가스분위기중에서 1kW의 직류전원에서 스퍼터링을 실행하였다.
더욱 상세하게는 이 공정은 우선, 크라이오펌프에 의해 3×10-7Torr의 압력까지 공기를 배출한 성장실내에서 실행하였다. 다음에, 아르곤가스를 도입하고 상술한 스퍼터링을 위한 전력을 인가하였다. 7분후에 Ge로 과포화된 타겟상에 SiO2유리가 형성되었다. 계속해서, 이 샘플을 아르곤가스중에서 30분에서 4시간, 300∼800℃에서 어닐링하였다. 그 결과, Ge의 nm스케일의 정자가 유리내에 분리되었다. Ge칩의 개수, 어닐링온도 및 어닐링시간은 유리내에 형성된 Ge의 nm스케일정자의 밀도 및 사이즈를 제어하도록 선정하였다. 다음 표는 몇개의 예이다.
샘플번호 어닐링온도 어닐링시간 평균직경
1 300℃ 30분 4. 2nm
2 600℃ 30분 6. 0nm
3 800℃ 30분 6. 5nm
2. 플라즈마CVD법에 의한 수소화된 비정질실리콘의 준비
이 방법에서는 극히 얇고 수소화된 비정질실리콘을 준비하기 위해 용량결합고주파플라즈마 화학기상성장(CVD)를 사용하였다. 성장실은 우선 반응가스 도입전에 10-7Torr의 압력까지 공기를 배출하였다. 반응실내의 접지전극상에 배치된 실리콘기판을 250℃의 온도까지 가열하였다. SiH4 및 H2의 혼합가스를 매스플로컨트롤러에 의해 성장실내에 도입하였다. 가스플로레이트는 각각 10 및 40sccm으로 하였다. 자동압력컨트롤러에서 0.2Torr의 기압을 유지하였다. 성장시에 PH3 또는 P2H6을 도입하는 것에 의해, 치환도핑을 실행하는 것에 의해서 각각 n형 및 p형의 수소화된 비정질실리콘을 얻었다. 이 예에서는 n형 도펀트로서 H2내에서 희석한 5sccm 또는 0.2%PH3을 첨가하였다. 포워드전력을 최대화해서 반사를 최소한으로 억제하도록 자동정합에 의해 성장실내의 전극에 대해 13.56MHz의 고주파전력을 10W의 레벨로 인가하고 이것에 의해 실내에 플라즈마를 확립하였다. 이 경우의 성장레이트는 0.08nm/sec였다. 이 성장을 50초간 실행하고 수소화된 비정질실리콘을 포함하는 4nm 두께의 층을 얻었다.
3. 플라즈마CVD법에 의한 미정질실리콘의 준비
미정질(microcrystalline)실리콘을 마련하기 위해 용량결합 고주파플라즈마 CVD를 사용하였다. 주반응실은 고립시켜 용이하게 개방할 수 있는 셔터에 의해 로드록실(load lock chamber)에 접속하였다. 이 로드록실을 통해서 주반응실로의 샘플의 로드 및 언로드를 실행하였다. 실내의 압력은 자동압력컨트롤러에 의해 결정하였다. 반응가스도입전에 성장실은 터보분자펌프에 의해 10-7Torr의 압력으로 될때까지 공기를 배출하였다. 성장층을 받는 기판은 250℃의 온도까지 가열된 직경15㎝의 접지전극상에 탑재하였다. 전극의 간격은 3㎝로 고정시켰다. SiH4 및 H2의 혼합가스를 매스플로컨트롤러에 의해 성장실에 도입하였다. SiH4 및 H2의 가스플로레이트는 각각 1 및 100sccm으로 선정하였다. 이 처리동안 자동압력컨트롤러에 의해 가스압을 0.15Torr로 유지하였다. 동일한 플라즈마내에서 성장공정중에 포스핀 또는 디볼란가스에 의한 치환도핑을 실행해서 각각 n형 및 p형 비정질실리콘을 생성하였다. 이 예에서는 수소내에서 희석한 2sccm 또는 0.2%의 포스핀을 n형 도펀트로서 첨가하였다. AMC에 의해 실내의 전극에 대해 80W의 전력을 13.56MHz에서 인가하는 것에 의해 포워드전력을 최대화함과 동시에 반사전력을 최소화하였다. 성장레이트는 0.05nm/sec였다. 이 성장처리는 80초간 실행하고 4nm두께의 미정질실리콘층을 얻었다.
4. 플라즈마CVD법에 의한 질화실리콘 및 비정질 또는 미정질실리콘의 적층구조의 준비
질화실리콘 또는 미정질실리콘층의 적층구조는 비정질 또는 미정질실리콘을 생성하는 상술한 제2 또는 제3 방법을 사용해서 실현할 수 있고, 산재한 질화실리콘층도 SiH4, NH3 및 H2의 혼합가스를 사용하는 것에 의해 마찬가지의 방법에 의해서 준비할 수 있다. 실리콘층과 질화실리콘층 사이의 오염을 방지하기 위해 진공이송기구에 의해 결합된 개개의 성장실내에서 개개의 막을 준비한다.
5. 그 밖의 방법에 의한 실리콘막의 준비
비정질 또는 미정질실리콘막을 준비하기 위해 사용할 수 있는 그 밖의 방법의 예는 다음과 같다. 즉, 열화학분해, 광화학기상분해, 스퍼터링, 이온빔성장, 클러스터이온빔성장 및 분자빔성장이 있다. 이들 방법은 열어닐링, 고속열어닐링 및 레이저어닐링과 조합해서 광범위한 미정질실리콘구조를 얻을 수 있다.
구체적인 1예로서 실리콘입자는 절연입자경계와 함께 형성되고 그 직경은 3∼10nm의 범위, 바람직하게는 5nm 이하이다. 도 18에 모식적으로 도시한 결과구조에 있어서는 약 0.5V의 전류임계값이 형성된다. 그 결과, 게이트전극(23)에 바이어스를 인가하지 않고, 수분 수치의 시간 메모리노드(10)에 정보를 축적할 수 있다. 보다 긴 시간동안 정보를 유지하기 위해서는 게이트전극(23)에 대해서 -1.0V∼-0.5V의 바이어스전압을 인가하는 것에 의해 각각 10년 및 1시간의 유지시간을 달성할 수 있다. 축적정보를 리드라이트하기 위해서는 각각 0V 및 1V의 게이트바이어스전압을 게이트전극(23)에 대해 인가한다.
트랜지스터로서 사용하는 경우에는 도 18의 필러구조(20)은 통상 오프의 트랜지스터디바이스를 초래한다.
상술한 구조내의 진성폴리실리콘층(6)의 입자사이즈는 3∼10nm정도로 작게 형성할 수 있다는 것을 이해할 것이다. 열질화처리 동안, 입자경계도 질화실리콘으로 변환해서 입자도 2∼3nm 두께의 절연에 의해 둘러싸여지도록 한다. 또, 도 18의 도전 및 절연의 복합층의 구조는 상술한 필러구조중의 어느 하나와도 함께 사용할 수 있는 것도 가능하다. 작은 입자사이즈는 하전에너지 및 양자사이즈효과에 의해서 에너지장벽효과를 향상시킴과 동시에 전자국재화를 촉진한다. 이와 같이 되는 것은 각 터널접합의 저항을 접합면적의 저하에 따라서 증가시킬 수 있기 때문이다. 또, 전자-정공쌍의 생성에 의한 누설전류는 그 생성된 전자-정공쌍이 입자영역내부에서 재결합하므로 저감시킬 수 있다. 입자외부에서의 분리는 하전에너지가 증가하므로 에너지적으로 바람직하지 않기 때문이다.
도 18에 있어서, 본 디바이스는 노드(10) 및 층(6)을 갖는다. 그러나, 노드(10) 및 층(6)을 삭제할 수 있다. 왜냐하면, 입자(34)를 노드로서 이용할 수 있기 때문이다. 여기서, 도 19를 참조하면, 이 도면은 사이드게이트구조의 변형예를 도시한다. 이것은 도 4에 도시한 구조의 변형예로 고려할 수 있다. 이 디바이스는 도 4의 절연산화물층(22)를 반도체층(36)으로 치환하는 것에 의해 접합게이트를 형성한다. 도 20에 도시한 예에서는 영역(36)은 p형 실리콘으로 이루어진다. 필러구조(20)은 도 4에서 상술한 바와 같이 도전성의 폴리실리콘층(6)과 절연성의 질화실리콘층(7)을 갖는다. 사이드게이트(23)은 상술한 바와 같이 폴리실리콘으로 형성한다.
p형 영역(36)의 효과는 도 20에 도시한 바와 같이, 에너지밴드프로파일에 있어서 1.0V의 빌트인전위b를 생성하는 점이다. 그 결과로서 이 디바이스의 전류임계값전압은 -0.1V의 수치이다. 따라서, 메모리디바이스로서 사용하는 경우, 종래의 DRAM에 비해 리프레시동작의 빈도를 저감할 수 있으므로, 저전압동작을 실현할 수 있다. 게이트전극(23)에 대해 -1.6V 및 -1.1V의 부의 바이어스전압을 인가하면, 각각 10년 및 1시간의 수치로 노드(10)으로의 유지시간이 얻어진다. 노드(10)에 정보를 리드라이트하기 위해서는 게이트전극(23)에 대해 각각 -0.8V 및 0.4V의 게이트바이어스전압을 인가한다.
트랜지스터로서 사용하는 경우에는 도 19의 필러구조(20)은 통상 오프의 트랜지스터디바이스를 초래한다.
도 21에 관련된 쇼트키 사이드게이트구조를 갖는 필러구조를 도시한다. 이것은 도 4의 구조의 변형예로 고려할 수 있다. 도 21의 실시예에서는 절연층(22)를 삭제하고 필러구조(3)에 대해 그 측벽(22)에 직접 금속사이드게이트(37)을 추가하고 이것에 의해 쇼트키게이트를 구성하고 있다.
사이드쇼트키게이트(37)은 필러구조(20)내에 0.4V에 도달하는 조립전위b를 생성한다. 그 결과 얻어지는 전류임계값전압은 0.3V의 수치이다. 따라서, 메모리디바이스로서 사용하는 경우에는 저전압동작을 실현할 수 있고, 리프레시동작은 종래의 DRAM보다 저빈도로 좋다. 게이트전극(37)에 대해 -1.8V 및 -1.3V의 부의 바이어스전압을 인가하면, 각각 10년 및 1시간의 유지시간이 얻어진다. 메모리노드(10)에서 정보를 리드라이트하기 위해서는 -1.0V 및 0.2V의 게이트바이어스전압을 게이트전극(37)에 인가한다. 전형적인 예에서는 쇼트키금속게이트(37)은 WSi 또는 알루미늄으로 형성된다. 도 7∼도 9에서 설명한 처리공정을 적당히 변경하는 것에 의해 적절한 재료의 쇼트키게이트가 형성되는 것이 이해될 것이다.
도 22의 필러구조는 트랜지스터구조에도 이용할 수 있다. 즉, 통상 노멀온의 트랜지스터가 얻어진다.
도 19의 접합게이트 및 도 21의 쇼트키게이트는 상술한 필러구조(도 4의 필러구조뿐만 아니라)의 임의의 것과 함께 사용할 수 있다는 것이 이해될 것이다.
도 23을 참조해서 본 발명에 의한 트랜지스터디바이스를 제조하는 다른 방법을 다음에 설명한다. 개시재료는 도 7∼도 9에서 상술한 방법에 사용한 것과 동일하다. 즉, 도 23의 (a)를 참조하면, 실리콘웨이퍼(25)를 1000℃에서 열산화하는 것에 의해 600nm 두께의 이산화실리콘의 층(1)을 형성한다. 이 층(1)은 절연기판으로서 기능한다. 다음에, 이 이산화실리콘층(1)상에 드레인을 형성하기 위해 사용되는 층(2)를 형성한다. 이 층(2)는 반응실내에서 LPCVD에 의해 성장시킨 100nm 두께의 폴리실리콘으로 이루어진다. 이 층(2)의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘층(도시하지 않음)을 성장시킨다. 다음에, 층(2)에 대해 비소이온을 주입하는 것에 의해 n+도프도전층을 형성한다. 이 층은 드레인으로서 사용할 수 있다. 비소이온은 상기 산화물층에 대해 25KeV 수치의 에너지이고 또한 3×1015㎝-2의 조사량으로 주입한다. 다음에, 이 산화물층은 20 : 1BHF용액을 사용해서 웨트에칭에 의해 제거한다. 그 후, 실리콘층(6)과 질화실리콘층(7)의 적층체를 성장시키는 것에 의해, 다층터널접합을 초래하는 다층구조(3)을 형성한다. 최초에 실리콘층(61)을 비교적 두꺼운 두께W1=50nm로 형성하고, 계속해서 적층체의 대부분에 대해 W2=5nm 수치의 두께의 층(62)를 형성한다. 이 적층체의 정상부에 적어도 또 1층, 두께W1의 층(61)을 형성한다. 이 예에서는 또 30nm 두께의 실리콘층(63)을 형성한다.
층(6), (7)은 LPCVD반응실내에서 형성한다. 이 처리는 상기 Moslehi 및 Sarawat에 기재된 바와 같은 실리콘의 열질화처리를 포함한다.
도 7∼도 9에서 상술한 바와 같이, 층구조는 다음과 같이 해서 순차 조립된다. 우선, LPCVD반응실내의 770℃의 SiH4가스중에서 실리콘층을 성장시키는 것에 의해 도 23의 (a)로의 삽입도내에 도시한 관련된 층을 위한 적당한 두께의 실리콘을 얻는다. 그 후, 이 성장한 실리콘의 표면을 직접 반응실내의 1Torr의 100% NH3가스형상 분위기중에서 20분간, 930℃에서 질화실리콘으로 변환한다. 다음에, 이 질화실리콘상에 다른 실리콘층을 동일한 실내에서 성장시킨다. 그 결과, 순차 성장된 실리콘층 사이에 이산화실리콘을 전혀 포함하지 않는 순수한 질화실리콘이 형성된다.
도 23의 (b)에 있어서, 층구조(3)상에 열산화에 의해 10nm 두께의 이산화실리콘층(38)을 형성하고, 160nm 두께의 질화실리콘층(39)를 740℃의 온도에서 성장시킨다.
다음에, 도 23의 (c)에 있어서, 광학리도그래피와 CHF3 및 아르곤가스의 분위기중에서의 드라이에칭법을 그 자체 기지의 방법에 의해 사용하여 층(38), (39)를 패턴화한다. 완성된 구조는 도 26에 도시한 횡방향폭치수AA 및 치수Y의 폭을 갖는다. 도 23의 (d)에 도시한 바와 같이, 다음에 이들 패턴화된 층(38), (39)를 마스크로서 사용해서 다층구조(3)을 드라이에칭하는 것에 의해 치수AA의 외측의 층(6), (7)의 대부분을 제거하고, 마스크패턴의 외측에 구조(3)의 약 30nm의 두께를 남긴다. 다음에, 이 영역(3)의 잔존부분을 열산화에 의해 이산화실리콘으로 변환해서 영역(40)을 형성하는 것에 의해 동일 기판(1)상에 본 발명의 방법에 의해 형성되는 인접하는 트랜지스터(도시하지 않음)와 절연한다. 이 전기절연영역(40)을 도 23의 (e)에 도시한다.
도 24의 (a)에 있어서, 다음에 160℃의 올트인산과 20 : 1BHF용액을 사용해서 질화실리콘층(38) 및 이산화실리콘층(39)를 제거한다. 계속해서, LPCVD에 의해 100nm 두께의 폴리실리콘층(5)를 성장시킨다. 이 층(5)의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘층(도시하지 않음)을 성장시킨다. 이 산화층에 대해 5×1015㎝-2의 조사량으로 또한 25KeV의 에너지로 비소이온을 주입하는 것에 의해 실리콘층(5)를 트랜지스터의 소오스로서 이용하기 위한 대량도프n형층으로 변환한다. 다음에, 800℃의 열어닐링을 1분간 실행하는 것에 의해, 비소이온을 활성화함과 동시에 층(5)에 대량도프된 전기적특성을 얻는다. 다음에, 층(5)상에 100nm두께의 이산화실리콘층(41)을 성장시킨다. 도 24의 (b)에 있어서, 전자빔리도그래피와 드라이에칭을 사용해서 이산화실리콘층(41)을 패턴화하는 것에 의해 폭X의 가늘고 긴 영역을 마련한다. 이 영역은 트랜지스터의 소오스의 범위를 결정하는 마스크를 결정하기 위해 이용된다.
도 24의 (c)에 있어서, 에칭된 층(41)의 부분아래를 제거하고 층구조(3)의 약 30nm 두께를 남겨서 폴리실리콘층(5) 및 다층구조(3)을 CF4가스중에서 에칭한다.
도 24의 (d)에 도시한 바와 같이, 열산화에 의해 각각 약 10nm 및 50nm 두께의 이산화실리콘층영역(24), (26)을 산화시키는 것에 의해, 다층구조(3)의 에칭된 부분 및 n형의 소오스 및 드레인영역(5), (2)의 노출부분을 피복한다. 대량도프영역(5), (2)상의 이산화실리콘층(26)의 두께는 SELOCS처리를 위해 층구조(3)의 진성실리콘상의 산화물(24)의 두께보다 크다.
도 24의 (e)에 도시한 바와 같이 LPCVD에 의해 10nm 두께의 폴리실리콘층(23′)를 성장시킨다. 이 층(23′)의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘층(도시하지 않음)을 성장시킨다. 이 산화물층에 대해 5×1015㎝-2의 조사량으로 또한 25KeV의 에너지로 비소이온을 주입하는 것에 의해, 폴리실리콘층(23′)를 대량도프n형층으로 변환한다. 다음에, 800℃에서 1분간의 열어닐링을 실행하는 것에 의해 비소이온을 활성화함과 동시에 층(23′)내에 대량도프n형 전기특성을 얻는다. 이 층(23′)는 후에 디바이스의 게이트를 형성하기 위해 사용된다. 다음에, 광학리도그래피와 CF4가스분위기중에서의 드라이에칭법을 사용해서 이 층 (23′)를 패턴화한다. 계속해서, 도 25의 (a)에 도시한 바와 같이, 본 디바이스상에 1000nm 두께의 이산화실리콘층(42)를 성장시키고, 산화물층(42), (26)에 콘택트창(32D)를 에칭생성하는 것에 의해, 드레인층(2)에 대한 전기접속을 가능하게 한다. 이 콘택트창(32D)는 광학리도그래피와 20 : 1BHF용액을 사용한 웨트에칭에 의해 형성한다. 그 처리의 일부로서 게이트(23′)를 위해 콘택트창(32G)를 형성한다.
도 25의 (b)에 도시한 바와 같이, 스퍼터링에 의해 금속층(28)을 형성하고 게이트 및 드레인으로의 전기접속을 실행한다. 이 층(28)은 100nm 두께의 티탄의 초기층과 종래의 스퍼터링기술에 의해 생성된 1000nm의 알루미늄/실리콘(1%)의 피복층으로 이루어진다. 도 25의 (b)에 도시한 바와 같이, 층(28)에 전기절연공간(43)을 에칭형성하는 것에 의해, 제1 및 제2의 콘택트부(28D), (28G)를 마련한다. 이들은 각각 콘택트창(32D), (32G)를 거쳐 게이트영역 및 드레인영역으로의 접속을 초래한다.
도 26에 완성된 디바이스의 개략평면도를 도시한다. 도 26에서 콘택트창(32D), (32G)를 형성한 도 25의 (a)에서 설명한 처리공정은 이산화실리콘피복층(41)에 콘택트창(32S)를 형성하기 위해서도 이용할 수 있고, 이것에 의해서 소오스를 구성하는 대량도프n형영역(5)로의 외부전기접속을 실행할 수 있다. 또, 절연갭(43)을 형성할 때, 도 26에 도시한 절연갭(44)도 형성하는 것에 의해, 스퍼터된 금속콘택트층(28)의 부분(28S)를 결정한다. 이것에 의해 콘택트창(32S)를 거쳐서 소오스(5)에 대한 전기접속을 실행할 수 있다.
다층구조(3)의 층(6), (7)의 성장의 도중 및 그 후, 웨이퍼전체를 수시간 900∼1000℃로 가열한다. 그러나, 완성된 디바이스가 순조롭게 동작하는 것을 보증하기 위해 대량도프된 소오스영역(5) 및 드레인영역(2)에서 도펀트를 층구조(3)의 실리콘층(62)로 이동시켜서는 안된다. 본 실시예에서는 질화실리콘의 최상 및 최하층(7)은 층(2), (5)내의 n+도펀트에 대한 장벽으로서 기능하고, 열처리중에 그들이 다층구조(3)의 중앙영역으로 확산하는 것을 방지한다. 도 4에는 트랜지스터의 활성영역을 X×Y로서 표시한다. 전형적으로는 X=50nm, Y=200nm이다.
재차 도 25의 (b)를 참조하면, 에칭된 다층구조(3)은 드레인영역(2)에서 직립한 필러(20)을 형성하는 것을 알 수 있다. 영역(23′)는 필러(20)의 측벽(21)을 따라서 확산된 사이드게이트로서 기능한다. 콘택트영역(28G)에 대해 게이트전압을 인가하면, 제어전계가 사이드게이트에서 그 측벽(22)를 거쳐서 층구조(3)에 인가되고, 이것에 의해서 상술한 방법에 의해 그의 터널장벽구성이 제어된다. 이 제어전계는 실질적으로 측벽(22)를 거쳐서만 인가되고, 필러구조의 정상부표면(21)에서는 유위한 전계는 인가되지 않는다. 영역(23′)는 필러를 타고 넘지만, 이 영역은 소오스영역(5)와 이것을 피복하는 절연층(41)의 두께분만큼 필러정상부표면(21)에서 떨어져 있고, 따라서 상기 정상부표면에서는 유위한 전계는 인가되지 않는다. 상기 설명한 구조는 다음의 이점을 갖는다. 즉, 게이트전계가 측벽에서 인가되므로, 게이트와 드레인 사이의 높은 전계영역이 실질적으로 저감되고 이것에 의해서 트랜지스터의 소오스/드레인특성이 개선된다.
도 24, 도 25, 도 26을 참조해서 설명한 디바이스는 다른 다층구조(3)을 사용하는 것에 의해 예를 들면 도 10∼도 21을 참조해서 상술한 방법에 의해 필러구조(20)을 형성해도 좋다.
또, 도 24, 도 25를 참조해서 설명한 사이드게이트구조는 트랜지스터가 아니고 메모리디바이스에도 이용할 수 있다는 것이 이해될 것이다. 메모리디바이스에 있어서 드레인영역(2)는 폴리실리콘 또는 마찬가지의 도전메모리노드(10)에 의해서 치환되고, 상술한 영역(17), (18)에 대응하는 소오스 및 드레인영역이 디바이스기판에 형성된다.
상술한 구조에 있어서, 전자가 주로 필러의 표면영역을 전도하도록 설계할 수 있다. 이 구성에서는 동작이 MOS트랜지스터와 유사한 것으로 되고, 필러의 가로치수에 의한 영향을 그다지 받지 않게 된다. 전자가 필러의 표면영역 및 중심영역의 양쪽을 전도하도록 설계하는 것도 가능하다(특히, 가로치수가 작은 필러에 있어서).
상술한 구조는 평면도인 도 27 및 도 27의 Ⅲ-Ⅲ′선에서의 단면도인 도 28에 도시한 바와 같이, 횡방향으로 배열할 수 있다. 게이트전극(28G)는 다중터널접합내에 전계를 유기하고, 이것에 의해 소오스와 드레인 사이의 전자이동을 제어한다. 이 게이트는 소오스 및 드레인콘택트영역과 중복하고 있지 않다. 이 구조에 있어서는 횡형패턴화(leteral patterning)에 의해 게이트영역을 설계할 수 있고 제조프로세스를 간략화할 수 있다.
이 디바이스의 제조방법을 이하 도 28을 참조해서 상세하게 설명한다. 개시재료는 실리콘웨이퍼(25)로 이루어지고, 이것을 1000℃에서 열산화하는 것에 의해 600nm 두께의 SiO2층(1)을 형성한다. 이것은 절연기판으로서 기능한다. 다음에, SiO2층(1)상에 드레인의 생성에 사용되는 층(2)를 형성한다. 이 층(2)는 LPCVD에 의해 성장시킨 100nm 두께의 폴리실리콘으로 이루어진다. 이 층의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘을 성장시킨다. 다음에, 층(2)에 대해 비소이온을 주입하는 것에 의해 n+도프도전층을 형성한다. 이 층은 드레인으로서 사용할 수 있다. 비소이온은 상기 산화물층(도시하지 않음)에 대해 25KeV 수치의 에너지이고 또한 3×1015㎝-2의 조사량으로 주입한다. 10nm의 산화물 및 실리콘층(2)는 광학리도그래피와 드라이에칭에 의해 패턴화한다. 계속해서, 두께60nm의 산화실리콘층(51)을 성장시키고 이 산화물층(51) 및 10nm산화물에 콘택트창(55)를 에칭형성하는 것에 의해, 드레인층(2)에 대한 전기접속을 가능하게 한다. 이 콘택트창(55)는 광학리도그래피와 20 : 1BHF용액을 사용한 웨트에칭에 의해 형성한다.
그 후, 상술한 것과 동일한 방법에 의해, 실리콘층과 질화실리콘층의 적층체를 성장시키는 것에 의해, 다층터널접합을 초래하는 다층구조(3)을 형성한다. 이 다층구조(3)을 광학리도그래피와 드라이에칭에 의해 패턴화한다.
다음에 60nm 두께의 산화실리콘층(52)를 성장시키고, 이 산화물층(52)에 콘택트창(56)을 에칭형성하는 것에 의해 전기적 접속을 가능하게 한다. 콘택트창(56)은 광학리도그래피와 20 : 1BHF용액을 사용한 웨트에칭에 의해 형성한다.
다음에, 소오스를 마련하기 위해 사용하는 층(5)를 형성한다. 이 층(5)는 LPCVD에 의해 성장시킨 100nm 두께의 폴리실리콘으로 이루어진다. 층(5)의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘층을 성장시킨다. 다음에, 층(5)에 대해 비소이온을 주입하는 것에 의해 n+도프도전층을 형성한다. 이 층은 소오스로서 사용할 수 있다. 비소이온은 상기 산화물층(도시하지 않음)에 대해 25KeV 수치의 에너지이고 또한 3×1015㎝-2의 조사량으로 주입한다. 계속해서, 10nm산화물 및 실리콘층(5)를 광학리도그래피와 드라이에칭에 의해 패턴화한다.
두께60nm의 산화실리콘층(53)을 성장시키고, 산화물층(53), (52)에 게이트창(54)를 에칭형성한다. 이 게이트창(54)는 광학리도그래피와 20 : 1BHF용액을 사용한 웨트에칭에 의해 형성한다. 계속해서, 10nm의 이산화실리콘층(54)를 열산화에 의해 형성한다.
다음에, 산화물층(51), (52), (53)에 콘택트창(32D)를 에칭형성하는 것에 의해 드레인층(2)에 대한 전기접속을 가능하게 한다. 이 콘택트창(32D)는 광학리도그래피와 20 : 1BHF용액을 사용한 웨트에칭에 의해 형성한다. 동시에 콘택트창(32S)를 소오스(5)에 대해 형성한다.
다음에, 도 25의 (b)에 설명한 것과 동일한 방법에 의해 금속화 및 패턴화를 실행하는 것에 의해 도 27, 도 28에 도시한 구조를 완성한다.
도 27, 도 28을 참조해서 설명한 디바이스는 다른 다층구조(3)을 예를 들면 도 10∼도 21을 참조해서 상술한 바와 같이 이용해도 좋다. 또, 드레인(2)를 메모리노드에 의해 치환하는 것에 의해 트랜지스터가 아니고 메모리디바이스를 마련해도 좋다.
본 발명의 범위내에 있어서의 많은 다른 변형, 변경은 당업자에게는 명확할 것이다. 예를 들면, 상기 실시예에서는 다층구조(3)의 절연층을 마련하기 위해 질화실리콘을 사용하였지만, 산화실리콘이나 다른 절연재료의 막을 사용하는 것도 가능하다. 또, n형영역 및 p형영역은 서로 교환할 수 있으며 사용하는 도펀트의 형태를 변경할 수도 있다. 예를 들면, p형의 게이트와 함께 n형의 소오스 및 드레인(또는 메모리노드)을 사용하는 것이 가능하다.
다음에, 본 디바이스의 다른 제조방법을 이하, 도 29∼도 31을 참조해서 상세하게 설명한다.
도 29의 (a)에 있어서, 개시재료는 실리콘웨이퍼(1)로 이루어지고, 이것을 1000℃에서 열산화시켜 600nm의 SiO2의 층(10)을 형성한다. 이 층은 절연기판으로서 기능한다. 다음에, 드레인(2)를 생성하기 위해 사용되는 층(11)을 SiO2층상에 형성한다. 층(11)은 저압화학증착(LPCVD)에 의해 반응로내에서 성장시킨 50nm 두께의 폴리실리콘으로 이루어진다. 이 층(11)의 표면상에 열산화에 의해 10nm 수치의 두께의 얇은 이산화실리콘을 형성한다. 다음에, 층(11)에 비소이온을 주입하는 것에 의해 n+도프된 도전성층(이것은 드레인(2)로서 사용할 수 있다)을 형성한다. 비소이온은 산화층(도시하지 않음)을 거쳐서 25KeV 수치의 에너지이고 또한 3×1015㎝-2의 도즈량으로 주입한다. 계속해서, 이 산화층을 20 : 1BHF용액을 사용해서 웨트에칭에 의해 제거한다.
그 후, 다중터널접합을 초래하는 다층구조(3)을 형성하도록, 실리콘층(6)과 질화실리콘층(7)의 적층체를 성장시킨다. 우선, 실리콘층(6)을 비교적 큰 두께W1=50nm로 되도록 형성한다. 그 때, 적층체의 대부분에 대해서 층(62)의 두께는 W2=5nm의 수치이다. 적층체의 정상부에는 폭W1의 적어도 또 다른 하나의 층(61)을 형성한다. 이 예에서는 또 30nm의 두께로 층(63)을 형성한다.
층(6), (7)은 LPCVD반응로내에서 형성한다. 이 프로세서는 M. Moslehi 및 K. C. Saraswat에 의한 IEEE Trans. Electron Device, ED-32, 106(1985)에 상세히 기재되어 있는 바와 같은 실리콘의 열질화를 포함하고, 이것에 의해서 얇은 터널접합을 형성한다. 이 질화물의 두께는 약2∼3nm의 자기제한되고, 2eV 수치의 터널장벽높이B를 초래한다.
층구조(3)은 우선 도 29의 (a)에 도시한 관련된 층의 실리콘의 적당한 두께를 실현하기 위해, LPCVD반응로내에서 770℃의 SiH4가스중에서 실리콘층을 성장시키는 것에 의해 초격자를 형성하도록 구성한다. 그 후, 성장한 실리콘의 표면을 반응로내에서 1Torr의 100%NH3의 기상분위기중에서 20분간, 930℃에서 직접 질화실리콘으로 변화시킨다. 계속해서, 동일 노내에서 질화실리콘상에 또 실리콘층을 성장시킨다. 따라서, 순차 성장된 실리콘층 사이에 이산화실리콘을 전혀 포함하지 않는 순수한 질화실리콘이 형성된다.
도 29의 (b)에 있어서, 층구조(3)상에 열산화에 의해 두께10nm의 이산화실리콘층(12)를 형성함과 동시에 LPCVD반응로내에서 740℃이고 두께160nm의 질화실리콘층(13)을 형성한다.
도 29의 (c)에 있어서, 다음에 광학리도그래피 및 CHF3 및 아르곤가스의 분위기중에서의 드라이에칭법을 사용해서 그 자체 주지의 방법에 의해 층(12), (13)을 패턴화한다. 그 결과 얻어지는 구조는 횡폭치수AA 및 깊이폭치수Y(도 30에서 후술)를 갖는다.
도 29의 (d)에 도시한 바와 같이, 패턴화한 층을 다음에 마스크로서 사용하는 것에 의해 다층구조(3)을 드라이에칭한다. 이것에 의해, 마스크된 패턴의 외측의 구조(3)의 약 80nm의 두께를 남기고, 치수AA의 외측의 층(6), (7)의 대부분을 제거한다. 영역(3)의 이 남은 부분은 다음에 절연영역(14)를 형성하도록 열산화에 의해 이산화실리콘으로 변화시킨다. 이것에 의해 동일 기판(1)상에 본 발명의 방법에 의해 형성한 인접하는 트랜지스터(도시하지 않음)와 절연한다.
도 29의 (e)에 있어서, 광학리도그래피 및 CHF3 및 아르곤가스의 분위기중에서의 드라이에칭법을 사용해서 층(12), (13)을 패턴화한다. 다음에, 이 패턴화된 층(12), (13)을 마스크로서 사용하고, 다층구조(3)을 드라이에칭한다. 이것에 의해, 마스크된 패턴의 외측의 구조(3)의 약 80nm의 두께를 남겨서 치수S의 외측의 층(6), (7)의 대부분을 제거한다. 영역(3)의 남은 부분을 열산화하는 것에 의해 두께50nm의 산화실리콘절연층(14)를 형성한다.
도 30의 (a)에 있어서, 160℃의 올트인산 및 20 : 1BHF용액을 사용해서 질화실리콘 및 산화실리콘층(12), (13)을 제거한다. 그 후, LPCVD에 의해 폴리실리콘층(15)를 100nm두께로 성장시킨다. 계속해서 이 층(15)상에 두께100nm의 산화실리콘층(16)을 성장시킨다. 140KeV의 에너지이고 또한 5×1015㎝-2의 도즈량으로 비소이온을 주입하는 것에 의해, 실리콘층(15)를 고도프n형층으로 변화시킨다. 계속해서 1분간, 800℃에서 어닐링을 실행하는 것에 의해, 비소이온을 활성화시키고, 층(15)에 고n도프전기특성을 초래한다. 이것은 후에 디바이스의 소오스(5)로서 사용된다.
도 30의 (b)에 있어서, 전자빔리도그래피와 드라이에칭을 사용해서 이산화실리콘층(16)을 패턴화하는 것에 의해 폭X의 가늘고 긴 영역을 형성한다. 이것은 소오스영역(5)를 결정하기 위한 마스크로서 사용된다. 다음에, 이것에 대응해서 실리콘층(15)를 CF4가스중에서 거의 층구조(3)에 도달할 때까지 에칭한다. 도 30의 (c)에 있어서 절연SiO2층을 성장시키고 계속해서 측벽SiO2영역(16)을 남기도록 이 층을 CHF3 및 아르곤가스중에서 에칭한다.
도 30의 (d)에 있어서, LPCVD에 의해 게이트를 형성하기위한 폴리실리콘층(4)를 100nm의 두께까지 성장시킨다. 치수"GATE"의 외측에서 이 폴리실리콘층을 광학리도그래피 및 드라이에칭을 사용해서 제거한다. 계속해서, CVD에 의해 절연SiO2층(17)을 두께100nm까지 성장시킨다.
다음에, 도 30의 (e)에 도시한 바와 같이, 산화층(17), (14′)에 콘택트창(CW1)을 에칭형성하는 것에 의해, 다층구조(3)의 최하층인 층(11)(이것은 드레인(2)를 구성한다)에 전기적인 접속을 실행할 수 있도록 한다. 콘택트창(CW1)은 광학리도그래피 및 20 : 1BHF용액을 사용한 에칭에 의해 형성한다. 동시에, 콘택트창(CW2)를 게이트에 대해 형성한다.
도 31의 (a)에 도시한 바와 같이, 스퍼터링에 의해 금속층(18)을 형성하는 것에 의해, 게이트 및 드레인으로의 전기접속부를 마련한다. 층(18)은 100nm두께의 티탄의 초기층과 이것을 피복하는 종래의 스퍼터링기술에 의해 형성한 알루미늄/실리콘(1%)의 1000nm두께의 층으로 이루어진다.
도 31의 (b)에 도시한 바와 같이, 제1 및 제2의 부분(18a), (18b)를 마련하도록 층(18)에 전기절연공간(19)를 에칭형성한다. 부분(18a)는 콘택트창(CW1)을 통해서 층(11)(따라서 드레인영역(2))로의 접속을 실행한다. 부분(18b)는 콘택트창(CW2)를 통해서 다층구조(3)(다층터널 접합 디바이스를 초래한다)의 주변에서 절연층(16)을 피복하는 층(4)로의 접속을 시행하고, 게이트로서 기능한다.
도 32에 완성된 디바이스의 개략평면도를 도시한다. 콘택트창(CW1), (CW2)를 형성한 도 30의 (e)에서 설명한 처리공정은 콘택트창(CW3)을 형성하는 것에도 사용할 수 있다는 것이 도 32에서 이해될 것이다. 콘택트창(CW3)은 소오스영역(5)를 형성하는 고도프n형영역(15)로의 외부전기접속을 초래하도록 SiO2피복층(16)을 관통한다. 또, 절연갭(19)(도 31의 (b))를 형성할 때, 절연갭(20)(도 32)도 마련하는 것에 의해, 스퍼터링된 층(18)의 부분(18c)를 결정한다. 이것은 콘택트창(CW2)를 통해서 도전성층(15)를 거친 소오스(5)로의 전기접속을 초래한다.
다층구조(3)의 층(6), (7)의 성장도중 또는 그 후, 열산화에 의해 웨이퍼전체를 900∼1000℃에서 수시간 가열해서 절연영역(14), (14′)를 형성한다. 그러나, 완성된 디바이스가 순조롭게 동작하는 것을 보증하기 위해서는 고도프 소오스영역(5) 및 드레인영역(2)에서 도펀트가 층구조(3)의 실리콘층(61)내로 이동되지 않는 것이 중요하다. 본 실시예에서는 질화실리콘의 최상층 및 최하층(7)은 (10), (15)내의 n+도펀트에 대한 장벽으로서 기능하고, 가열처리중에 그들이 다층구조(3)의 중앙영역내로 도펀트가 확산하는 것을 방지한다.
도 32는 X×Y인 트랜지스터의 활성영역을 도시한 도면이다. 전형적으로는 X=50nm, Y=200nm이다.
도 33은 완성된 수직트랜지스터의 전기특성을 도시한 도면이다. 이 트랜지스터는 스위치오프되었을 때 매우 낮은 누설전류를 보인다. 전형적으로는 부의 게이트전압이 인가되었을 때 이 트랜지스터는 그 오프상태로 전환되고, 이것에 의해 소오스(5) 및 드레인(2) 사이의 전도를 스위칭오프한다. 1개의 전자의 경과시간은 통상의 실온에서 -4V인 게이트전압에서는 10년의 수치라고 추정되었다. 온상태에서의 전류IDS는 다중터널접합구성(3)의 저항에 의해 종래의 트랜지스터에 비해 작고, 1㎂의 수치이다. 전도경로를 따라서 흐르는 전자의개수를 감소시키는 것에 의해 고속의 스위칭속도를 얻을 수 있다. 이것은 상술한 예에서 이해할 수 있는 바와 같이 종래의 트랜지스터에 비해 치수X×Y를 작게 하는 것에 의해 달성된다. 그 결과, 종래의 트랜지스터에 비해 디바이스의 사이즈를 현저히 축소할 수 있다. 따라서, 여기에 기재한 바와 같이 구성된 디바이스에 의해 하전/방전시간인 Q/IDS는 Q=6000e(여기서 e는 1전자의 전하를 나타낸다)일 때, 약1ns이다. 또, 큰 전류가 필요하면, 트랜지스터를 병렬로 접속할 수 있다.
제2 실시예-횡형구조
본 발명에 의한 횡형트랜지스터구조를 도 34에 개략단면도로서 도시한다. 도 1에 도시한 디바이스의 부품과 마찬가지의 부품에는 동일참조번호를 붙이고 있다. 이 실시예에서 소오스영역(5) 및 드레인영역(2)는 그들 사이에 게이트(4)를 배치하고, 횡방향으로 거리를 두고 배치된다. 소오스영역(5) 및 드레인영역(2)는 모두 다층구조(3)을 피복하고 게이트(4)는 절연층(9)에 의해 둘러싸여지고, 구조(3)내로 연장하고 있다. 소오스영역(5) 및 드레인영역(2) 사이의 전도경로P는 개략적으로 점선으로 표시되고, 게이트(4) 주의의 구조(3)의 층을 횡단해서 층(3)내를 아래쪽으로 연장하고, 또 층을 횡단해서 층구조(3)내를 수직으로 위쪽을 향하여 드레인(2)까지 연장하고 있다. 등전위선F로 나타낸 바와 같이 게이트(4)에 인가된 전압은 소오스 및 드레인 사이의 전도를 제어한다. 완성된 횡형구조는 상술한 수직구조와 마찬가지로 낮은 누설전류에 의해 특징지어진다. 도 34의 횡형디바이스의 제조방법의 실제적인 1예를 이하, 도 35, 도 36을 참조해서 상세히 설명한다. 이 처리는 도 29∼도 31과 관련해서 설명한 기술과 마찬가지의 기술을 사용한다. 도 35의 (a)에 있어서 초기실리콘웨이퍼(1)을 1000℃에서 열산화하는 것에 의해 이산화실리콘의 600nm 두께의 층(10)을 형성한다. 계속해서, 다층구조(3)을 일반적으로 도 3에서 상술한 방법에 의해(단, 드레인영역(11)을 생략해서) 형성한다.
층(10)상에 폴리실리콘의 제1의 층(63)을 성장시키고 계속해서 도 3의 (a)에서 상술한 방법에 의해 각각 두께3nm 및 5nm의 일련의 질화실리콘층(7) 및 폴리실리콘층(61)을 성장시킨다. 또, 그들의 정상부에 두께100nm의 폴리실리콘층(63)을 성장시킨다.
도 35의 (b)에 있어서, 열산화에 의해 두께100nm의 이산화층(12)를 형성하고 계속해서 140KeV의 에너지레벨이고 또한 5×1015㎝-2의 도즈량으로 비소이온의 이온주입을 실행한다. 다음에, 800℃에서 1분간, 열어닐링을 실행해서 비소이온을 활성화한다. 그 후, 온도 740℃에서 층(12)상에 두께 160nm의 질화실리콘의 층(13)을 성장시킨다.
도 35의 (c)에 도시한 바와 같이, 층(12), (13)에 대해 광학리도그래피 및 CHF3 및 아르곤가스를 사용한 드라이에칭을 실시하고, 폭AA의 패턴을 형성한다. 다음에, 도 35의 (d)에 도시한 바와 같이 도 29의 (d)에서 상술한 방법과 마찬가지로 해서 상기 패턴에 의해 다층구조(3)의 층을 드라이에칭해서 에칭된 영역에 약 80nm의 두께를 남긴다.
계속해서, 도 35의 (e)에 도시한 바와 같이, 다층구조(3)의 남겨진 부분의 주위에 이산화실리콘의 절연영역을 형성한다.
도 36의 (a)는 층(12), (13)에 게이트(4)를 수용하기 위한 개구(21)이 어떻게 형성되는지를 도시한 도면이다. 개구(21)은 종래의 광학리도그래피 및 CFH3와 아르곤가스의 분위기중에서의 드라이에칭에 의해 층(12), (13)에 에칭형성된다. 다음에, CF4를 사용해서 도 36의 (b)에 도시한 바와 같이 에칭부의 두께가 80nm 수치에 도달할때까지 게이트개구(21)을 통해서 다층구조(3)을 에칭한다.
계속해서, 도 36의 (c)에 도시한 바와 같이, 종래의 열산화에 의해 게이트개구(21)내에서 층(22)로서 이산화실리콘을 20nm의 두께까지 성장시킨다.
도 36의 (d)에 도시한 바와 같이, 다음에 160℃의 온도에서 올트인산을 사용해서 질화실리콘층(13)을 제거한다. 계속해서, 광학리도그래피 및 20 : 1BHF용액에 의한 웨트에칭을 사용해서 잔존하는 산화실리콘층(12)를 패턴화하는 것에 의해 각각 소오스(5) 및 드레인(2)를 위한 콘택트창(CW4), (CW5)를 마련한다.
도 36의 (e)에 도시한 바와 같이, 개구(CW4), (CW5) 및 (21)내에 소오스영역(5), 드레인영역(2) 및 게이트영역(4)를 위한 전극을 스퍼터링형성한다. 스퍼터링형성된 금속은 100nm 두께의 티탄, 1000nm 두께의 알루미늄/실리콘(1%)으로 이루어진다. 이 금속은 연속된 층으로서 부가되고 계속해서 광학리도그래피 및 웨트에칭에 의해 이 연속층을 패턴화하는 것에 의해 도 36의 (e)에 도시한 바와 같은 드레인영역(2), 게이트영역(4) 및 소오스영역(5)를 각각 마련한다.
도 37은 완성된 횡형트랜지스터의 평면도이다. 게이트영역의 면적은 P×Q로 부가된다. 전형적인 예에서는 P=150nm, Q=200nm이다.
단일 기판상에 본 발명에 의한 트랜지스터의 큰 어레이를 형성해도 좋고, 또 그들은 상술한 수직구조의 것, 또는 횡형구조의 것 또는 양자가 혼재된 것이어도 좋다는 것이 이해될 것이다. 기판은 반드시 실리콘일 필요는 없고, 예를 들면 플랫디스플레이의 용도를 위해 석영이나 금속과 같은 기판상에 형성하는 것도 가능하다. 누설전류가 매우 작으므로 전력소비가 매우 작아진다. 본 발명에 의한 상술한 트랜지스터는 상보적인 전도특성을 갖도록 구성할 수도 있다. 즉, 비소 또는 인과 같은 n형의 불순물로 소오스 및 드레인영역을 도핑하는 것에 의해 n형 트랜지스터를 형성할 수 있고, 붕소와 같은 p형의 불순물로 소오스영역 및 드레인영역을 도핑한 경우에는 p형의 디바이스가 얻어진다. 완성된 이들의 트랜지스터는 상보쌍으로서 중첩될 수 있고, 이 예를 이하, 도 38, 도 39, 도 40을 참조해서 설명한다. 도 38에 상보쌍의 회로도를 도시한다. 이것은 공통의 게이트접속Vin을 갖는 상보적인 n형 트랜지스터T1 및 p형 트랜지스터T2로 이루어진다. 이들 트랜지스터의 소오스-드레인경로는 레일Vcc, Vss 사이에 직접 접속되고, 공통의 출력접속VOUT를 갖는다.
도 39에 있어서, 트랜지스터T2는 트랜지스터T1상에 중첩해서 도시되어 있다. 트랜지스터T1 자체는 상술한 바와 같이 이산화실리콘일수도 있는 기판층(10)상에 형성된다.
트랜지스터T1은 n+폴리실리콘층(111), (151) 사이에 배치된 다층구조(31)로 이루어지고, 이것에 의해 도 29∼도 31에서 설명한 것과 마찬가지인 n도프수직구조가 형성된다.
p형 트랜지스터T2는 도 29∼도 31에서 도시한 구조(3)에 대응하는 다층구조(32)로 이루어지고, 이것은 p+도프폴리실리콘층(112) 및 (152) 사이에 배치되어 있다. 도 31의 (a)에서 상술한 스퍼터링에 의한 금속층(18)일수도 있는 공통게이트영역(25)는 트랜지스터T1, T2의 양쪽에 적용되고 있다. 공통게이트영역(25)에 인가되는 전압Vin은 영역(25a)를 거쳐서 다층구조(31)에 인가되는 전계에 의해 다층구조(31)의 층을 횡단하는 전도경로를 흐르는 전하캐리어흐름을 제어한다. 트랜지스터T2에 대해서도 영역(25b)를 통해서 게이트에서 인가되는 전계의 결과로서 층구조(32)에 있어서 대응하는 전류제어가 실행된다. 트랜지스터는 서로 중첩되어 있으므로, 트랜지스터의 상보쌍은 기판상에서 단일트랜지스터의 면적을 점유할 뿐이다.
본 발명에 의한 상술한 수직트랜지스터구조는 예를 들면 랜덤액세스메모리용 메모리셀어레이내의 메모리셀의 형성에 적합하게 사용할 수도 있다. 랜덤액세스 메모리셀의 종래의 회로도는 도 41에 도시한 바와 같이, 트랜지스터T3을 거쳐서 축적콘덴서C에 접속된 로우선X 및 컬럼선Y로 이루어진다. 통상의 방법에서는 선X, Y에 인가되는 로우전압 및 컬럼전압에 의해 트랜지스터T3을 선택적으로 스위칭온/오프시키는 것에 의해 축적콘덴서C에 전하를 라이트하거나 또는 거기에서 리드할 수 있다.
도 42는 도 41의 회로에 대응하는 메모리셀의 제1 실시예를 도시한 도면으로서, 이것은 본 발명에 의한 수직구조를 갖도록 구성되어 있다. 이 디바이스는 상술한 방법에 의해 기판(1)(도시하지 않음)상에 형성된 이산화실리콘층(10)을 갖는다. 콘덴서C는 두께50nm의 n+도프된 폴리실리콘층으로 형성된 제1 및 제2의 전극플레이트(26), (27)에 의해 구성된다. 전극플레이트(26), (27) 사이에는 유전층(28)이 배치되어 있다. 이 예에서는 유전층은 이산화실리콘의 5nm 두께의 층으로 이루어진다. 콘덴서의 층(27)은 수직트랜지스터구조의 드레인으로서도 기능한다. 이 수직트랜지스터구조는 두께 50nm의 n+도프폴리실리콘층으로 이루어지는 소오스(29)와 상술한 바와 같이 형성된 다층(3)을 갖는다. 즉, 다층(3)은 실리콘과 질화실리콘의 교대의 층을 갖고, 다층터널접합구성을 형성한다. 소오스층(29)는 절연이산화실리콘층(30)에 의해 피복된다. 로우선X는 Y선(29)를 횡단해서 연장하는 n+도프폴리실리콘의 층(31)에 의해 형성된다. 층(31)은 트랜지스터의 게이트로서 기능하고, 도 1에서 설명한 방법에 의해 영역(31a)내의 층구조(3)을 통과하는 전도경로를 제어하는 전계를 인가한다.
이와 같이, X선(29) 및 Y선(31)에 전압의 조합을 인가하는 것에 의해 층(26), (27) 및 (28)에 의해 형성된 콘덴서에 선택적으로 라이트하거나 또는 소거할 수 있다. 이산화실리콘의 영역(32)는 콘덴서C 및 트랜지스터T3을 둘러싸고, 2차원 어레이의 요소를 그 요소사이의 유의한 전하누설없이 구성가능하게 한다.
메모리셀어레이의 다른 실시예를 도 43에 도시한다. 이 실시예에서는 콘덴서C가 트랜지스터T3상에 위치한다. 콘덴서C는 각각 콘덴서의 플레이트로서 기능하는 n+폴리실리콘층(31)(콘덴서의 기준전위로서 기능한다) 및 n+폴리실리콘층(33)과 양 플레이트 사이에 이산화실리콘으로 형성된 5nm 두께의 절연층(34)로 이루어지는 유전층(34)에 의해 구성된다.
이 실시예에 있어서의 트랜지스터T3은 Y컬럼선으로서 기능하도록 칩상을 연장하는 n+폴리실리콘층(35)를 갖는다. Y컬럼선상에는 상술한 바와 같이 다층구조(3)이 형성된다. 콘덴서C의 플레이트(33)은 트랜지스터T3의 소오스로서 기능한다. 로우X선은 층(31)에서 절연된 n+도프폴리실리콘층(36)으로 이루어지고, 이산화실리콘층(37)에 의해 층(31) 및 콘덴서에서 절연된다. X선(36)에 인가된 전압은 영역(36a)에 있어서 트랜지스터T3에 있어서의 다층구조(3)의 층을 횡단하는 방향의 전도를 제어하는 것에 의해 콘덴서C로의 또는 콘덴서C로부터의 전하의 전송을 제어하도록 기능한다. 절연이산화실리콘층(32)는 메모리셀을 어레이내의 인접하는 셀에서 절연한다.
메모리셀의 상술한 트랜지스터T3은 오프상태에서의 누설전류가 매우 작으므로 메모리셀의 전력소비는 매우 작고 그 결과, 종래기술의 디바이스에 비해 리프레시의 듀티사이클을 경감할 수 있다.
본 발명의 범위내에 있는 상술한 예에 대한 많은 변형, 변경은 당업자에게는 명확할 것이다. 예를 들면, 터널장벽을 마련하기 위해 층구조(3)에 있어서 질화실리콘을 사용했지만, 이산화실리콘과 같은 다른 절연막도 사용할 수 있는 것은 명확할 것이다.
다음에, 본 발명의 보다 구체적인 실시예를 도 44∼도 50에 의해 설명한다. 또한, 이들 도면에 있어서 상술한 도면에 있어서의 요소와 동일요소에는 반드시 동일 참조부호가 붙여져 있는 것은 아니므로 유의하기 바란다.
도 44의 (a) 및 도 44의 (b)에는 본 발명에 의한 트랜지스터 및 메모리디바이스의 1예를 도시한다. 도 44의 (a)의 트랜지스터는 일본국의 상기 EP97305399.4에 기재된 디바이스의 원리에 따라서 동작하고, 도 44의 (b)의 메모리디바이스는 일본국의 상기 EP96308283.9에 기재된 디바이스의 원리에 따라서 동작한다. 그러나, 어떤 디바이스도 일본국의 동시계속중인 상기 EP97306916.4의 도 36, 도 37을 참조해서 기재된 원리에 따라서 동작하는 개량된 사이드게이트구조를 갖는다.
도 44의 (a), 도 44의 (b)에 도시한 디바이스는 기판(1)을 갖고, 그 위에 출력영역(2)가 피복된다. 출력영역(2) 자체 상에는 직립한 필러구조(3)이 마련된다. 필러구조(3)은 정상부표면(4)와 측벽(5)를 갖는다. 입력영역(6)은 정상부표면(4)를 피복하고, 사이드게이트(7)은 측벽(5)상에 형성된다.
도 44의 (a)의 트랜지스터디바이스에 있어서 출력영역(2)는 드레인으로서 기능하는 n도프폴리실리콘층에 의해 구성된다. 입력영역(6)은 도전성의 폴리실리콘층으로 이루어지고 전하캐리어의 소오스로 된다. 다층구조(3)은 터널장벽구성으로서 기능하고, 이것은 전도중에는 소오스/드레인전류가 흐르는 것을 허용하지만, 오프상태에서는 소오스-드레인경로를 따른 누설전류를 저지한다.
게이트(7)은 도전성의 폴리실리콘층(9)에 의해 피복된 이산화실리콘의 절연층(8)로 이루어진다. 이 게이트에 인가되는 전압은 소오스-드레인경로의 전도도를 제어한다.
도 44의 (b)에 도시한 메모리디바이스에 있어서, 출력영역(2)는 폴리실리콘의 메모리노드(2′)를 갖는다. 이 메모리노드는 사이드게이트(7)의 제어하에서 다층구조(3)을 거쳐서 입력전극(6)으로부터의 전하를 수취한다.
기판(1)은 채널C의 양측에 배치된 소오스영역S와 드레인영역D를 갖는다. 채널C의 전도도는 메모리노드(2′)에 축적된 전하의 레벨에 영향을 미친다. 따라서, 소오스S 및 드레인D 사이의 채널C의 전도도를 구하는 것에 의해 축적전하의 레벨을 검출할 수 있다. 이들 디바이스의 특성은 상술한 일본국의 출원에 보다 상세히 기재되어 있다.
다층구조(3) 및 그의 관련된 터널장벽구성의 특성을 이하 보다 상세히 설명한다. 다층구조(3)은 비교적 도전성 재료와 비도전성 재료의 교대층에 의해 구성된다. 이 예에서는 비도전성의 질화실리콘과 도전성의 진성실리콘을 사용한다. 이 구성은 진성실리콘의 스페이서층(11), (11′) 사이에 배치된 질화실리콘의 메인장벽층(10)을 갖고, 질화실리콘의 가드장벽(12), (12′)는 각각 진성실리콘층(13), (13′)와 층(11), (11′) 사이에 배치된다.
도 45에 다층구조(3)의 에너지밴드도를 도시한다. 도 45의 (a)에 있어서 0바이어스하에서 다층구조는 거의 그 폭전체에 걸쳐서 확대되는 폭W의 비교적 넓고 비교적 낮은 장벽높이b의 장벽을 초래한다. 또, 메인장벽층(10) 및 가드장벽층(12), (12′)는 비교적 좁지만 높은 장벽성분(14), (15), (16)을 초래한다. 이들 장벽성분(14), (15), (16)의 폭은 층(10), (12), (12′)의 두께의 함수이다. 이 예에서 가드장벽(12), (12′)는 대략 동일한 두께이고, 폭w, 높이B의 장벽을 초래한다. 메인장벽(15)는 높이(B′)를 갖는다. 메인장벽(15)의 두께는 가드장벽(14), (16)의 두께와는 다르며 w′로 표시한다. 메인장벽과 가드장벽은 층(11), (11′)의 두께에 상당하는 거리Wi만큼 떨어져 있다.
0바이어스의 조건하에서 도 45의 (a)에 도시한 장벽구조는 다음에 상세하게 설명하는 바와 같이 입력영역(6)과 출력영역(2) 사이의 전하캐리어흐름에 대한 효과적인 장벽을 초래한다.
도 45의 (b)는 바이어스전압이 입력영역(6)에 인가된 상황을 도시한 도면이다. 그 결과, 입력영역(6)과 출력영역(2) 사이에 전위구배가 형성되고 이것에 의해서 비교적 넓은 장벽W의 효과가 극복된다. 따라서, 전자는 좁고 높은 장벽(14), (15), (16)을 빠져나가 입력영역(6)과 출력영역(2) 사이의 전위구배를 감소시켜 가는 것이 가능하게 된다.
또, 장벽B'의 전체높이는 사이드게이트(7)로의 전압의 인가에 의해서 변화시킬 수 있다. 사이드게이트상의 전압증가의 효과를 장벽(15)에 대해서 나타내고 있다. 즉, 도 45의 (b)에 있어서 장벽B''의 전체높이는 점선으로 나타낸 높이에서 실선으로 나타낸 높이까지 저하한다.
이 디바이스를 도 44의 (b)에 도시한 바와 같은 메모리로서 이용하는 경우, 메모리노드(2)로 전하가 빠져나가 바이어스전압이 제거된 후에는 그 전하는 노드 (2′)상에 유지되고, 후술하는 바와 같이 유지시간은 10년의 수치로 될 수 있다. 따라서, 이 디바이스는 고속의 불휘발성RAM으로서 동작할 수 있다. 도 44의 (a)의 구성에 대해서는 그 디바이스는 오프상태에서 소오스-드레인간의 누설이 매우 작고 통상 오프상태의 트랜지스터로서 동작한다.
가드장벽(14), (16)의 효과는 메인장벽(15)를 초래하는 층(10)의 주변에 대량의 전자재분배가 발생하는 것을 방지하는 것이며, 이것에 의해서 게이트(7) 및 입력전극(6)에 전압이 인가되었을 때 개량된 하방향전위경사를 달성한다.
도 44의 (b)의 메모리디바이스를 제조하는 방법의 1예를 이하, 도 46을 참조하면서 상세하게 설명한다. 완성된 디바이스의 평면도를 도 47에 도시한다.
도 46의 (a)에 있어서 개시재료는 p형 실리콘웨이퍼(1)이다. 이 기판(1)상에 400nm 두께의 SiO2층(18)을 형성하고, 계속해서 광학포토마스크L을 사용한 종래의 LOCOS프로세스를 이용해서 포토마스크 하부영역에 두께 5nm의 SiO2의 영역(19)를 형성한다.
다음에, 동일 기판상에 형성되는 인접하는 메모리디바이스(도시하지 않음)와의 사이의 전도를 금지하기 위해 이온주입을 실행하는 것에 의해 층(18) 하부에 고도프p형 채널스토퍼영역을 형성한다.
또, 기판상에 형성된 최종적인 채널C의 임계값전압을 조정하기 위해 이온주입을 실행한다. 이것에 의해 기판(1)상에 형성된 최종적인 MOS트랜지스터S, D, C(도 44의 (b)참조)의 임계값을 조정한다.
도 46의 (b)에 있어서, 메모리축적노드(2)를 형성하기 위해 사용하는 층(2)를 SiO2층(18), (19)상에 형성하고, 포토마스크FG 및 드라이에칭을 사용하는 종래의 광학리도그래피기술에 의해 이 층(2)를 패턴화한다. 층(2)는 저압화학증착(LPCVD)에 의해 성장된 두께 100nm의 폴리실리콘으로 이루어진다. 계속해서, 층(2) 및 기판(1)내에 비소이온을 주입한다. 이것에 의해, 메모리축적노드로서 사용할 수 있는 n+도프도전성층(2)를 형성한다. 동시에 기판(1)내에 형성된 MOS트랜지스터의 소오스영역S 및 드레인영역D를 마련한다. 비소이온은 25KeV 수치의 에너지이고 또한 5×1015㎝-2의 도즈량으로 주입한다.
도 46의 (c)에 있어서 기판상에 이산화실리콘층(20)을 성장시키고, 포토마스크VN 및 드라이에칭을 사용한 광학리도그래피기술을 그 자체 공지의 방법에 의해이용해서 층(20)에 콘택트창을 형성한다.
다음에, 도 46의 (d)에 도시한 바와 같이, 다층구조(3)을 형성하도록 실리콘층과 질화실리콘층의 적층체를 형성한다. 이 예에서 다층구조(3)은 30nm 두께의 저n도프실리콘층(13′), 2nm 두께의 질화실리콘층(12′)(이것은 제1 가드장벽을 초래한다), 45nm 두께의 진성실리콘스페이스층(11′), 6nm 두께의 질화실리콘층(10)(이것은 메인장벽을 초래한다) 및 층(11′), (12′), (13′)에 대응하는 층(11), (12), (13)으로 구성된다. 이것에 의해 메인장벽(10)에서 45nm만큼 떨어져서 2nm의 제2 가드장벽(12)를 초래한다. 이 구조는 전극(6)을 구성하는 n도프실리콘의 100nm 두께의 층에 의해 피복된다.
가드장벽을 초래하는 얇은 질화실리콘층(12), (12′)는 900℃ 온도의 NH3분위기중에서 실리콘의 열질화에 의해 성장시킨다. 메인장벽을 초래하는 질화실리콘층(10)은 화학증착(CVD)에 의해 형성한다.
그 후, 다층구조(3)상에 50nm 두께의 SiO2층(21)을 성장시킨다. 다음에, 포토마스트SG 및 드라이에칭을 사용한 종래의 화학리도그래피기술에 의해 층(3) 및 (21)의 완성된 구성을 패턴환한다. 이것에 의해 메모리노드영역(2)에 직립한 필러구조를 형성한다.
도 46의 (e)에 있어서 열산화 또는 성장에 의해 필러구조의 측벽주변에 절연SiO2의 10nm 두께의 층(8)을 형성하는 것에 의해 전기적인 절연층을 마련한다. 계속해서 비소를 도프한 실리콘을 100nm 두께까지 성장시키고, 포토마스크TG 및 드라이에칭을 사용한 광학리도그래피에 의해 이 층을 패턴화한다. 이하에서 명확하게 되는 바와 같이 도전성의 붕소도프층(9)는 도 44의 (b)에 도시한 바와 같이, 다층구조(3)을 위한 사이드게이트로서 사용한다.
그 후, 도 46의 (f)에 도시한 바와 같이, 상기 구조상에 100nm 두께의 산화실리콘층(22)를 성장시킨다. 또, 포토마스크CONT 및 드라이에칭을 사용한 광학리도그래피에 의해 그 산화층(22)에 콘택트창을 에칭형성한다. 이것에 의해, 사이드게이트층(9)에 전기적으로 접속가능한 콘택트창(23)을 마련한다. 이 처리공정에 의해 도 47에 도시한 바와 같이 입력전극층(6) 및 사이드게이트층(9)로의 콘택트창(24)도 동시에 형성한다.
실제상, 기판(1)상에는 동시에 많은 메모리디바이스가 어레이형상으로 형성되는 것이 이해될 것이다. 따라서, 소오스영역S 및 드레인영역D는 셀에서 셀로 연장하고 기판상의 어딘가 다른 장소에는 그들에 대한 외부접속(도시하지 않음)이 마련된다.
이하, 메인장벽(10) 및 가드장벽의 특성에 대해서 보다 상세하게 살펴본다. 도 48을 참조하면, 가드장벽층(12), (12′)의 특성의 조사를 실험과 시뮬레이션방법에 의해 실행하였다. 장벽(12), (12′)의 한쪽의 전압-전류특성을 도 48의 (a)에 도시하고, 그 달성가능한 전류밀도를 도 48의 (b)에 도시한다. 도 48의 (b)의 결과는 장벽두께w≒2nm의 50㎛×50㎛의 면적을 갖는 접합에서 얻어졌다. w=1.5 nm, 2nm, 3nm의 시뮬레이션결과도 나타낸다. 102A/㎝-2를 초과하는 터널전류밀도가 얻어지는 것을 알 수 있다. 이것은 메모리로서 실시한 경우, 디바이스의 고속의 라이트/소거동작의 달성에 적합하다.
다음에, 메인장벽층(10)과 가드장벽층(12), (12′)와 양 장벽사이의 간격(이것은 층(11), (11′)의 두께에 의해 결정된다)와의 관계에 대해서 상세하게 살펴본다. 통상 오프상태의 트랜지스터로서 실시한 경우의 층구조(3)의 온/오프특성을 도 49에 도시한다. 3차원 에너지도로서의 이 도면은 중앙선z에서 x 및 y(도 44의 (a)에도 도시하였다)의 방향으로 층구조를 통과하는 에너지밴드도를 도시한다. 도 49의 (a)는 온상태(즉 소오스(6) 및 드레인(2) 사이에 전류가 흐르는 상태)에 있어서의 에너지밴드도를 도시한 것이고, 도 49의 (b)는 오프상태에 있어서의 에너지도를 도시한 것이다. 온상태에서는 드레인-소오스전압Vds=3.0V이고, 게이트(7)과 소오스(6) 사이의 전압Vgs=3. 0V이다. 오프상태에서는 Vds=1.0V, Vgs=0V이다. 층구조(3)의 횡치수(2y)는 0.1㎛였다. 메인질화실리콘층(10)의 두께는 6nm이고, 층(11), (11′)의 각각의 두께는 45nm이다.
도 49의 (b)에 도시한 오프상태에서는 폭w 및 w'의 비교적 좁은 장벽(14), (15), (16)은 모두 폭W의 비교적 넓은 장벽b와 함께 결합하고 전자의 통과를 저지하는 장벽으로서 기능한다. 오프상태에서의 터널링전류는 2.81×10A-34라고 계산되었다. 도 44의 (b)의 메모리디바이스로서 사용되는 경우, 이 장벽구조는 2년이상의 유지시간을 갖는 불휘발성을 보상한다.
도 49의 (a)의 온상태에서는 메인장벽(16)은 (도 45의 (b)에서 설명한 바와 같이) 저감되고, 이것에 의해 전하캐리어입력영역(6)과 출력영역(2) 사이의 전위구배를 전하캐리어가 터널링하면서 내려가는 것을 허용한다. 메인장벽(16) 높이의 저하는 주로 사이드게이트(7)의 근방에서 발생한다. 그 결과로서의 터널링전류는 0. 6㎂의 수치이다. 도 44의 (b)의 메모리디바이스로서는 센스트랜지스터 디바이스S, D, C에 대한 1.0V의 전압시프트를 얻기 위해 메모리노드(2)에 필요로 되는 전하량은 1700e(여기서 e는 단일전자의 전하이다)의 수치라고 추정된다. 이것으로부터 메모리노드(2)의 하전 및 방전시간은 본 발명의 메모리디바이스에서는 0.45nsec의 수치라고 추정된다.
질화실리콘층(10)의 두께에 의해 결정되는 메인장벽(15)의 두께w'의 다른 값에서 얻어지는 온전류 및 오프전류를 스페이서층(11), (11′)의 두께Wi의 다른 값에 대해서 도 50에 도시하였다. 장벽두께w' 및 진성실리콘층(11), (11′)의 폭Wi를 증가시키도록 메인장벽층(10)의 두께를 증가시키면, 오프상태의 터널전류가 저하한다는 것을 알 수 있다. 또, 온상태에서의 전류는 도 50에 도시한 두께의 범위에서는 크게 변하지 않는 것을 알 수 있다. 이 이유는 온상태에서의 전류는 주로 사이드게이트(7)(도 49)에 근접한 층구조를 통해서 흐르는 전류에 의해 결정되기 때문이다. 10년 수치의 데이타유지시간을 달성하기 위해서는 오프상태의 터널링전류가 10-25A보다 작게 되지 않으면 안된다. 이것은 Wi가 20nm 또는 그 이하일 때 w'는 6nm보다 크게 되지 않으면 안되고, 또한 Wi가 45nm 또는 이 이하일 때 w'는 2nm보다 크게 되지 않으면 안되는 것을 의미한다. 이들의 결과에서 본 발명에 의한 통상오프상태의 트랜지스터는 극단의 온/오프전류비를 가능하게 하고, 또한 구조적인 파라미터를 최적화하는 것에 의해 1.0nsec이하의 라이트시간을 갖는 고속의 RAM이라는 형태로 불휘발성메모리디바이스를 실현하는 것이 가능하게 된다.
본 발명에 의하면, 종래의 전류로 동작가능하고 제어가능한 전도디바이스를 보다 한층 소형화할 수 있음과 동시에 누설전류의 문제가 종래보다 경감되고, 또 종래의 트랜지스터에 비해 디바이스의 사이즈를 현저히 축소할 수 있다.
도 1은 본 발명에 의한 수직트랜지스터구조의 개략단면도,
도 2의 (a), 도 2의 (b)는 각각 소오스-드레인전압이 인가되지 않을 때 및 소오스-드레인전압에서 순바이어스되었을 때의 도 1의 터널장벽구성의 동작을 설명하기 위한 에너지도,
도 3은 종래의 메모리디바이스의 단면도,
도 4의 (a)는 본 발명에 의한 트랜지스터디바이스의 개략단면도이고, 도 4의 (b)는 본 발명에 의한 메모리다바이스의 개략단면도,
도 5는 도 4의 (a), 도 4의 (b)에 도시한 디바이스의 에너지밴드도,
도 6의 (a)는 본 발명에 의한 트랜지스터디바이스의 개략평면도이고, 도 6의 (b)는 도 6의 (a)의 트랜지스터디바이스의 선 Ⅰ-Ⅰ′를 따른 개략단면도,
도 7의 (a), 도 7의 (b)는 도 6에 도시한 트랜지스터디바이스를 제조하기 위한 제조공정을 도시한 도면,
도 8의 (a)∼도 8의 (c)는 도 6에 도시한 제조공정에 계속되는 제조공정을 도시한 도면,
도 9의 (a)∼도 9의 (c)는 도 8에 도시한 제조공정에 계속되는 제조공정을 도시한 도면,
도 10은 본 발명에 의한 디바이스에 있어서 사용되는 변형된 필러구조를 도시한 도면,
도 11은 도 10에 도시한 디바이스의 에너지밴드도,
도 12는 본 발명에 의한 디바이스에 사용하기 위한 다른 필러구조를 도시한 도면,
도 13은 도 11에 도시한 디바이스의 에너지밴드도,
도 14는 본 발명에 의한 다바이스에 사용하기 위한 다른 필러구조를 도시한 도면,
도 15는 도 14에 도시한 디바이스의 에너지밴드도,
도 16은 본 발명에 의한 디바이스에 사용하기 위한 필러의 다른 실시예를 도시한 도면,
도 17은 도 16에 도시한 디바이스의 에너지밴드도,
도 18은 본 발명에 의한 디바이스에 사용하기 위한 다른 필러구조를 도시한 도면,
도 19는 접합다이오드 사이드게이트를 내장한 본 발명에 의한 디바이스에 사용하는 필러구조의 또 다른 실시예를 도시한 도면,
도 20은 도 19에 도시한 디바이스의 에너지밴드도,
도 21은 쇼트키게이트를 사용하는 사이드게이트구조의 설명도,
도 22는 도 21의 디바이스의 에너지밴드도,
도 23은 본 발명에 의한 트랜지스터디바이스의 다른 실시예를 제조하기 위한 처리공정도,
도 24는 도 23에 계속되는 처리공정도,
도 25는 도 24에 계속되는 처리공정도,
도 26은 도 23∼도 25에 의해 제조된 트랜지스터디바이스의 평면도(도 25의 (b)는 선Ⅱ-Ⅱ′에서의 단면도),
도 27은 본 발명에 의한 횡형트랜지스터구조의 평면도,
도 28은 도 27의 트랜지스터의 선Ⅲ-Ⅲ′를 따른 단면도,
도 29는 터널장벽구성으로서, 도 29의 (a)∼도 29의 (e)는 본 발명에 의한 수직트랜지스터구조의 제조공정을 도시한 도면,
도 30은 터널장벽구성으로서, 도 30의 (a)∼도 30의 (e)는 도 29에 계속되는 본 발명에 의한 수직트랜지스터구조의 제조공정을 도시한 도면,
도 31은 터널장벽구성으로서, 도 31의 (a), 도 31의 (b)는 도 30에 계속되는 본 발명에 의한 수직트랜지스터구조의 제조공정을 도시한 도면,
도 32는 터널장벽구성으로서, 도 29∼도 31에 도시한 공정에 의해 제조된 디바이스의 개략평면도,
도 33은 터널장벽구성으로서, 본 디바이스의 동작특성을 도시한 그래프,
도 34는 터널장벽구성으로서, 본 발명에 의한 횡형트랜지스터디바이스의 개략단면도,
도 35는 터널장벽구성으로서, 도 35의 (a)∼도 35의 (e)는 본 발명에 의한 횡형트랜지스터디바이스의 제조에 있어서의 처리스텝을 도시한 도면,
도 36은 터널장벽구성으로서, 도 36의 (a)∼도 36의 (e)는 도 35에 계속되는 본 발명에 의한 횡형트랜지스터디바이스의 제조에 있어서의 처리스텝을 도시한 도면,
도 37은 터널장벽구성으로서, 도 35, 도 36의 처리에 의해 제조된 디바이스의 개략평면도,
도 38은 터널장벽구성으로서, 상보트랜지스터쌍의 개략회로도,
도 39는 터널장벽구성으로서, 본 발명에 의한 수직트랜지스터에 의해 제조된 상보쌍의 개략단면도,
도 40은 터널장벽구성으로서, 도 39에 도시한 구성의 개략평면도,
도 41은 터널장벽구성으로서, 랜덤액세스 메모리셀의 개략회로도,
도 42는 터널장벽구성으로서, 본 발명에 의한 수직트랜지스터구조를 사용해서 제조한 경우의 도 41의 메모리셀의 개략단면도,
도 43은 터널장벽구성으로서, 본 발명에 의해 제조된 랜덤액세스 메모리셀의 대체실시예의 단면도,
도 44는 터널장벽구성으로서, 도 44의 (a)는 본 발명에 의한 트랜지스터의 대략단면도이고, 도 44의 (b)는 본 발명에 의한 메모리디바이스의 개략단면도,
도 45는 터널장벽구성으로서, 도 45의 (a)는 0바이어스의 조건하에서의 도 44의 (a), 도 44의 (b)의 디바이스의 장벽구조의 개략에너지도이고, 도 45의 (b)는 순바이어스의 조건하에서의 도 45의 (a)에 대응하는 도면,
도 46은 터널장벽구성으로서, 도 46의 (a)∼도 46의 (f)는 본 발명에 의한 메모리디바이스를 제조하기 위한 일련의 프로세스공정의 개략단면도,
도 47은 터널장벽구성으로서, 도 46에 도시한 프로세스에 의해 제작된 메모리디바이스의 평면도,
도 48은 터널장벽구성으로서, 도 44의 (a), 도 44의 (b)에 도시한 가드장벽의 한쪽의 전압-전류특성을 도시한 도면,
도 49는 터널장벽구성으로서, 도 44의 (a), 도 44의 (b)에 도시한 장벽구조의 3차원 에너지밴드도,
도 50은 터널장벽구성으로서, 각각 온상태 및 오프상태에 있어서의 장벽구조를 흐르는 전류의 함수로서의 메인장벽 및 가드장벽 사이의 간격과 메인장벽의 두께와의 관계를 도시한 도면.

Claims (31)

  1. 측벽과 정상부표면을 갖는 직립필러구조 및 이 필러구조의 측벽을 따른 사이드게이트구조를 구비하고,
    상기 직립필러구조는 제1 장벽성분과 상기 제1 장벽성분보다도 높은 장벽높이를 갖는 한편, 상기 제1 장벽성분다도 좁은 적어도 하나의 제2 장벽성분에 의해 구성되는 에너지밴드 프로파일을 초래하는 도전성 재료의 영역과 비도전성 재료의 영역을 갖고, 제1 상태에서는 필러구조를 통과시켜서 전하캐리어흐름이 발생가능하고, 제2 상태에서는 그들 영역이 필러구조를 통과하는 전하캐리어흐름을 저지하는 터널장벽구조를 나타내고,
    상기 사이드게이트구조는 측벽을 거쳐서 필러구조에 전계를 인가하는 것에 의해 그 전기전도도를 제어하도록 구성된 제어가능한 전도디바이스.
  2. 제1항에 있어서,
    상기 에너지밴드 프로파일의 제2 장벽성분은 3㎚의 소자에 의해 얻어지는 디바이스
  3. 제1항 또는 제2항에 있어서,
    상기 터널장벽구조의 에너지밴드 프로파일은 상기 제2 장벽성분을 여러개 갖는 디바이스.
  4. 제1항에 있어서,
    상기 구조는 도전성 재료와 절연성 재료의 교대층을 갖고,
    상기 교대층은 상기 에너지밴드 프로파일의 상기 제1 장벽성분을 초래하고, 개개의 절연성의 층이 상기 제2 장벽성분을 초래하는 디바이스.
  5. 제4항에 있어서,
    상기 교대층은 각각 폴리실리콘 및 질화실리콘 또는 산화실리콘인 디바이스.
  6. 제4항에 있어서,
    상기 도전성 층은 각각 10㎚보다 작은 두께이고, 상기 절연층은 2㎚의 수치인 디바이스.
  7. 제4항에 있어서,
    상기 구조는 도전성재료와 반도체재료의 교대층을 갖는 디바이스.
  8. 제1항에 있어서,
    상기 필러구조는 여러개의 전도 섬을 갖는 디바이스.
  9. 제8항에 있어서,
    상기 전도 섬은 절연매트릭스내에 분산된 3～10㎚의 직경을 갖는 전도 섬인 디바이스.
  10. 제9항에 있어서,
    상기 섬은 반도체재료의 나노결정을 갖는 디바이스.
  11. 제9항에 있어서,
    상기 섬은 금속에 의해 구성되는 디바이스.
  12. 측벽과 정상부표면을 갖는 직립필러구조 및 이 필러구조의 측벽을 따른 사이드게이트구조를 구비하고,
    상기 직립필러구조는 제1 장벽성분과 상기 제1 장벽성분보다도 높은 장벽높이를 갖는 한편, 상기 제1 장벽성분보다 좁은 적어도 하나의 제2 장벽성분에 의해 구성되는 에너지 밴드 프로파일을 초래하는 도전성 재료의 영역과 비도전성 재료의 영역을 갖고, 제1 상태에서는 필러구조를 통과시켜 전하캐리어흐름이 발생가능하고, 제2 상태에서는 그들 영역이 필러구조를 통과하는 전하캐리어흐름을 저지하는 터널장벽구조를 나타내고,
    상기 사이드게이트구조는 측벽을 거쳐서 필러구조에 전계를 인가하는 것에 의해 그의 전기전도도를 제어하도록 구성된 제어가능한 전도디바이스에 있어서 상기 필러구조를 통과하는 소오스-드레인전하 캐리어흐름경로를 마련하기 위한 소오스영역 및 드레인영역을 갖고, 상기 사이드게이트가 상기 소오스-드레인전하 캐리어흐름경로를 따른 전하캐리어흐름을 제어하도록 동작가능한 디바이스.
  13. 측벽과 정상부표면을 갖는 직립필러구조 및 이 필러구조의 측벽을 따른 사이드게이트구조를 구비하고,
    상기 직립필러구조는 제1 장벽성분과 상기 제1 장벽성분보다도 높은 장벽높이를 갖는 한편, 상기 제1 장벽성분보다도 좁은 적어도 하나의 제2 장벽성분에 의해 구성되는 에너지 밴드 프로파일을 초래하는 도전성 재료의 영역과 비도전성 재료의 영역을 갖고, 제1 상태에서는 필러구조를 통과시켜 전하캐리어흐름이 발생가능하고, 제2 상태에서는 그들 영역이 필러구조를 통과하는 전하캐리어흐름을 저지하는 터널장벽구조를 나타내고,
    상기 사이드게이트구조는 측벽을 거쳐서 필러구조에 전계를 인가하는 것에 의해 그의 전기전도도를 제어하도록 구성된 제어가능한 전도디바이스에 있어서 상기 필러구조를 통과하는 경로를 따라서 통과하는 전하캐리어를 수취하기 위한 메모리노드를 갖고, 상기 게이트는 상기 노드에 축적된 전하를 제어하기 위해 상기 경로를 따른 전하캐리어흐름을 제어하도록 동작가능한 디바이스.
  14. 제13항에 있어서,
    상기 노드에 축적된 전하의 레벨에 의존한 전도도를 갖는 소오스-드레인경로를 갖는 디바이스.
  15. 제1항에 있어서,
    상기 사이드게이트구조는 쇼트키게이트를 갖는 디바이스.
  16. 제12항에 있어서,
    상기 사이드게이트구조는 쇼트키게이트를 갖는 디바이스.
  17. 제13항에 있어서,
    상기 사이드게이트구조는 쇼트키게이트를 갖는 디바이스.
  18. 제1항에 있어서,
    상기 사이드게이트는 접합게이트를 갖는 디바이스.
  19. 제12항에 있어서,
    상기 사이드게이트는 접합게이트를 갖는 디바이스.
  20. 제13항에 있어서,
    상기 사이드게이트는 접합게이트를 갖는 디바이스.
  21. 도전성 재료의 영역과 비도전성 재료의 영역에 의해 구성되고, 제1 상태에서는 필러구조를 통과시켜 전하캐리어흐름이 발생가능하고 제2 상태에서는 그들 영역이 필러구조를 통과하는 전하캐리어흐름을 저지하는 터널장벽구조를 나타내는 장벽구조, 상기 구조를 통과하는 경로를 따라서 통과하는 전하캐리어를 수취하기 위한 메모리노드 및 상기 전하캐리어를 상기 경로에 공급해서 상기 구조를 통과시켜 상기 메모리노드에 축적시키는 제어전극을 구비하고,
    상기 비도전성 재료의 영역은 각각 상기 메모리노드 및 상기 제어전극에 인접하는 여러개의 제2 장벽성분과 각각의 제2 장벽성분 사이에, 상기 제2 장벽성분보다도 넓은 제1 장벽성분을 갖는 에너지밴드 프로파일을 초래하도록 구성되고, 이들 장벽성분이 상기 노드에 불휘발성 전하축적을 초래하도록 구성된 메모리디바이스.
  22. 기판, 상기 기판상에 횡방향으로 이간해서 배치되고 소오스 및 드레인영역을 구성하는 제어소자, 상기 제어소자에 전기적으로 접속됨과 동시에 그들 사이에 연장하는 채널구조 및 게이트영역을 구비하고,
    상기 채널구조는 도전성 재료의 영역과 비도전성 재료의 영역에 의해 구성되고, 제1 상태에서는 상기 구조를 통과시켜 전하캐리어흐름이 발생가능하고, 제2 상태에서는 그들 영역이 전하캐리어흐름을 저지하는 터널장벽구조를 나타내고,
    상기 게이트영역은 상기 채널구조내에 그의 전기전도도를 제어하는 전계를 인가하도록 구성되고,
    상기 채널구조는 상기 기판상에서 상기 제어소자의 한쪽의 하부에 중첩됨과 동시에 상기 제어소자의 다른쪽의 상부에 중첩되는 제어가능한 전도디바이스.
  23. 제22항에 있어서,
    상기 제어소자의 한쪽은 메모리노드를 구성하는 디바이스.
  24. 제22항에 있어서,
    상기 게이트영역은 상기 채널구조를 피복하고, 상기 제어소자 사이에 배치되는 디바이스.
  25. 기판상에 형성된 절연층 및 상기 절연층상에 형성된 소오스영역과 장벽영역과 드레인영역을 갖는 제어가능한 전도 디바이스에 있어서,
    상기 소오스 또는 드레인영역중의 하나는 상기 장벽영역상에 위치하고 상기 소오스 또는 드레인영역의 다른 하나는 상기 장벽영역의 하부에 위치하도록 상기 기판상의 위쪽을 향해서 직립하는 구조이고, 상기 소오스-드레인영역 사이로 연장한 전하 캐리어의 경로는 대략 수직의 전도경로를 갖고, 상기 전도경로를 따른 전하 캐리어흐름을 제어하는 상기 직립된 구조의 측면에 있어서 위쪽으로 연장하는 게이트를 갖고, 상기 소오스-드레인영역간의 대략 수직인 전도경로를 따른 전하캐리어의 흐름을 저지하는 장벽을 부가하기 위한 내부도전 장벽 전위를 공급하는 재료로 형성되어 있는 상기 장벽영역을 갖고, 상기 소오스-드레인영역의 경로를 따라서 전하캐리어를 통과시키도록 게이트에 인가된 외부바이어스에 대응해서 선택적으로 설정가능한 장벽높이를 갖는 제어가능한 전도디바이스.
  26. 기판상에 형성된 절연층 및 상기 절연층상에 형성된 소오스영역과 장벽영역과 드레인영역을 갖는 종형 트랜지스터에 있어서,
    상기 소오스 또는 드레인영역중의 하나는 상기 장벽영역상에 위치하고 상기 소오스 또는 드레인영역중의 다른 하나는 상기 장벽영역의 하부에 위치하도록 상기 절연층에서 위쪽을 향해서 직립하는 구조이고, 상기 직립하는 구조의 측면에 게이트를 갖고, 상기 소오스-드레인영역 사이의 도전경로를 따른 전하 캐리어의 흐름을 저지하는 상대적으로 높은 장벽높이를 부가하기 위한 내부정전 장벽 전위를 공급하는 재료로 형성되어 있는 장벽영역을 갖고,
    상기 게이트에 인가된 외부 바이어스에 대응해서 선택적으로 장벽높이를 낮게 하고 상기 장벽영역내에 수평으로 연장하는 제어전계에 의해 상기 소오스-드레인영역간의 경로를 따라서 전하캐리어를 통과시킬 수 있는 종형 트랜지스터.
  27. 제26항에 있어서,
    상기 장벽영역은 폴리실리콘으로 이루어지는 종형 트랜지스터.
  28. 제26항에 있어서,
    상기 측면의 게이트는 상기 직립하는 구조의 양측면에 형성되어 있는 종형 트랜지스터.
  29. 제26항에 있어서,
    상기 소오스영역, 드레인영역 및 장벽영역은 동일 도전형으로 도프되어 있는 종형 트랜지스터.
  30. 제26항에 있어서,
    상기 소오스영역 및 드레인영역은 제1 도전형으로 도프되어 있고, 상기 장벽영역은 제2 도전형으로 도프되어 있는 종형 트랜지스터.
  31. 제26항에 있어서,
    상기 게이트와 상기 직립하는 구조 사이에 절연막이 형성되어 있는 종형 트랜지스터.
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