JP2617477B2 - フローティングゲート型メモリデバイスおよび不揮発性メモリセルの製造方法 - Google Patents
フローティングゲート型メモリデバイスおよび不揮発性メモリセルの製造方法Info
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- 230000015654 memory Effects 0.000 title claims description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000012535 impurity Substances 0.000 claims description 229
- 239000000758 substrate Substances 0.000 claims description 96
- 239000000126 substance Substances 0.000 claims description 67
- 230000002093 peripheral effect Effects 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 44
- 238000009792 diffusion process Methods 0.000 claims description 24
- 230000007423 decrease Effects 0.000 claims description 15
- 230000003213 activating effect Effects 0.000 claims description 13
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 105
- 238000005468 ion implantation Methods 0.000 description 46
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 39
- 229910052796 boron Inorganic materials 0.000 description 39
- 229910052785 arsenic Inorganic materials 0.000 description 25
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 25
- 239000000463 material Substances 0.000 description 19
- 238000002513 implantation Methods 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 230000000694 effects Effects 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 9
- 230000002829 reductive effect Effects 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000012360 testing method Methods 0.000 description 7
- 239000002131 composite material Substances 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229910052787 antimony Inorganic materials 0.000 description 4
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 241001663154 Electron Species 0.000 description 1
- 241001272996 Polyphylla fullo Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は不揮発性メモリセルおよびその製作方法に関
するもので，とくにフローティングゲート型不揮発性メ
モリセルおよびその製作方法に係わるものである。しか
して本発明はEPROMにもっとも関連するものであるが，
その他の関連する形式の不揮発性メモリセル，例えばEE
PROM等にも適用しうるものである。
するもので，とくにフローティングゲート型不揮発性メ
モリセルおよびその製作方法に係わるものである。しか
して本発明はEPROMにもっとも関連するものであるが，
その他の関連する形式の不揮発性メモリセル，例えばEE
PROM等にも適用しうるものである。
［従来の技術］ 第1A図および第1B図は，従来公知のEPROMデバイスの
構造例をそれぞれ示すものである。第1A図に示すデバイ
スはソースおよびドレイン領域をプレーナ構造とした例
であり，また第1B図に示すデバイスはソースおよびドレ
ーン領域を埋込み形式とした「アドバンストアレイ」型
デバイスの例であり，このアドバンストアレイ型デバイ
スはテキサスインスツルメンツ社の発明になるものであ
る（くわしくは米国特許第4,151,021号，第4,184,207
号，および第4,373,248号等参照）。
構造例をそれぞれ示すものである。第1A図に示すデバイ
スはソースおよびドレイン領域をプレーナ構造とした例
であり，また第1B図に示すデバイスはソースおよびドレ
ーン領域を埋込み形式とした「アドバンストアレイ」型
デバイスの例であり，このアドバンストアレイ型デバイ
スはテキサスインスツルメンツ社の発明になるものであ
る（くわしくは米国特許第4,151,021号，第4,184,207
号，および第4,373,248号等参照）。
EPROMセルは通常，正の大電圧を制御ゲート10に印加
するとともに，ソース／ドレーン拡散領域14（本例にお
いてはドレーンとしてはたらく）にも印加することによ
り，その結果生成された熱電子が酸化物層11を介してフ
ローティングゲート12に注入されるようにプログラムさ
れている。このようなEPROMセルのプログラム動作期間
中に印加される電圧は，典型的にはたとえば，ゲート電
圧としてはVG＝12.5ボルトが，ソース電圧としてはVS＝
0.5ボルトが，たまドレーン電圧としてはVD＝10ボルト
がそれぞれ用いられる。上記熱電子は高電界領域を流れ
る電流によって生成され，その一部はゲート酸化物層11
を通ってフローティングゲート12中に入る。（なお「熱
電子」とは，伝導帯に到達するのに必要なエネルギより
も大きなエネルギをもった電子であり，こうしたキャリ
アの一部のもつエネルギは二酸化シリコンの伝導帯の下
限値よりも大きなエネルギであることが可能であり，そ
のため，通常の電子とは異なって（それらのキャリアが
散乱プロセスによりその余剰エネルギを失うに至るまで
は），誘電体中に自由に移動することが可能である。） EPROMにおけるトランジスタのフローティングゲート
は絶縁されており，そのため，上記のようにして注入さ
れた電荷は長期間にわたって該ゲート内に保持される。
さらにまた,EPROMのフローティングゲートは当該デバイ
スの制御ゲートとチャンネル領域との間に介在してお
り，そのため，フローティングゲート上の電荷は部分的
遮蔽効果をもち，この遮蔽効果により当該トランジスタ
の（制御ゲートから見たときの）見かけのスレショルド
電圧VTに変化が生ずることとなる。かくして，フローテ
ィングゲートに実質的な電荷が貯えられていないフロー
ティングゲートトランジスタのみを導通させるのに充分
な読出し電圧を制御ゲートに印加することによって，他
のトランジスタに影響を及ぼすことなく読出し動作を行
なうことが可能となるのである。なお，このような読出
し電圧としては，例えばVD＝1.5ボルト,VG＝３ボルト,V
S＝０ボルト等とすることができる。
するとともに，ソース／ドレーン拡散領域14（本例にお
いてはドレーンとしてはたらく）にも印加することによ
り，その結果生成された熱電子が酸化物層11を介してフ
ローティングゲート12に注入されるようにプログラムさ
れている。このようなEPROMセルのプログラム動作期間
中に印加される電圧は，典型的にはたとえば，ゲート電
圧としてはVG＝12.5ボルトが，ソース電圧としてはVS＝
0.5ボルトが，たまドレーン電圧としてはVD＝10ボルト
がそれぞれ用いられる。上記熱電子は高電界領域を流れ
る電流によって生成され，その一部はゲート酸化物層11
を通ってフローティングゲート12中に入る。（なお「熱
電子」とは，伝導帯に到達するのに必要なエネルギより
も大きなエネルギをもった電子であり，こうしたキャリ
アの一部のもつエネルギは二酸化シリコンの伝導帯の下
限値よりも大きなエネルギであることが可能であり，そ
のため，通常の電子とは異なって（それらのキャリアが
散乱プロセスによりその余剰エネルギを失うに至るまで
は），誘電体中に自由に移動することが可能である。） EPROMにおけるトランジスタのフローティングゲート
は絶縁されており，そのため，上記のようにして注入さ
れた電荷は長期間にわたって該ゲート内に保持される。
さらにまた,EPROMのフローティングゲートは当該デバイ
スの制御ゲートとチャンネル領域との間に介在してお
り，そのため，フローティングゲート上の電荷は部分的
遮蔽効果をもち，この遮蔽効果により当該トランジスタ
の（制御ゲートから見たときの）見かけのスレショルド
電圧VTに変化が生ずることとなる。かくして，フローテ
ィングゲートに実質的な電荷が貯えられていないフロー
ティングゲートトランジスタのみを導通させるのに充分
な読出し電圧を制御ゲートに印加することによって，他
のトランジスタに影響を及ぼすことなく読出し動作を行
なうことが可能となるのである。なお，このような読出
し電圧としては，例えばVD＝1.5ボルト,VG＝３ボルト,V
S＝０ボルト等とすることができる。
他方,EEPROMは，本質的には上記EPROMと同等の読出し
動作を用いるものであるが，ただしそのプログラム動作
はEPROMと異なって，そのフローティングゲートへの電
荷の注入は，単に電界によって，薄い誘電体膜からフロ
ーティングゲートにトンネル現象を起させることにより
行なわれるようになる。したがってEEPROMのプログラム
動作時に，ホットキャリアを生成させる必要がなく，そ
のため，通常の場合ソースおよびドレーンはほぼ等しい
電圧に保持されることとなる。
動作を用いるものであるが，ただしそのプログラム動作
はEPROMと異なって，そのフローティングゲートへの電
荷の注入は，単に電界によって，薄い誘電体膜からフロ
ーティングゲートにトンネル現象を起させることにより
行なわれるようになる。したがってEEPROMのプログラム
動作時に，ホットキャリアを生成させる必要がなく，そ
のため，通常の場合ソースおよびドレーンはほぼ等しい
電圧に保持されることとなる。
フローティングゲート型メモリデバイス一般において
最適化の求められる主要条件のひとつはプログラミング
時間である。EPROMおよびEEPROMはいずれも高速読出
し，低速書込みデバイスであり，この種のメモリデバイ
スを使用するシステムの使用目的においては，書込みの
みの動作があまり頻繁には行なわれないが，それでも，
書込み動作があまりにも低速である場合には，そうした
使用目的といえども，システムの効率に対する大きな障
害となりかねない。たとえば，汎用64KのEPROMに通常受
け入れられているプログラム速度の仕様では，メガビッ
トEPROMのプログラミングには14分かかることとなる。
このように，相継ぐ世代のデバイス間で，プログラミン
グ時間の仕様も次々と苛酷なものとなってきている。
最適化の求められる主要条件のひとつはプログラミング
時間である。EPROMおよびEEPROMはいずれも高速読出
し，低速書込みデバイスであり，この種のメモリデバイ
スを使用するシステムの使用目的においては，書込みの
みの動作があまり頻繁には行なわれないが，それでも，
書込み動作があまりにも低速である場合には，そうした
使用目的といえども，システムの効率に対する大きな障
害となりかねない。たとえば，汎用64KのEPROMに通常受
け入れられているプログラム速度の仕様では，メガビッ
トEPROMのプログラミングには14分かかることとなる。
このように，相継ぐ世代のデバイス間で，プログラミン
グ時間の仕様も次々と苛酷なものとなってきている。
EPROMにおけるプログラミングは熱電子の注入によっ
て行なわれるものであるため，半導体チャンネル領域に
は比較的大きな電界を発生させてプログラム動作を行な
わせるようにしなければならない。このことはすなわ
ち，この大きな電界を発生させるのに比較的高い電圧を
用いなければならないということを意味する。さらにま
た，プログラミング電圧とプログラミング時間との間で
妥協をはかる必要もあり，チップ上であまりに高い電圧
を用いた場合には，破滅的な降伏を生ずる危険があるの
みならず，そうした高電圧を生成させかつこれを伝送す
るのには，それなりのオーバーヘッドが必要となる。他
方，与えられたデバイス構造に対して不当に低い電圧を
用いた場合には，プログラミング時間が過度に長くなる
こととなる。フローティングゲート型メモリには，比較
的遅いプログラミング時間が一般に受け入れられてはい
るが，とはいえプログラミングの速度を高めることはど
のような場合においても望ましいことではある。
て行なわれるものであるため，半導体チャンネル領域に
は比較的大きな電界を発生させてプログラム動作を行な
わせるようにしなければならない。このことはすなわ
ち，この大きな電界を発生させるのに比較的高い電圧を
用いなければならないということを意味する。さらにま
た，プログラミング電圧とプログラミング時間との間で
妥協をはかる必要もあり，チップ上であまりに高い電圧
を用いた場合には，破滅的な降伏を生ずる危険があるの
みならず，そうした高電圧を生成させかつこれを伝送す
るのには，それなりのオーバーヘッドが必要となる。他
方，与えられたデバイス構造に対して不当に低い電圧を
用いた場合には，プログラミング時間が過度に長くなる
こととなる。フローティングゲート型メモリには，比較
的遅いプログラミング時間が一般に受け入れられてはい
るが，とはいえプログラミングの速度を高めることはど
のような場合においても望ましいことではある。
本発明の利点のひとつは,EPROMデバイスのプログラム
動作をより高速なものとしたことにあり，とくに，ゲー
トとソース／ドレーン領域との間に印加されるある与え
られた電圧に対して，現象において可能であるよりも高
速で，プログラム動作を行なうことが可能となるように
したことにある。
動作をより高速なものとしたことにあり，とくに，ゲー
トとソース／ドレーン領域との間に印加されるある与え
られた電圧に対して，現象において可能であるよりも高
速で，プログラム動作を行なうことが可能となるように
したことにある。
従来のEPROMのもつ他の問題としては，いわゆる「バ
イポーラ」効果の問題がある。この「バイポーラ」効果
については，例えばミューラーらの「なだれ倍増態にお
ける短チャンネルMOSトランジスタ」（Mueller et al,
“Shoet−Channel MOS Transistors in the Avalanche
−Multiplication Regime",29IEEE Transactionson Ele
ctron Devices 1778,1982年）。すなわち,npn寄生バイ
ポーラデバイス（ｎ型ソースと,p型基板と,n型ドレーン
によって定義されるデバイス）はプログラム動作中にタ
ーンオンして当該プログラム動作を効果的に停止させる
ことができる。この場合，プログラミング条件は，当該
プログラミングのために熱電子が生成されるようにこれ
を設定し，これら熱電子の一部が格子内の原子と衝突し
て付加的なキャリアを発生させるようにする。かくて例
えば,1個の熱電子がそうした衝突の後,2個の電子と１個
のホールを生成したとする。印加された電界下では，こ
うした生成されたホールはソース接合部近傍の基板中に
流入する可能性が高く，このホール電流の密度は，その
空間電荷がソース／基板接合を順方向にバイアスするの
に充分な高さの値となり，このため，該ソース／基板接
合がエミッタ／ベース接合としてはたらくこととなって
電子を発生する。
イポーラ」効果の問題がある。この「バイポーラ」効果
については，例えばミューラーらの「なだれ倍増態にお
ける短チャンネルMOSトランジスタ」（Mueller et al,
“Shoet−Channel MOS Transistors in the Avalanche
−Multiplication Regime",29IEEE Transactionson Ele
ctron Devices 1778,1982年）。すなわち,npn寄生バイ
ポーラデバイス（ｎ型ソースと,p型基板と,n型ドレーン
によって定義されるデバイス）はプログラム動作中にタ
ーンオンして当該プログラム動作を効果的に停止させる
ことができる。この場合，プログラミング条件は，当該
プログラミングのために熱電子が生成されるようにこれ
を設定し，これら熱電子の一部が格子内の原子と衝突し
て付加的なキャリアを発生させるようにする。かくて例
えば,1個の熱電子がそうした衝突の後,2個の電子と１個
のホールを生成したとする。印加された電界下では，こ
うした生成されたホールはソース接合部近傍の基板中に
流入する可能性が高く，このホール電流の密度は，その
空間電荷がソース／基板接合を順方向にバイアスするの
に充分な高さの値となり，このため，該ソース／基板接
合がエミッタ／ベース接合としてはたらくこととなって
電子を発生する。
こうした現象は，第1B図に示すような前記アドバンス
トアレイ型のトランジスタの場合とくに問題であり，そ
うした形式のトランジスタにおいては個々のトランジス
タ間を横方向に分離する厚い酸化物がないために，寄生
バイポーラデバイスの有効幅が甚だしい値となって，当
該寄生バイポーラデバイスがいったんターンオンした場
合には，メモリの１列分全体に電流が流れてしまうこと
となるものであった。
トアレイ型のトランジスタの場合とくに問題であり，そ
うした形式のトランジスタにおいては個々のトランジス
タ間を横方向に分離する厚い酸化物がないために，寄生
バイポーラデバイスの有効幅が甚だしい値となって，当
該寄生バイポーラデバイスがいったんターンオンした場
合には，メモリの１列分全体に電流が流れてしまうこと
となるものであった。
第９図はサンプルとしてのEPROMセルについて,2種類
の電流−電圧特性曲線（Ｉ−Ｖ曲線）を示すものであ
る。図中，曲線902は当該セルのプログラム動作中の電
流−電圧特性を示すものである。この電流−電圧特性曲
線902において，その急峻な部分901はターンオン状態を
示し，また比較的平坦な部分903は飽和チャンネル電流
状態を示す。さらに，急激に電流が下降している部分90
4はゲートに対する熱電子の注入が行なわれて（その結
果，スレショルド電圧VTをダイナミックにシフトさせ，
したがって与えられたドレーン電圧に対する電流を低減
させる）状態を示すものであり，また曲線部分905は寄
生バイポーラ電流が顕著となった状態を示すものであ
る。なおプログラミングの動作点は，上記曲線部分904
に達するのに厳密な必要なドレーン電圧よりも高いドレ
ーン電圧値にこれを設定して，プログラム動作の高速化
をはかるようにするのが通例である。かくして本発明の
他の利点は，寄生バイポーラトランジスタがより高いド
レーン電圧でターンオンするために，プログラム動作点
905を図示の電流−電圧特性曲線の高電圧部分905の任意
の点として設定することが可能であるということであ
る。言い換えれば，より高い電圧を任意に用いることに
より，プログラミング速度をさらに改善することが可能
となる点にある。なお，第２の電流−電圧特性曲線906
は（比較用として）当該EPROMセルのプログラミング後
における電流−電圧特性を示すものである。
の電流−電圧特性曲線（Ｉ−Ｖ曲線）を示すものであ
る。図中，曲線902は当該セルのプログラム動作中の電
流−電圧特性を示すものである。この電流−電圧特性曲
線902において，その急峻な部分901はターンオン状態を
示し，また比較的平坦な部分903は飽和チャンネル電流
状態を示す。さらに，急激に電流が下降している部分90
4はゲートに対する熱電子の注入が行なわれて（その結
果，スレショルド電圧VTをダイナミックにシフトさせ，
したがって与えられたドレーン電圧に対する電流を低減
させる）状態を示すものであり，また曲線部分905は寄
生バイポーラ電流が顕著となった状態を示すものであ
る。なおプログラミングの動作点は，上記曲線部分904
に達するのに厳密な必要なドレーン電圧よりも高いドレ
ーン電圧値にこれを設定して，プログラム動作の高速化
をはかるようにするのが通例である。かくして本発明の
他の利点は，寄生バイポーラトランジスタがより高いド
レーン電圧でターンオンするために，プログラム動作点
905を図示の電流−電圧特性曲線の高電圧部分905の任意
の点として設定することが可能であるということであ
る。言い換えれば，より高い電圧を任意に用いることに
より，プログラミング速度をさらに改善することが可能
となる点にある。なお，第２の電流−電圧特性曲線906
は（比較用として）当該EPROMセルのプログラミング後
における電流−電圧特性を示すものである。
プログラム動作に関係するパラメータとして，プログ
ラミングの信頼度がある。すなわち，各ビットのプログ
ラミング時間が適度に高速であっても，ユーザにとって
肝要なパラメータは正味のプログラミング時間である。
従来のデバイスにおいては１パス（１アクセス動作）あ
たりについて所要プログラム動作の100％よりもはるか
に低いプログラミングを行なうようにするのが通例であ
り，このためプログラミング時間が大幅に長くなってい
る。すなわち，いま例えば各パスについて全ビットの90
％が好適にプログラミングされるものとすると，メガビ
ットメモリにおいてプログラミングを完全に行なうため
には６プログラム動作サイクルがフルに必要になること
となる。プログラム／読出し／プログラムの各動作から
なるマルチプルサイクル方式（いわゆる「ビットバンギ
ング」方式）を用いなければならないことは，ユーザの
忌み嫌うところである。
ラミングの信頼度がある。すなわち，各ビットのプログ
ラミング時間が適度に高速であっても，ユーザにとって
肝要なパラメータは正味のプログラミング時間である。
従来のデバイスにおいては１パス（１アクセス動作）あ
たりについて所要プログラム動作の100％よりもはるか
に低いプログラミングを行なうようにするのが通例であ
り，このためプログラミング時間が大幅に長くなってい
る。すなわち，いま例えば各パスについて全ビットの90
％が好適にプログラミングされるものとすると，メガビ
ットメモリにおいてプログラミングを完全に行なうため
には６プログラム動作サイクルがフルに必要になること
となる。プログラム／読出し／プログラムの各動作から
なるマルチプルサイクル方式（いわゆる「ビットバンギ
ング」方式）を用いなければならないことは，ユーザの
忌み嫌うところである。
EPROMデバイス製作上の制約としてはさらに，基板の
ドーピング濃度を選定するにあたって，メモリアレイ中
のフローティングゲートトランジスタはもとより，周辺
デバイスをもカバーするように選定しなければならない
という制約がある。すなわち，バイポーラ効果を低減さ
せるべく，基板のバックグラウンドドーピング濃度を単
純に増大させた場合，周辺デバイスの被むるボディ効果
（基板効果）も増大するが，このことはそれ自体が好ま
しくないのみならず，基板に対する寄生容量が大きくな
り，接合降伏電圧が低下し，また洩れ電流が増大するこ
ととなる。こうした結果を回避するためには，上記周辺
回路をCMOS構成とする，すなわちNMOSとPMOSの両者を用
いて電力を節約するような構成とすることが，とくに望
まれるところである。
ドーピング濃度を選定するにあたって，メモリアレイ中
のフローティングゲートトランジスタはもとより，周辺
デバイスをもカバーするように選定しなければならない
という制約がある。すなわち，バイポーラ効果を低減さ
せるべく，基板のバックグラウンドドーピング濃度を単
純に増大させた場合，周辺デバイスの被むるボディ効果
（基板効果）も増大するが，このことはそれ自体が好ま
しくないのみならず，基板に対する寄生容量が大きくな
り，接合降伏電圧が低下し，また洩れ電流が増大するこ
ととなる。こうした結果を回避するためには，上記周辺
回路をCMOS構成とする，すなわちNMOSとPMOSの両者を用
いて電力を節約するような構成とすることが，とくに望
まれるところである。
本発明は，メモリセルの製作プロセスに甚大な妨げを
もたらすことなく，上記した諸点を同時に改善しようと
するものである。
もたらすことなく，上記した諸点を同時に改善しようと
するものである。
本発明はドーピングプロファイルを異なるものとし
た，すぐれたフローティングゲート型トランジスタを提
供するものである。すなわち，本発明においては，バッ
クグラウンドＰ型ウエル形成のためのドーピングおよび
所望のスレショルド電圧VTを得ることを目的としたスレ
ショルド電圧調整用ドーピングに加えて，チャンネル領
域下部においてソース／ドレーン拡散領域に対して横方
向に相隣る，より高濃度のＰ型ドーピングを行なうよう
にしたものである。この場合，通常は当該メモリアレイ
中のフローティングゲートトランジスタのためのスレシ
ョルド電圧調整用イオン注入を行なう段階で，相反する
伝導型の２種類のイオン注入を行なう，すなわち，まず
Ｐ型ドーピングによってより高濃度の浅いＰ型ドープ領
域を形成し，拡散性の低いＮ型物質，たとえばヒ素によ
るきわめて浅いＮ型ドープ領域を形成するようにするの
が好ましい。かくしてチャンネル領域の表面におけるド
ーピング（これによりスレショルド電圧VTが規定され
る）はスレショルド電圧制御のための所望のレベルに保
持されるが、チャンネル領域の下部でかつソース／ドレ
イン拡散領域に対して横方向に相隣る領域の不純物濃度
は，チャンネル領域ないし基板の不純物濃度よりも実質
的に高くなる。かくして，ドレーン領域の境界における
ドーピングを高濃度とすることにより熱電子の生成が増
大することとなり，そのため，与えられた印加電圧に対
するプログラミング時間も短縮されることとなる。
た，すぐれたフローティングゲート型トランジスタを提
供するものである。すなわち，本発明においては，バッ
クグラウンドＰ型ウエル形成のためのドーピングおよび
所望のスレショルド電圧VTを得ることを目的としたスレ
ショルド電圧調整用ドーピングに加えて，チャンネル領
域下部においてソース／ドレーン拡散領域に対して横方
向に相隣る，より高濃度のＰ型ドーピングを行なうよう
にしたものである。この場合，通常は当該メモリアレイ
中のフローティングゲートトランジスタのためのスレシ
ョルド電圧調整用イオン注入を行なう段階で，相反する
伝導型の２種類のイオン注入を行なう，すなわち，まず
Ｐ型ドーピングによってより高濃度の浅いＰ型ドープ領
域を形成し，拡散性の低いＮ型物質，たとえばヒ素によ
るきわめて浅いＮ型ドープ領域を形成するようにするの
が好ましい。かくしてチャンネル領域の表面におけるド
ーピング（これによりスレショルド電圧VTが規定され
る）はスレショルド電圧制御のための所望のレベルに保
持されるが、チャンネル領域の下部でかつソース／ドレ
イン拡散領域に対して横方向に相隣る領域の不純物濃度
は，チャンネル領域ないし基板の不純物濃度よりも実質
的に高くなる。かくして，ドレーン領域の境界における
ドーピングを高濃度とすることにより熱電子の生成が増
大することとなり，そのため，与えられた印加電圧に対
するプログラミング時間も短縮されることとなる。
かくて本発明の主たる利点は，プログラム期間中にお
ける熱電子の生成が増大し，そのために，与えたれた印
加電圧に対するプログラミング時間も短縮されるという
点にある。
ける熱電子の生成が増大し，そのために，与えたれた印
加電圧に対するプログラミング時間も短縮されるという
点にある。
さらに本発明の利点は，寄生ラテラルバイポーラトラ
ンジスタの働きが抑制されるという点にある。こうした
利点は，チャンネル領域の直下に付加的なボロンのドー
ピングを行なうことによって導入された付加的なイオン
化不純物の空間電荷密度により，ソース／基板接合に発
生した電子のうち，横方向に拡散してバイポーラ動作の
発現をうながす電子よりも多くの電子が上方に向って拡
散してチャンネル領域（この領域内ではそれらの電子は
有用な電子となる）に入ることによるものである。
ンジスタの働きが抑制されるという点にある。こうした
利点は，チャンネル領域の直下に付加的なボロンのドー
ピングを行なうことによって導入された付加的なイオン
化不純物の空間電荷密度により，ソース／基板接合に発
生した電子のうち，横方向に拡散してバイポーラ動作の
発現をうながす電子よりも多くの電子が上方に向って拡
散してチャンネル領域（この領域内ではそれらの電子は
有用な電子となる）に入ることによるものである。
さらに本発明の利点は，基板のドーピング濃度を増大
させても周辺トランジスタのデバイス特性を劣化させる
必要がないという点にある。
させても周辺トランジスタのデバイス特性を劣化させる
必要がないという点にある。
さらに本発明の利点は，書込み動作中には熱電子の生
成が促進されるが，読出し動作中にそれが増大すること
は実質的になく，したがって書込み速度を向上させるこ
とによりデータの保持が劣化することがないという点に
ある。
成が促進されるが，読出し動作中にそれが増大すること
は実質的になく，したがって書込み速度を向上させるこ
とによりデータの保持が劣化することがないという点に
ある。
前掲ミューラーらの論文は，前記「バイポーラ効果」
を低減させるのに際して，チャンネル領域下部のＰ型ド
ープ濃度を高くすることの効能について論じている。そ
の第1779頁に記述されている「Ｂ型プロセス」は，きわ
めて深いイオン注入（140keVで（推定によれば）ボロン
を1.2×1012／cm2のドーズ量で注入する）を用いること
により，第２図に示すように基板表面の下部において濃
度が最大となる不純物プロファイルを得るようにしたも
のである。（ただし当該ミューラーらの論文がアニール
処理直後の（as−annealed）不純物プロファイルを示し
ているのかどうかが不明のため，おそらくは上記不純物
プロファイルは第10図に示すようなプロファイルと直接
的には比較できるようなものではないと思われる。ドー
ピングレベルの最大値は140keVのイオン注入直後の（as
−implanted）最大値が現われる筈の深さ近傍にあるも
のとして示してあり，したがってこれらミューラーらが
示した不純物プロファイルはイオン注入後のプロファイ
ルであるかもしれないし，あるいはアニール処理直後の
プロファイルを不正確にモデル化したシミュレーション
であるかもしれない。）ただし第10図の例がミューラー
らの論文の教示になるものよりも，実質的により浅い深
さにおける，実質的により高い最大値のドーピングを示
すものであることは明らかである。また，このミューラ
ーらの論文には,P型イオン注入とともにスレショルド電
圧調整用Ｎ型イオン注入を行なうことに関して何ら示唆
するものはなく，またNMOS形式の周辺トランジスタのド
ーピングプロファイルをメモリアレイ内トランジスタの
ドーピングプロファイルとは異なった最適化を行なうよ
うにすることについても，何ら示唆するところはない。
さらに，ドーピング濃度が最大となる深さとソース／ド
レーン拡散深さとの間の関係の重要性についても，何ら
教示するところはない。かくて本発明は，上記諸点その
他に関してミューラーらの論文を越えるものであり，そ
の結果として実質的な利点を供するものである。すなわ
ち，本発明は例えばメモリトランジスタおよびPMOSなら
びにNMOS周辺トランジスタのすべてがそれぞれ別個に最
適化されたドーピングプロファイルを有し，しかもその
製作プロセス工程のコストが最小となるようにするもの
である。また拡散性の低いＮ型反転用不純物を用いると
いうことは，メモリトランジスタのＰ型ドーピング濃度
の最大となる点がそれだけ基板表面に近くできるという
ことであり，このことはさらに，そうした結果として
（熱電子の生成が増大するために）プログラミング速度
が高くなるという利点が得られることを意味するもので
ある。
を低減させるのに際して，チャンネル領域下部のＰ型ド
ープ濃度を高くすることの効能について論じている。そ
の第1779頁に記述されている「Ｂ型プロセス」は，きわ
めて深いイオン注入（140keVで（推定によれば）ボロン
を1.2×1012／cm2のドーズ量で注入する）を用いること
により，第２図に示すように基板表面の下部において濃
度が最大となる不純物プロファイルを得るようにしたも
のである。（ただし当該ミューラーらの論文がアニール
処理直後の（as−annealed）不純物プロファイルを示し
ているのかどうかが不明のため，おそらくは上記不純物
プロファイルは第10図に示すようなプロファイルと直接
的には比較できるようなものではないと思われる。ドー
ピングレベルの最大値は140keVのイオン注入直後の（as
−implanted）最大値が現われる筈の深さ近傍にあるも
のとして示してあり，したがってこれらミューラーらが
示した不純物プロファイルはイオン注入後のプロファイ
ルであるかもしれないし，あるいはアニール処理直後の
プロファイルを不正確にモデル化したシミュレーション
であるかもしれない。）ただし第10図の例がミューラー
らの論文の教示になるものよりも，実質的により浅い深
さにおける，実質的により高い最大値のドーピングを示
すものであることは明らかである。また，このミューラ
ーらの論文には,P型イオン注入とともにスレショルド電
圧調整用Ｎ型イオン注入を行なうことに関して何ら示唆
するものはなく，またNMOS形式の周辺トランジスタのド
ーピングプロファイルをメモリアレイ内トランジスタの
ドーピングプロファイルとは異なった最適化を行なうよ
うにすることについても，何ら示唆するところはない。
さらに，ドーピング濃度が最大となる深さとソース／ド
レーン拡散深さとの間の関係の重要性についても，何ら
教示するところはない。かくて本発明は，上記諸点その
他に関してミューラーらの論文を越えるものであり，そ
の結果として実質的な利点を供するものである。すなわ
ち，本発明は例えばメモリトランジスタおよびPMOSなら
びにNMOS周辺トランジスタのすべてがそれぞれ別個に最
適化されたドーピングプロファイルを有し，しかもその
製作プロセス工程のコストが最小となるようにするもの
である。また拡散性の低いＮ型反転用不純物を用いると
いうことは，メモリトランジスタのＰ型ドーピング濃度
の最大となる点がそれだけ基板表面に近くできるという
ことであり，このことはさらに，そうした結果として
（熱電子の生成が増大するために）プログラミング速度
が高くなるという利点が得られることを意味するもので
ある。
メモリアレイ内トランジスタのスレショルド調整用イ
オン注入は，好ましくは高温度工程を行なった後で，と
くにフィールド酸化工程（厚いフィールド酸化物の成長
工程）の後で，これを行なうことにより， の積分値を最小値とし，ひいてはボロンによる補償用イ
オン注入の最大値が基板表面の近傍に現れるようにする
のがよい。
オン注入は，好ましくは高温度工程を行なった後で，と
くにフィールド酸化工程（厚いフィールド酸化物の成長
工程）の後で，これを行なうことにより， の積分値を最小値とし，ひいてはボロンによる補償用イ
オン注入の最大値が基板表面の近傍に現れるようにする
のがよい。
スレショルド調整用イオン注入には，好ましくはヒ素
を用いて,D値を最小とすることにより， の積分値を最小とするようにするのがよい。すなわち本
発明の一実施例においては，ボロンのイオン注入の停止
距離がヒ素イオン注入の停止距離よりも若干長いが（ボ
ロンの場合はほぼ1100オングストローム，ヒ素の場合は
ほぼ850オングストローム），これらの拡散性の相違に
より，注入後の拡散によってボロンの不純物濃度プロフ
ァイルがヒ素の不純物濃度プロファイルに対して相対的
に変移することとなる。しかして，最終不純物濃度プロ
ファイル，すなわち完成時のデバイスにおける不純物プ
ロファイルは当該デバイスの動作特性を規定するもので
あり，本発明の一実施例においてはこの最終不純物濃度
プロファイルは， となるように，すなわち，ヒ素の濃度がその最大値より
も50％小さくなる深さの２倍以上の深さにおけるボロン
の濃度が，その最大値よりも50％低くなるように，該不
純物濃度を選定する。より具体的には，上記最終不純物
濃度プロファイルは， となるように，すなわちボロンの濃度がソース／ドレー
ン領域底部の接合部の深さの２倍より小さい深さで，そ
の最大値の２分の１まで減少するように，該不純物濃度
を選定するのが好ましい。
を用いて,D値を最小とすることにより， の積分値を最小とするようにするのがよい。すなわち本
発明の一実施例においては，ボロンのイオン注入の停止
距離がヒ素イオン注入の停止距離よりも若干長いが（ボ
ロンの場合はほぼ1100オングストローム，ヒ素の場合は
ほぼ850オングストローム），これらの拡散性の相違に
より，注入後の拡散によってボロンの不純物濃度プロフ
ァイルがヒ素の不純物濃度プロファイルに対して相対的
に変移することとなる。しかして，最終不純物濃度プロ
ファイル，すなわち完成時のデバイスにおける不純物プ
ロファイルは当該デバイスの動作特性を規定するもので
あり，本発明の一実施例においてはこの最終不純物濃度
プロファイルは， となるように，すなわち，ヒ素の濃度がその最大値より
も50％小さくなる深さの２倍以上の深さにおけるボロン
の濃度が，その最大値よりも50％低くなるように，該不
純物濃度を選定する。より具体的には，上記最終不純物
濃度プロファイルは， となるように，すなわちボロンの濃度がソース／ドレー
ン領域底部の接合部の深さの２倍より小さい深さで，そ
の最大値の２分の１まで減少するように，該不純物濃度
を選定するのが好ましい。
上記最終不純物濃度プロファイルに関して本発明の開
示するところは,nmax（ｘ0.5μｍ）すなわち基板内に
おいてゲート酸化物層／チャンネル領域の界面の下へ０
ないし0.5ミクロン深さの拡がり以内の任意の個所にお
ける正味Ｎ型不純物濃度の最大値が，nchanすなわちゲ
ート酸化物層／チャンネル領域界面におけるチャンネル
領域内における正味Ｐ型不純物濃度の1.5倍より大き
い，すなわち となることである。ｎmax（ｘ0.5μｍ）は好ましくは
nchanの1.5倍よりも大きく，またnsub（基板の正味Ｐ型
バックグラウンド不純物濃度）の２倍よりも大きくなる
ようにする。すなわち， かつ,nmax（ｘ0.5μｍ）＞２（nsub）。
示するところは,nmax（ｘ0.5μｍ）すなわち基板内に
おいてゲート酸化物層／チャンネル領域の界面の下へ０
ないし0.5ミクロン深さの拡がり以内の任意の個所にお
ける正味Ｎ型不純物濃度の最大値が，nchanすなわちゲ
ート酸化物層／チャンネル領域界面におけるチャンネル
領域内における正味Ｐ型不純物濃度の1.5倍より大き
い，すなわち となることである。ｎmax（ｘ0.5μｍ）は好ましくは
nchanの1.5倍よりも大きく，またnsub（基板の正味Ｐ型
バックグラウンド不純物濃度）の２倍よりも大きくなる
ようにする。すなわち， かつ,nmax（ｘ0.5μｍ）＞２（nsub）。
上述のような本発明の教示事項が実現されるかぎり，
上記以外のプロセス手順を用いることにより，本発明の
教示するような所望の不純物濃度プロファイルを得るこ
とも可能である。
上記以外のプロセス手順を用いることにより，本発明の
教示するような所望の不純物濃度プロファイルを得るこ
とも可能である。
すなわち，例えばスレショルド電圧調整のための浅い
Ｎ型イオン注入には，アンチモニーを用いることとして
もよい。代りにリンを使用することも可能ではあるが，
ただしその場合は，ボロンのイオン注入のための，より
大きな注入エネルギを用いることにより，前述のように
チャンネル領域下部に，より濃度の高い正味Ｐ型ドーピ
ングが確実に行なわれるようにする。同様に，イオン注
入に用いるドーズ量や注入エネルギ，およびアニール処
理の時間や温度条件等は，これを広範囲にわたって変更
することが可能であり，これにより，本発明による構造
を各種の経路で実現することができるが，ただし記載の
実施例にはそれに特有の利点がある。
Ｎ型イオン注入には，アンチモニーを用いることとして
もよい。代りにリンを使用することも可能ではあるが，
ただしその場合は，ボロンのイオン注入のための，より
大きな注入エネルギを用いることにより，前述のように
チャンネル領域下部に，より濃度の高い正味Ｐ型ドーピ
ングが確実に行なわれるようにする。同様に，イオン注
入に用いるドーズ量や注入エネルギ，およびアニール処
理の時間や温度条件等は，これを広範囲にわたって変更
することが可能であり，これにより，本発明による構造
を各種の経路で実現することができるが，ただし記載の
実施例にはそれに特有の利点がある。
第10図は本発明の一実施例においてNMOS周辺トランジ
スタについて得られたドーピングプロファイル（曲線10
2で示す）およびNMOSフローティングゲート型メモリト
ランジスタについて得られたドーピングプロファイル
（曲線104で示す）を示すものである。この第10図には
さらに別の曲線で原子ボロン濃度プロファイルnB（曲線
106で示す）および原子ヒ素濃度プロファイル（曲線108
で示す）を示してある。なおこの原子ボロン濃度は浅い
深さで（本例の場合はゲート酸化物層の下方約0.2ミク
ロンの深さ）補償されており，そのため基板表面におけ
る濃度は，メモリセルの消去時のスレショルド電圧VTを
設定するのに所望のレベル，（すなわち，まだプログラ
ムされていないセルのスレショルド電圧値）まで低減さ
れている。
スタについて得られたドーピングプロファイル（曲線10
2で示す）およびNMOSフローティングゲート型メモリト
ランジスタについて得られたドーピングプロファイル
（曲線104で示す）を示すものである。この第10図には
さらに別の曲線で原子ボロン濃度プロファイルnB（曲線
106で示す）および原子ヒ素濃度プロファイル（曲線108
で示す）を示してある。なおこの原子ボロン濃度は浅い
深さで（本例の場合はゲート酸化物層の下方約0.2ミク
ロンの深さ）補償されており，そのため基板表面におけ
る濃度は，メモリセルの消去時のスレショルド電圧VTを
設定するのに所望のレベル，（すなわち，まだプログラ
ムされていないセルのスレショルド電圧値）まで低減さ
れている。
ただし上記曲線102は,NMOS周辺トランジスタのスレシ
ョルド電圧VTを所望のレベルに設定すべく基板表面にお
ける濃度をやや高濃度としたドーピングレベルを示すも
のである。この曲線102は本発明の他の重要な利点を表
すものである。すなわち,EPROM製作プロセスにおいて
は,NMOS周辺トランジスタのための表面ドーピング濃度
をメモリトランジスタのための表面ドーピング濃度とは
異なる値に設定することが通常の場合必要である。かく
て，相異なるスレショルド電圧VTを有するイオン注入領
域をパターン化する際に，単純なマスクレベルを適宜用
いることにより，メモリトランジスタに対してヒ素によ
るスレショルド電圧調整用イオン注入を行なうのに（本
発明の実施例において）使用するマスクが付加的なマス
ク工程を実際上必要としないという利点が得られるもの
である。
ョルド電圧VTを所望のレベルに設定すべく基板表面にお
ける濃度をやや高濃度としたドーピングレベルを示すも
のである。この曲線102は本発明の他の重要な利点を表
すものである。すなわち,EPROM製作プロセスにおいて
は,NMOS周辺トランジスタのための表面ドーピング濃度
をメモリトランジスタのための表面ドーピング濃度とは
異なる値に設定することが通常の場合必要である。かく
て，相異なるスレショルド電圧VTを有するイオン注入領
域をパターン化する際に，単純なマスクレベルを適宜用
いることにより，メモリトランジスタに対してヒ素によ
るスレショルド電圧調整用イオン注入を行なうのに（本
発明の実施例において）使用するマスクが付加的なマス
ク工程を実際上必要としないという利点が得られるもの
である。
［問題を解決するための手段］ かくて本発明は、メモリトランジスタの各々は,P型上
部を有する基板と，高濃度にドープされ，かつたがいに
相隔ててチャンネル領域を前記Ｐ型上部中に画定する第
１および第２のＮ型ソース／ドレーン領域と，前記チャ
ンネル領域の上面を覆うゲート酸化物層およびこのゲー
ト酸化物層の上面を覆うフローティングゲートと，この
フローティングゲートの上方に形成され，かつ該フロー
ティングゲートから絶縁された制御ゲートとからなり，
前記ゲート酸化物層と前記チャンネル領域との間の界面
の直下において０ないし0.5ミクロンの深さまで延びる
前記Ｐ型上部中における正味Ｐ型不純物濃度の最大値
が，前記ゲート酸化物層と前記チャンネル領域との間の
界面における前記チャンネル領域中の正味のＰ型不純物
濃度の1.5倍以上である。フローティングゲート型メモ
リデバイスを提供するものである。
部を有する基板と，高濃度にドープされ，かつたがいに
相隔ててチャンネル領域を前記Ｐ型上部中に画定する第
１および第２のＮ型ソース／ドレーン領域と，前記チャ
ンネル領域の上面を覆うゲート酸化物層およびこのゲー
ト酸化物層の上面を覆うフローティングゲートと，この
フローティングゲートの上方に形成され，かつ該フロー
ティングゲートから絶縁された制御ゲートとからなり，
前記ゲート酸化物層と前記チャンネル領域との間の界面
の直下において０ないし0.5ミクロンの深さまで延びる
前記Ｐ型上部中における正味Ｐ型不純物濃度の最大値
が，前記ゲート酸化物層と前記チャンネル領域との間の
界面における前記チャンネル領域中の正味のＰ型不純物
濃度の1.5倍以上である。フローティングゲート型メモ
リデバイスを提供するものである。
さらに本発明は，メモリトランジスタの各々が,P型上
部を有する基板と，高濃度にドープされ，かつたがいに
相隔ててチャンネル領域を前記Ｐ型上部中に画定する第
１および第２のＮ型ソース／ドレーン領域と，前記チャ
ンネル領域の上面を覆うゲート酸化物層およびこのゲー
ト酸化物層の上面を覆うフローティングゲートと，この
フローティングゲートの上方に形成され，かつ該フロー
ティングゲートから絶縁された制御ゲートとからなり，
前記ゲート酸化物層と前記チャンネル領域との間の界面
の直下において０ないし0.5ミクロンの深さまで延びる
前記Ｐ型上部中における正味Ｐ型不純物濃度の最大値
が，前記ゲート酸化物層と前記チャンネル領域との間の
界面における前記チャンネル領域中の正味のＰ型不純物
濃度の1.5倍以上であるとともに，前記基板中の正味Ｐ
型バックグラウンド不純物濃度の２倍以上である，フロ
ーティングゲート型メモリデバイスを提供するものであ
る。
部を有する基板と，高濃度にドープされ，かつたがいに
相隔ててチャンネル領域を前記Ｐ型上部中に画定する第
１および第２のＮ型ソース／ドレーン領域と，前記チャ
ンネル領域の上面を覆うゲート酸化物層およびこのゲー
ト酸化物層の上面を覆うフローティングゲートと，この
フローティングゲートの上方に形成され，かつ該フロー
ティングゲートから絶縁された制御ゲートとからなり，
前記ゲート酸化物層と前記チャンネル領域との間の界面
の直下において０ないし0.5ミクロンの深さまで延びる
前記Ｐ型上部中における正味Ｐ型不純物濃度の最大値
が，前記ゲート酸化物層と前記チャンネル領域との間の
界面における前記チャンネル領域中の正味のＰ型不純物
濃度の1.5倍以上であるとともに，前記基板中の正味Ｐ
型バックグラウンド不純物濃度の２倍以上である，フロ
ーティングゲート型メモリデバイスを提供するものであ
る。
さらに本発明は、Ｐ型上部を有する基板と，高濃度に
ドープされ，かつたがいに相隔ててチャンネル領域を前
記Ｐ型上部中に画定する第１および第２のＮ型ソース／
ドレーン領域と，前記チャンネル領域の上面を覆うゲー
ト酸化物層およびこのゲート酸化物層の上面を覆うフロ
ーティングゲートと，このフローティングゲートの上方
に形成ざれ，かつ該フローティングゲートから絶縁され
た制御ゲートとからなり，前記基板の前記上部は前記ゲ
ート酸化物層の直下にあり,P型不純物物質の原子と,N型
不純物物質の原子との両原子を有し，前記Ｐ型不純物物
質および前記Ｎ型不純物物質は，該Ｐ型不純物物質の濃
度がその表面近傍の最大値よりも50％低い値に低下する
深さが，前記Ｎ型不純物物質の濃度がその表面近傍の最
大値よりも50％低い値に低下する深さの２倍以上の深さ
となるような垂直方向濃度プロファイルを有するように
したことを特徴とするフローティングゲート型メモリデ
バイスを提供するものである。
ドープされ，かつたがいに相隔ててチャンネル領域を前
記Ｐ型上部中に画定する第１および第２のＮ型ソース／
ドレーン領域と，前記チャンネル領域の上面を覆うゲー
ト酸化物層およびこのゲート酸化物層の上面を覆うフロ
ーティングゲートと，このフローティングゲートの上方
に形成ざれ，かつ該フローティングゲートから絶縁され
た制御ゲートとからなり，前記基板の前記上部は前記ゲ
ート酸化物層の直下にあり,P型不純物物質の原子と,N型
不純物物質の原子との両原子を有し，前記Ｐ型不純物物
質および前記Ｎ型不純物物質は，該Ｐ型不純物物質の濃
度がその表面近傍の最大値よりも50％低い値に低下する
深さが，前記Ｎ型不純物物質の濃度がその表面近傍の最
大値よりも50％低い値に低下する深さの２倍以上の深さ
となるような垂直方向濃度プロファイルを有するように
したことを特徴とするフローティングゲート型メモリデ
バイスを提供するものである。
さらに本発明は,P型上部を有する基板と，高濃度にド
ープされ，かつたがいに相隔ててチャンネル領域を前記
Ｐ型上部中に画定する第１および第２のＮ型ソース／ド
レーン領域と，前記チャンネル領域の上面を覆うゲート
酸化物層およびこのゲート酸化物層の上面を覆うフロー
ティングゲートと，このフローティングゲートの上方に
形成され，かつ画成フローティングゲートから絶縁され
た制御ゲートとからなり，前記基板の前記上部は前記ゲ
ート酸化物層の直下にあり,P型不純物物質の原子と,N型
不純物物質の原子の両者とを有し，前記Ｐ型不純物物質
および前記Ｎ型不純物物質は，該Ｐ型不純物物質の濃度
がその表面近傍の最大値よりも50％低い値に低下する深
さが，前記Ｎ型不純物物質の濃度がその表面近傍の最大
値よりも50％低い値に低下する深さの２倍以上の深さと
なり，かつ前記Ｐ型不純物物質の濃度がその表面近傍の
最大値よりも50％低い値に低下する深さが，前記ソース
／ドレーン拡散領域の深さの２倍より小さい深さとなる
ような垂直方向濃度プロファイルを有するようにしたこ
とを特徴とするフローティングゲート型メモリデバイス
を提供するものである。
ープされ，かつたがいに相隔ててチャンネル領域を前記
Ｐ型上部中に画定する第１および第２のＮ型ソース／ド
レーン領域と，前記チャンネル領域の上面を覆うゲート
酸化物層およびこのゲート酸化物層の上面を覆うフロー
ティングゲートと，このフローティングゲートの上方に
形成され，かつ画成フローティングゲートから絶縁され
た制御ゲートとからなり，前記基板の前記上部は前記ゲ
ート酸化物層の直下にあり,P型不純物物質の原子と,N型
不純物物質の原子の両者とを有し，前記Ｐ型不純物物質
および前記Ｎ型不純物物質は，該Ｐ型不純物物質の濃度
がその表面近傍の最大値よりも50％低い値に低下する深
さが，前記Ｎ型不純物物質の濃度がその表面近傍の最大
値よりも50％低い値に低下する深さの２倍以上の深さと
なり，かつ前記Ｐ型不純物物質の濃度がその表面近傍の
最大値よりも50％低い値に低下する深さが，前記ソース
／ドレーン拡散領域の深さの２倍より小さい深さとなる
ような垂直方向濃度プロファイルを有するようにしたこ
とを特徴とするフローティングゲート型メモリデバイス
を提供するものである。
さらに本発明は、不揮発性メモリセルを製作するにあ
たって，結晶シリコンの上部を有する基板を用意し，高
ドーズ量のＮ型不純物をソース／ドレーン領域のほぼ所
定の個所に導入し，前記結晶シリコンの上部上に酸化物
を成長させると同時に前記ソース／ドレーン領域中に導
入した不純物を活性化させ，前記ソース／ドレーン領域
への不純物の導入工程と前記酸化物の成長工程によっ
て，中間領域をもって相隔てたソース／ドレーン拡散領
域ラインを画定し，この中間領域に不純物を導入し，活
性化し，拡散させることにより，前記基板の前記上部
中，前記ゲート酸化物の直下の前記基板の上部にＰ型不
純物物質の原子とＮ型不純物物質の原子の両者を存在さ
せ，その際，これらＰ型不純物物質とＮ型不純物物質の
それぞれの垂直方向濃度プロファイルが,P型不純物物質
の濃度がその表面近傍の最大値の50％に低下する深さ
が,N型不純物物質の濃度がその表面近傍の最大値の50％
に低下する深さの２倍以上となるようにし，前記中間領
域の一部の上方にパターン化フローティングゲートおよ
び制御ゲートを形成し，その際これら制御ゲートのうち
複数の制御ゲートが前記中間領域を横切るようにすると
ともに，さらに分離領域を形成して前記複数の制御ゲー
トが前記中間領域を横切る個所にフローティングゲート
トランジスタ領域を画定し，その際，該トランジスタ領
域の画定個所に前記フローティングゲートが有する部分
が，前記シリコンの中間領域および前記制御ゲートから
絶縁されるようにするとともに，前記中間領域に不純物
を導入し，活性化し，拡散させる以前に，前記基板の前
記上部がすでに少なくとも１×1016 atoms/cm3の正味
Ｐ型不純物濃度nsubを有しているようにしたことを特徴
とする不揮発性メモリセル製造方法を提供するものであ
る。
たって，結晶シリコンの上部を有する基板を用意し，高
ドーズ量のＮ型不純物をソース／ドレーン領域のほぼ所
定の個所に導入し，前記結晶シリコンの上部上に酸化物
を成長させると同時に前記ソース／ドレーン領域中に導
入した不純物を活性化させ，前記ソース／ドレーン領域
への不純物の導入工程と前記酸化物の成長工程によっ
て，中間領域をもって相隔てたソース／ドレーン拡散領
域ラインを画定し，この中間領域に不純物を導入し，活
性化し，拡散させることにより，前記基板の前記上部
中，前記ゲート酸化物の直下の前記基板の上部にＰ型不
純物物質の原子とＮ型不純物物質の原子の両者を存在さ
せ，その際，これらＰ型不純物物質とＮ型不純物物質の
それぞれの垂直方向濃度プロファイルが,P型不純物物質
の濃度がその表面近傍の最大値の50％に低下する深さ
が,N型不純物物質の濃度がその表面近傍の最大値の50％
に低下する深さの２倍以上となるようにし，前記中間領
域の一部の上方にパターン化フローティングゲートおよ
び制御ゲートを形成し，その際これら制御ゲートのうち
複数の制御ゲートが前記中間領域を横切るようにすると
ともに，さらに分離領域を形成して前記複数の制御ゲー
トが前記中間領域を横切る個所にフローティングゲート
トランジスタ領域を画定し，その際，該トランジスタ領
域の画定個所に前記フローティングゲートが有する部分
が，前記シリコンの中間領域および前記制御ゲートから
絶縁されるようにするとともに，前記中間領域に不純物
を導入し，活性化し，拡散させる以前に，前記基板の前
記上部がすでに少なくとも１×1016 atoms/cm3の正味
Ｐ型不純物濃度nsubを有しているようにしたことを特徴
とする不揮発性メモリセル製造方法を提供するものであ
る。
さらに本発明は、不揮発性メモリセルを製作するにあ
たって，結晶シリコンの上部を有する基板を用意し，高
ドーズ量のＮ型不純物をソース／ドレーン領域のほぼ所
定の個所に導入し，前記結晶シリコンの上部上に酸化物
を成長させると同時に前記ソース／ドレーン領域中に導
入した不純物を活性化させ，前記ソース／ドレーン領域
への不純物の導入工程と前記酸化物の成長工程によっ
て，中間領域をもって相隔てたソース／ドレーン拡散領
域ラインを画定し，この中間領域に不純物を導入し，活
性化し，拡散させることにより，前記基板の前記上部
中，前記ゲート酸化物の直下にＰ型不純物物質の原子と
Ｎ型不純物物質の原子の両者を存在させ，その際，これ
らＰ型不純物物質とＮ型不純物物質のそれぞれの垂直方
向濃度プロファイルが，該Ｐ型不純物物質の濃度がその
表面近傍の最大値の50％に低下する深さが，前記Ｎ型不
純物物質の濃度がその表面近傍の最大値の50％に低下す
る深さの２倍以上となり，かつ前記Ｐ型不純物物質の濃
度がその表面近傍の最大値よりも50％低い値に低下する
深さが，前記ソース／ドレーン拡散領域の深さの２倍以
下の深さとなるような垂直方向濃度プロファイルを有す
るようにし，前記中間領域の一部の上方にパターン化フ
ローティングゲートおよび制御ゲートを形成し，その際
これら制御ゲートのうち複数の制御ゲートが前記中間領
域を横切るようにするとともに，さらに分離領域を形成
して前記複数の制御ゲートが前記中間領域を横切る個所
にフローティングゲートトランジスタ領域を画定し，そ
の際，該トランジスタ領域の画定個所に前記フローティ
ングゲートが有する部分が，前記シリコンの中間領域お
よび前記制御ゲートから絶縁されるようにするととも
に，前記中間領域に不純物を導入し，活性化し，拡散さ
せる以前に，前記基板の前記上部がすでに少なくとも１
×1016 atoms/cm3の正味Ｐ型不純物濃度nsubを有して
いるようにしたことを特徴とする不揮発性メモリセル製
作方法を提供するものである。
たって，結晶シリコンの上部を有する基板を用意し，高
ドーズ量のＮ型不純物をソース／ドレーン領域のほぼ所
定の個所に導入し，前記結晶シリコンの上部上に酸化物
を成長させると同時に前記ソース／ドレーン領域中に導
入した不純物を活性化させ，前記ソース／ドレーン領域
への不純物の導入工程と前記酸化物の成長工程によっ
て，中間領域をもって相隔てたソース／ドレーン拡散領
域ラインを画定し，この中間領域に不純物を導入し，活
性化し，拡散させることにより，前記基板の前記上部
中，前記ゲート酸化物の直下にＰ型不純物物質の原子と
Ｎ型不純物物質の原子の両者を存在させ，その際，これ
らＰ型不純物物質とＮ型不純物物質のそれぞれの垂直方
向濃度プロファイルが，該Ｐ型不純物物質の濃度がその
表面近傍の最大値の50％に低下する深さが，前記Ｎ型不
純物物質の濃度がその表面近傍の最大値の50％に低下す
る深さの２倍以上となり，かつ前記Ｐ型不純物物質の濃
度がその表面近傍の最大値よりも50％低い値に低下する
深さが，前記ソース／ドレーン拡散領域の深さの２倍以
下の深さとなるような垂直方向濃度プロファイルを有す
るようにし，前記中間領域の一部の上方にパターン化フ
ローティングゲートおよび制御ゲートを形成し，その際
これら制御ゲートのうち複数の制御ゲートが前記中間領
域を横切るようにするとともに，さらに分離領域を形成
して前記複数の制御ゲートが前記中間領域を横切る個所
にフローティングゲートトランジスタ領域を画定し，そ
の際，該トランジスタ領域の画定個所に前記フローティ
ングゲートが有する部分が，前記シリコンの中間領域お
よび前記制御ゲートから絶縁されるようにするととも
に，前記中間領域に不純物を導入し，活性化し，拡散さ
せる以前に，前記基板の前記上部がすでに少なくとも１
×1016 atoms/cm3の正味Ｐ型不純物濃度nsubを有して
いるようにしたことを特徴とする不揮発性メモリセル製
作方法を提供するものである。
さらに本発明は、不揮発性メモリセルを製作するにあ
たって，結晶シリコンの上部を有する基板を用意し,PMO
S周辺デバイスのほぼ所定の個所に，該PMOS周辺デバイ
スの前記所定の個所を後続する諸工程後の不純物濃度が
Ｎ型１×1016 atoms/cm3以上となるレベルとなるのに
充分なドーズ量のＮ型不純物を導入し,NMOS周辺デバイ
スのほぼ所定の個所および前記フローティングゲートメ
モリデバイスのほぼ所定の個所における前記基板の前記
上部中に，該NMOS周辺デバイスおよびフローティングゲ
ートメモリデバイスの前記所定の個所を後続する諸工程
後の不純物濃度がＰ型８×1016 atoms/cm3ないし３×1
016 atoms/cm3となるレベルとなるのに充分なドーズ量
のＰ型不純物を導入し，前記NMOSおよびPMOS周辺デバイ
スも複数の所定の活性領域をたがいに分離するデバイス
分離領域を形成し，高ドーズ量のＮ型不純物をフローテ
ィングゲートデバイスのソース／ドレーン領域のほぼ所
定の個所に導入し，前記フローティングゲートデバイス
のソース／ドレーン領域の前記所定の個所の上部に酸化
物層を形成すると同時に，該ソース／ドレーン領域中に
導入した不純物を活性化させ，前記ソース／ドレーン領
域への不純物の導入工程と前記酸化物の成長工程によっ
て，中間領域をもって相隔てたソース／ドレーン拡散領
域ラインを画定し，この中間領域に不純物を導入し，活
性化し，拡散させることにより，前記基板の前記上部
中，前記ゲート酸化物の直下にＰ型不純物物質の原子と
Ｎ型不純物物質の原子の両者を存在させ，その際，それ
らＰ型不純物物質とＮ型不純物物質のそれぞれの垂直方
向濃度プロファイルが，該Ｐ型不純物物質の濃度がその
表面近傍の最大値の50％に低下する深さが，前記Ｎ型不
純物物質の濃度がその表面近傍の最大値の50％に低下す
る深さの２倍以上となるような垂直方向濃度プロファイ
ルを有するようにし，前記中間領域の一部の上方にパタ
ーン化フローティングゲートおよび制御ゲートを形成
し，その際これら制御ゲートのうち複数の制御ゲートが
前記中間領域を横切るようにするとともに，さらに分離
領域を形成して前記複数の制御ゲートが前記中間領域を
横切る個所にフローティングゲートトランジスタ領域を
画定し，その際，該トランジスタ領域の画定個所に前記
フローティングゲートが有する部分が，前記シリコンの
中間領域および前記制御ゲートから絶縁されるようにす
るとともに，ゲートおよびソース／ドレーンを形成して
前記NMOS周辺デバイス領域内にNMOSデバイスをまた前記
PMOS周辺領域内にPMOSデバイスを形成し，前記NMOSおよ
びPMOS周辺デバイスと接触する絶縁金属ラインを形成し
て前記メモリセルアレイ内の前記フローティングゲート
トランジスタのための入力および出力回路を構成するよ
うにしたことを特徴とする不揮発性メモリセル製作方法
を提供するものである。
たって，結晶シリコンの上部を有する基板を用意し,PMO
S周辺デバイスのほぼ所定の個所に，該PMOS周辺デバイ
スの前記所定の個所を後続する諸工程後の不純物濃度が
Ｎ型１×1016 atoms/cm3以上となるレベルとなるのに
充分なドーズ量のＮ型不純物を導入し,NMOS周辺デバイ
スのほぼ所定の個所および前記フローティングゲートメ
モリデバイスのほぼ所定の個所における前記基板の前記
上部中に，該NMOS周辺デバイスおよびフローティングゲ
ートメモリデバイスの前記所定の個所を後続する諸工程
後の不純物濃度がＰ型８×1016 atoms/cm3ないし３×1
016 atoms/cm3となるレベルとなるのに充分なドーズ量
のＰ型不純物を導入し，前記NMOSおよびPMOS周辺デバイ
スも複数の所定の活性領域をたがいに分離するデバイス
分離領域を形成し，高ドーズ量のＮ型不純物をフローテ
ィングゲートデバイスのソース／ドレーン領域のほぼ所
定の個所に導入し，前記フローティングゲートデバイス
のソース／ドレーン領域の前記所定の個所の上部に酸化
物層を形成すると同時に，該ソース／ドレーン領域中に
導入した不純物を活性化させ，前記ソース／ドレーン領
域への不純物の導入工程と前記酸化物の成長工程によっ
て，中間領域をもって相隔てたソース／ドレーン拡散領
域ラインを画定し，この中間領域に不純物を導入し，活
性化し，拡散させることにより，前記基板の前記上部
中，前記ゲート酸化物の直下にＰ型不純物物質の原子と
Ｎ型不純物物質の原子の両者を存在させ，その際，それ
らＰ型不純物物質とＮ型不純物物質のそれぞれの垂直方
向濃度プロファイルが，該Ｐ型不純物物質の濃度がその
表面近傍の最大値の50％に低下する深さが，前記Ｎ型不
純物物質の濃度がその表面近傍の最大値の50％に低下す
る深さの２倍以上となるような垂直方向濃度プロファイ
ルを有するようにし，前記中間領域の一部の上方にパタ
ーン化フローティングゲートおよび制御ゲートを形成
し，その際これら制御ゲートのうち複数の制御ゲートが
前記中間領域を横切るようにするとともに，さらに分離
領域を形成して前記複数の制御ゲートが前記中間領域を
横切る個所にフローティングゲートトランジスタ領域を
画定し，その際，該トランジスタ領域の画定個所に前記
フローティングゲートが有する部分が，前記シリコンの
中間領域および前記制御ゲートから絶縁されるようにす
るとともに，ゲートおよびソース／ドレーンを形成して
前記NMOS周辺デバイス領域内にNMOSデバイスをまた前記
PMOS周辺領域内にPMOSデバイスを形成し，前記NMOSおよ
びPMOS周辺デバイスと接触する絶縁金属ラインを形成し
て前記メモリセルアレイ内の前記フローティングゲート
トランジスタのための入力および出力回路を構成するよ
うにしたことを特徴とする不揮発性メモリセル製作方法
を提供するものである。
［実施例］ 以下，図面を参照して本発明の実施例を説明する。た
だし本発明の適用範囲は多岐にわたるものであり，以下
記載する実施例は本発明を実施する際の単なる具体的な
一例であって，本発明そのものを特定するものではな
い。
だし本発明の適用範囲は多岐にわたるものであり，以下
記載する実施例は本発明を実施する際の単なる具体的な
一例であって，本発明そのものを特定するものではな
い。
以下の記載においては，第1B図に示したフローティン
グゲート型メモリトランジスタとCMOS構成の周辺デバイ
スとからなるEPROMをもって本発明の実施例として，そ
の製作プロセスを説明することとする。
グゲート型メモリトランジスタとCMOS構成の周辺デバイ
スとからなるEPROMをもって本発明の実施例として，そ
の製作プロセスを説明することとする。
1.出発材料としてはＰ型（たとえばρ＝12〜15オーム・
cm）で結晶方位＜100＞のエピタキシャル層を形成する
（このためには，例えば厚みを12〜15ミクロンとするエ
ピタキシャル層をＰ＋型基板上に形成する）。
cm）で結晶方位＜100＞のエピタキシャル層を形成する
（このためには，例えば厚みを12〜15ミクロンとするエ
ピタキシャル層をＰ＋型基板上に形成する）。
2.温度900℃で水蒸気による初期酸化工程を行なって，
厚みが約350オングストロームの酸化物層を成長させ
る。ついで，厚みが約1400オングストロームの窒化物層
を,LPCVD（減圧化学蒸着法）により蒸着する。かくて得
られた酸化物／窒化物複合層をパターン化してプラズマ
エッチした後，（フォトレジスト／窒化物／酸化物複合
層をマスクとして用いて）Ｎ型不純物によるイオン打込
みを行なって，すなわち，例えばリンを６×1012 atom
s/cm2のドーズ量および100keVの注入エネルギでイオン
打込みを行なうことにより,CMOS周辺デバイスのＮ型ウ
エルを形成する。
厚みが約350オングストロームの酸化物層を成長させ
る。ついで，厚みが約1400オングストロームの窒化物層
を,LPCVD（減圧化学蒸着法）により蒸着する。かくて得
られた酸化物／窒化物複合層をパターン化してプラズマ
エッチした後，（フォトレジスト／窒化物／酸化物複合
層をマスクとして用いて）Ｎ型不純物によるイオン打込
みを行なって，すなわち，例えばリンを６×1012 atom
s/cm2のドーズ量および100keVの注入エネルギでイオン
打込みを行なうことにより,CMOS周辺デバイスのＮ型ウ
エルを形成する。
3.ついで残存フォトレジスト層を除去した後，酸化物／
窒化物複合層により保護されていない領域上に，たとえ
ば温度1000℃で水蒸気の雰囲気中により，厚みが5300オ
ングストロームとなるように「色反転」酸化物層を形成
する。つづいて前記窒化物層をデグレーズして除去した
後,P型不純物によるイオン打込みを行なう，すなわち例
えばボロンを３×1012 atoms/cm2のドーズ量および50k
eVの注入エネルギでイオン打込みを行なう。
窒化物複合層により保護されていない領域上に，たとえ
ば温度1000℃で水蒸気の雰囲気中により，厚みが5300オ
ングストロームとなるように「色反転」酸化物層を形成
する。つづいて前記窒化物層をデグレーズして除去した
後,P型不純物によるイオン打込みを行なう，すなわち例
えばボロンを３×1012 atoms/cm2のドーズ量および50k
eVの注入エネルギでイオン打込みを行なう。
4.次に，残存する「色反転」酸化物層を除去した後，タ
ンク領域としての酸化物領域を（例えば温度1000℃でO2
＋５％Hcl中で酸化させて，厚みが350オングストローム
となるように）成長させ，さらにＰ型ウエルおよびＮ型
ウエル不純物の押込みを，例えば温度1100℃でアルゴン
の雰囲気中で700分間行なう。この不純物押込み工程期
間中に上記タンク領域内の不純物は下方（および横方
向）に向って拡散し，またＰ＋型基板中の不純物も上方
に向って拡散する。この工程によって，メモリセルアレ
イのバックグラウンド基板不純物濃度が規定され，この
不純物濃度は（本例においては）ほぼnsub＝１×1016
atoms/cm3である。基板の最適不純物濃度は,NMOS周辺デ
バイスによる必要条件およびメモリアレイ中のフローテ
ィングゲート型トランジスタによる必要条件との関連に
おいて選定する。本例の場合は，周辺デバイスおよびフ
ローティングゲート型デバイスの有効長さはそれぞれL
eff(periphery)1.5ミクロンおよびLeff(array)1.2
ミクロンである。また本発明の他の例においては，例え
ば上記有効長さLeff(periphery)を1.2ミクロンに減少さ
せた場合，上記バックグラウンド不純物濃度nsubは２×
1016 atoms/cm3に増加する。一般にこのバックグラウ
ンド不純物濃度nsubは，上記の各例において規定される
範囲よりも若干広い範囲内において，前記有効長さL
eff(periphery)およびLeff(array)のうち，より大きな
有効長さに略々反比例するものとして計量化される。こ
れは下記の関係により表わされる。
ンク領域としての酸化物領域を（例えば温度1000℃でO2
＋５％Hcl中で酸化させて，厚みが350オングストローム
となるように）成長させ，さらにＰ型ウエルおよびＮ型
ウエル不純物の押込みを，例えば温度1100℃でアルゴン
の雰囲気中で700分間行なう。この不純物押込み工程期
間中に上記タンク領域内の不純物は下方（および横方
向）に向って拡散し，またＰ＋型基板中の不純物も上方
に向って拡散する。この工程によって，メモリセルアレ
イのバックグラウンド基板不純物濃度が規定され，この
不純物濃度は（本例においては）ほぼnsub＝１×1016
atoms/cm3である。基板の最適不純物濃度は,NMOS周辺デ
バイスによる必要条件およびメモリアレイ中のフローテ
ィングゲート型トランジスタによる必要条件との関連に
おいて選定する。本例の場合は，周辺デバイスおよびフ
ローティングゲート型デバイスの有効長さはそれぞれL
eff(periphery)1.5ミクロンおよびLeff(array)1.2
ミクロンである。また本発明の他の例においては，例え
ば上記有効長さLeff(periphery)を1.2ミクロンに減少さ
せた場合，上記バックグラウンド不純物濃度nsubは２×
1016 atoms/cm3に増加する。一般にこのバックグラウ
ンド不純物濃度nsubは，上記の各例において規定される
範囲よりも若干広い範囲内において，前記有効長さL
eff(periphery)およびLeff(array)のうち，より大きな
有効長さに略々反比例するものとして計量化される。こ
れは下記の関係により表わされる。
5.ついで周辺デバイス形成部にモート領域（フィールド
絶縁層によりたがいに分離された活性デバイス領域）を
常法により画定する。このためには，例えばLPCVD法に
より窒化シリコンの蒸着を行なった後，これをパターン
化してエッチすることにより，（予定した）活性デバイ
ス領域を露出させる。しかる後，チャンネルストップ領
域形成用のイオン打込み（例えばフォトレジスト／窒化
物複合層をマスクとして用いて,8.5×1012 atoms/cm2
のドーズ量とし，注入エネルギを100keVとしてのボロン
の打込み）行なった後，フォトレジスト層を除去して，
モート領域上にフィールド酸化物層を（例えば温度900
℃で水蒸気による酸化を行なうことにより，厚みが9500
オングストロームとなるように）成長させる。
絶縁層によりたがいに分離された活性デバイス領域）を
常法により画定する。このためには，例えばLPCVD法に
より窒化シリコンの蒸着を行なった後，これをパターン
化してエッチすることにより，（予定した）活性デバイ
ス領域を露出させる。しかる後，チャンネルストップ領
域形成用のイオン打込み（例えばフォトレジスト／窒化
物複合層をマスクとして用いて,8.5×1012 atoms/cm2
のドーズ量とし，注入エネルギを100keVとしてのボロン
の打込み）行なった後，フォトレジスト層を除去して，
モート領域上にフィールド酸化物層を（例えば温度900
℃で水蒸気による酸化を行なうことにより，厚みが9500
オングストロームとなるように）成長させる。
6.次に埋込みＮ＋型ソース／ドレーン領域を形成する。
そのためにはまず，フォトレジスト層のパターン化を行
なってメモリセルアレイにおけるこれらソース／ドレー
ン領域の形成個所を露出させ，これらのソース／ドレー
ン領域形成個所における露出窒化物層に（アレイ内では
フォトレジスト／窒化物複合層をマスクとして，また周
辺デバイス形成領域ではフォトレジスト層をマスクとし
て）例えばヒ素を注入エネルギを50keV,ドーズ量を５×
1015 atoms/cm2としてイオン打込みを行なった後，フ
ォトレジスト層を除去する。かくて形成された埋込みＮ
＋型領域に対してアニール処理（例えばアルゴンの雰囲
気中において温度900℃で100分間）を施した後，酸化処
理を行なう（このためには，例えば水蒸気中において温
度900℃で40分間酸化させることにより，埋込みＮ＋型
領域上では厚みが約4500オングストローム，他の部分で
はそれよりもはるかに薄い酸化物層を形成させる）。つ
いで上記窒化物層を除去した後，短期間のデグレーズ処
理を行なって，周辺デバイス形成領域内のフィールド酸
化物絶縁領域およびアレイ内の埋込みＮ＋型領域以外の
すべての領域から酸化物を除去する。（このデグレーズ
処理は，該処理によってこれらの厚い酸化物領域の相当
部分が浸食されないように，好ましくはこれを短期間の
処理工程とするが，ただし100ないし1000オングストロ
ーム程度の浸食が生ずることがあっても，通常は問題は
ない。） 7.ついでダミイゲート酸化（例えば水蒸気中において温
度900℃で厚み350オングストロームに酸化物を成長させ
る）を行なった後，これに引き続いてイオン打込みを行
なって，フローティングゲートトランジスタのスレショ
ルド電圧を設定する。このためには，例えば注入エネル
ギを35keVとし，ドーズ量を３×1012 atoms/cm2として
ボロンを打ち込んだ後，さらに注入エネルギを150keVと
し，ドーズ量を７×1011 atoms/cm2としてヒ素を打ち
込む。これらのイオン打込み工程により，さきに行なっ
たＰ型ウエルイオン打込みおよびそのイオン押込み工程
と相俟って，前述したような好適な濃度プロファイルが
得られることとなる。なお，上記イオン打込みにはアレ
イ内以外にはパターン化フォトレジスト層をマスクとし
て使用する。
そのためにはまず，フォトレジスト層のパターン化を行
なってメモリセルアレイにおけるこれらソース／ドレー
ン領域の形成個所を露出させ，これらのソース／ドレー
ン領域形成個所における露出窒化物層に（アレイ内では
フォトレジスト／窒化物複合層をマスクとして，また周
辺デバイス形成領域ではフォトレジスト層をマスクとし
て）例えばヒ素を注入エネルギを50keV,ドーズ量を５×
1015 atoms/cm2としてイオン打込みを行なった後，フ
ォトレジスト層を除去する。かくて形成された埋込みＮ
＋型領域に対してアニール処理（例えばアルゴンの雰囲
気中において温度900℃で100分間）を施した後，酸化処
理を行なう（このためには，例えば水蒸気中において温
度900℃で40分間酸化させることにより，埋込みＮ＋型
領域上では厚みが約4500オングストローム，他の部分で
はそれよりもはるかに薄い酸化物層を形成させる）。つ
いで上記窒化物層を除去した後，短期間のデグレーズ処
理を行なって，周辺デバイス形成領域内のフィールド酸
化物絶縁領域およびアレイ内の埋込みＮ＋型領域以外の
すべての領域から酸化物を除去する。（このデグレーズ
処理は，該処理によってこれらの厚い酸化物領域の相当
部分が浸食されないように，好ましくはこれを短期間の
処理工程とするが，ただし100ないし1000オングストロ
ーム程度の浸食が生ずることがあっても，通常は問題は
ない。） 7.ついでダミイゲート酸化（例えば水蒸気中において温
度900℃で厚み350オングストロームに酸化物を成長させ
る）を行なった後，これに引き続いてイオン打込みを行
なって，フローティングゲートトランジスタのスレショ
ルド電圧を設定する。このためには，例えば注入エネル
ギを35keVとし，ドーズ量を３×1012 atoms/cm2として
ボロンを打ち込んだ後，さらに注入エネルギを150keVと
し，ドーズ量を７×1011 atoms/cm2としてヒ素を打ち
込む。これらのイオン打込み工程により，さきに行なっ
たＰ型ウエルイオン打込みおよびそのイオン押込み工程
と相俟って，前述したような好適な濃度プロファイルが
得られることとなる。なお，上記イオン打込みにはアレ
イ内以外にはパターン化フォトレジスト層をマスクとし
て使用する。
8.これ以降のプロセス工程は概して通常の工程に準ずる
ものであり，まず前記フォトレジスト層およびダミイゲ
ート酸化物層を除去した後，ゲート酸化物層を成長させ
る（これは例えばO2プラスHclの雰囲気を用いて厚み350
オングストロームに成長させるようにして行なう）。つ
いで第１のポリシリコン層を（厚みが350オングストロ
ームとなるように）被着した後，このポリシリコン層に
POcl3をドープし，必要に応じてデグレーズし，パター
ン化し，エッチする。（なお，この半導体レベルはアレ
イ内メモリデバイスのフローティングゲートに用いられ
ることとなる。）ついで層間誘電体層を被着形成する
（このためには，例えばLPCVD法により温度800℃で酸化
物を厚み250オングストロームに被着し，さらに窒化物
を厚み150オングストロームに被着する）。つづいてメ
モリアレイ部をフォトレジスト層で被覆し，前記層間誘
電体層を周辺デバイス形成領域から除去する。
ものであり，まず前記フォトレジスト層およびダミイゲ
ート酸化物層を除去した後，ゲート酸化物層を成長させ
る（これは例えばO2プラスHclの雰囲気を用いて厚み350
オングストロームに成長させるようにして行なう）。つ
いで第１のポリシリコン層を（厚みが350オングストロ
ームとなるように）被着した後，このポリシリコン層に
POcl3をドープし，必要に応じてデグレーズし，パター
ン化し，エッチする。（なお，この半導体レベルはアレ
イ内メモリデバイスのフローティングゲートに用いられ
ることとなる。）ついで層間誘電体層を被着形成する
（このためには，例えばLPCVD法により温度800℃で酸化
物を厚み250オングストロームに被着し，さらに窒化物
を厚み150オングストロームに被着する）。つづいてメ
モリアレイ部をフォトレジスト層で被覆し，前記層間誘
電体層を周辺デバイス形成領域から除去する。
9.次に前記フォトレジスト層の除去およびデグレーズ処
理を施した後，第２のゲート層を（例えば厚みが400オ
ングストロームとなるように）成長させる。ついでボロ
ンを（例えば注入エネルギを35keVとし，ドーズ量を５
×1011 atoms/cm2として）全面的にイオン打込みする
ことにより，周辺デバイス形成領域におけるNMOSデバイ
スのスレショルド電圧を設定し，さらにPMOS周辺デバイ
ス領域のみに打込みイオンが衝突するようにマスクしつ
つ第２回目のボロンによるイオン打込みを（例えば注入
エネルギを35keVとし，ドーズ量を８×1011 atoms/cm2
として）行なうことにより，当該PMOS周辺デバイスのス
レショルド電圧を設定する。
理を施した後，第２のゲート層を（例えば厚みが400オ
ングストロームとなるように）成長させる。ついでボロ
ンを（例えば注入エネルギを35keVとし，ドーズ量を５
×1011 atoms/cm2として）全面的にイオン打込みする
ことにより，周辺デバイス形成領域におけるNMOSデバイ
スのスレショルド電圧を設定し，さらにPMOS周辺デバイ
ス領域のみに打込みイオンが衝突するようにマスクしつ
つ第２回目のボロンによるイオン打込みを（例えば注入
エネルギを35keVとし，ドーズ量を８×1011 atoms/cm2
として）行なうことにより，当該PMOS周辺デバイスのス
レショルド電圧を設定する。
10.さらにフォトレジスト層を除去した後，第２のポリ
シリコン層を（例えば厚みが3000オングストロームとな
るように）被着形成し，POcl3をドープし，デグレーズ
し，シリサイド（例えば厚みが2500オングストロームの
タングステンシリサイド）によるスパッタ被覆を行な
う。ついでNMOSおよびPMOS周辺デバイスのゲートレベル
に対するパターン化およびエッチ処理を行なう。
シリコン層を（例えば厚みが3000オングストロームとな
るように）被着形成し，POcl3をドープし，デグレーズ
し，シリサイド（例えば厚みが2500オングストロームの
タングステンシリサイド）によるスパッタ被覆を行な
う。ついでNMOSおよびPMOS周辺デバイスのゲートレベル
に対するパターン化およびエッチ処理を行なう。
11.つづいて前記第２のポリシリコン層を再びパターン
化した後，複合層に対するエッチ処理を行なってアレイ
内の制御ゲート，層間誘電体層，およびフローティング
ゲートをエッチ形成する。このパターン化およびエッチ
処理工程に用いるマスクレベルが有効な間に，ビット線
絶縁用イオン打込みを（例えば注入エネルギを70keVと
し，ドーズ量を１×1012 atoms/cm2としてボロンを注
入することにより）行なう。なお，このイオン打込みに
よる打込みイオンは，ワード線の長さ方向に沿う（すな
わち前記埋込みＮ＋型ソース／ドレーン拡散領域に沿
う）相隣るフローティングゲートデバイスをたがいに分
離する領域のみに衝突する。ついで残存するフォトレジ
スト層の除去を行なう。
化した後，複合層に対するエッチ処理を行なってアレイ
内の制御ゲート，層間誘電体層，およびフローティング
ゲートをエッチ形成する。このパターン化およびエッチ
処理工程に用いるマスクレベルが有効な間に，ビット線
絶縁用イオン打込みを（例えば注入エネルギを70keVと
し，ドーズ量を１×1012 atoms/cm2としてボロンを注
入することにより）行なう。なお，このイオン打込みに
よる打込みイオンは，ワード線の長さ方向に沿う（すな
わち前記埋込みＮ＋型ソース／ドレーン拡散領域に沿
う）相隣るフローティングゲートデバイスをたがいに分
離する領域のみに衝突する。ついで残存するフォトレジ
スト層の除去を行なう。
12.つづいて，例えば酸素の雰囲気中において温度1000
℃で30分間，キャップ層としての酸化物層をポリシリコ
ン層の露出面に（また，その傍らシリコンの露出部分に
も）成長させる。しかる後，周辺デバイス形成領域のNM
OSおよびPMOS領域に対してパターン化Ｎ型およびＰ型イ
オン打込みを行なって，必要とされる２種類のソース／
ドレーン領域を画定する。ついで残存するフォトレジス
ト層を除去する。
℃で30分間，キャップ層としての酸化物層をポリシリコ
ン層の露出面に（また，その傍らシリコンの露出部分に
も）成長させる。しかる後，周辺デバイス形成領域のNM
OSおよびPMOS領域に対してパターン化Ｎ型およびＰ型イ
オン打込みを行なって，必要とされる２種類のソース／
ドレーン領域を画定する。ついで残存するフォトレジス
ト層を除去する。
13.ボロン・リンシリケートガラス（BPSG）層を（パッ
ド酸化物層上に）被着した後これを焼き締め，さらにコ
ンタクト領域のパターン化およびエッチ処理を常法によ
り行なう。ついで残存するフォトレジスト層を除去す
る。
ド酸化物層上に）被着した後これを焼き締め，さらにコ
ンタクト領域のパターン化およびエッチ処理を常法によ
り行なう。ついで残存するフォトレジスト層を除去す
る。
14.つづいて常法により金属を被着し，パターン化を行
い，エッチし，焼結し，さらに保護被膜を同じく常法に
より被着し，パターン化し，エッチする。かくして，あ
とはパッケージするばかりとなった最終製品としてのデ
バイスが得られることとなる。
い，エッチし，焼結し，さらに保護被膜を同じく常法に
より被着し，パターン化し，エッチする。かくして，あ
とはパッケージするばかりとなった最終製品としてのデ
バイスが得られることとなる。
第２図ないし第８図は，本発明により製作したフロー
ティングゲート型デバイスと，本発明によらない同等の
デバイスとを比較してテストした実際の比較結果を示す
ものである。これらの図中，第２図ないし第５図は上述
のプロセスフローにおけるような二重イオン注入法を用
いてスレショルド電圧を設定し，かつ本発明による不純
物濃度プロファイルを得るようにしたデバイスにより得
られた比較結果を示し，第６図ないし第８図は，ただ１
回のみのボロンによるイオン注入（注入エネルギを35ke
V,ドーズ量を1.5×1012 atoms/cm2として）を用いてス
レショルド電圧を設定したデバイスにより得られた比較
結果を示すものである。
ティングゲート型デバイスと，本発明によらない同等の
デバイスとを比較してテストした実際の比較結果を示す
ものである。これらの図中，第２図ないし第５図は上述
のプロセスフローにおけるような二重イオン注入法を用
いてスレショルド電圧を設定し，かつ本発明による不純
物濃度プロファイルを得るようにしたデバイスにより得
られた比較結果を示し，第６図ないし第８図は，ただ１
回のみのボロンによるイオン注入（注入エネルギを35ke
V,ドーズ量を1.5×1012 atoms/cm2として）を用いてス
レショルド電圧を設定したデバイスにより得られた比較
結果を示すものである。
かくて都合７種のテスト対象デバイスの各々は64KのE
PROM集積回路であり，それぞれほぼ第1B図に示したよう
なセルを有するものであった。テストでは，各デバイス
には12.5ボルト,1/2ミリ秒のプログラミングパルスを供
給した。使用したプログラミングパルスは，フローティ
ングゲートに充分な電子を理想的に注入することによっ
て当該デバイスの有効スレショルド電圧を８ボルトか，
その近くまでに上昇させうるものとして設定したもので
ある。さらに各デバイスについて，上記のようにしてプ
ログラムしたセルのすべてに相異なる電圧値で読出し動
作を行なわせてその測定を行ない，当該デバイスのセル
のうち何個にプログラミング失敗が生じたか，またプロ
グラムされたセルの有効スレショルド電圧はどれほどの
値であったかを確かめた。かくて第２図ないし第８図の
各々のグラフは，テストの対象とした上記デバイスの各
々について，横軸上に示した読出し電圧に対してターン
オンした（すなわちプログラミング失敗が生じた）バイ
ト数（全部で8000バイト）を示すものである。かくて図
示のテスト結果の示すところは次の通りである。
PROM集積回路であり，それぞれほぼ第1B図に示したよう
なセルを有するものであった。テストでは，各デバイス
には12.5ボルト,1/2ミリ秒のプログラミングパルスを供
給した。使用したプログラミングパルスは，フローティ
ングゲートに充分な電子を理想的に注入することによっ
て当該デバイスの有効スレショルド電圧を８ボルトか，
その近くまでに上昇させうるものとして設定したもので
ある。さらに各デバイスについて，上記のようにしてプ
ログラムしたセルのすべてに相異なる電圧値で読出し動
作を行なわせてその測定を行ない，当該デバイスのセル
のうち何個にプログラミング失敗が生じたか，またプロ
グラムされたセルの有効スレショルド電圧はどれほどの
値であったかを確かめた。かくて第２図ないし第８図の
各々のグラフは，テストの対象とした上記デバイスの各
々について，横軸上に示した読出し電圧に対してターン
オンした（すなわちプログラミング失敗が生じた）バイ
ト数（全部で8000バイト）を示すものである。かくて図
示のテスト結果の示すところは次の通りである。
・第２図のデバイスにおいては，ほぼ10バイトにプログ
ラミング失敗が生じ，プログラムされたセルのスレショ
ルド電圧は約6.9ボルト以上に集中している。
ラミング失敗が生じ，プログラムされたセルのスレショ
ルド電圧は約6.9ボルト以上に集中している。
・第３図のデバイスにおいては，ほぼ０（ゼロ）バイト
にプログラミング失敗が生じ，プログラムされたセルの
スレショルド電圧は約5.8ボルト以上に集中している。
にプログラミング失敗が生じ，プログラムされたセルの
スレショルド電圧は約5.8ボルト以上に集中している。
・第４図のデバイスにおいては，ほぼ０（ゼロ）バイト
にプログラミング失敗が生じ，プログラムされたセルの
スレショルド電圧は約4.8ボルト以上に集中している。
にプログラミング失敗が生じ，プログラムされたセルの
スレショルド電圧は約4.8ボルト以上に集中している。
・第５図のデバイスにおいては，ほぼ1500バイトにプロ
グラミング失敗が生じ，プログラムされたセルのスレシ
ョルド電圧は約6.7ボルト以上に集中している。（ただ
し，このデバイスの場合，どのような理由によりかくも
多くのセルにプログラミング失敗が生じたのかは不明で
あるが，その理由としては，当該デバイスの有効長さL
effが他のものにくらべて長かったこと，およびそのよ
り長い有効長さLeffが熱電子生成がいちじるしく減退す
る点以遠に及ぶものであったこと等が考えられる。） ・第６図のデバイスにおいては，ほぼ1400バイトにプロ
グラミング失敗が生じ，プログラムされたセルのスレシ
ョルド電圧は４ボルトよりもはるかに低い範囲に集中し
ている。
グラミング失敗が生じ，プログラムされたセルのスレシ
ョルド電圧は約6.7ボルト以上に集中している。（ただ
し，このデバイスの場合，どのような理由によりかくも
多くのセルにプログラミング失敗が生じたのかは不明で
あるが，その理由としては，当該デバイスの有効長さL
effが他のものにくらべて長かったこと，およびそのよ
り長い有効長さLeffが熱電子生成がいちじるしく減退す
る点以遠に及ぶものであったこと等が考えられる。） ・第６図のデバイスにおいては，ほぼ1400バイトにプロ
グラミング失敗が生じ，プログラムされたセルのスレシ
ョルド電圧は４ボルトよりもはるかに低い範囲に集中し
ている。
・第７図のデバイスにおいては，ほぼ7500バイトにプロ
グラミング失敗が生じ，プログラムされたセルのスレシ
ョルド電圧は４ボルトよりもはるかに低い範囲に集中し
ている。
グラミング失敗が生じ，プログラムされたセルのスレシ
ョルド電圧は４ボルトよりもはるかに低い範囲に集中し
ている。
・第８図のデバイスにおいてはほぼすべてのバイトにプ
ログラミング失敗が生じている。
ログラミング失敗が生じている。
上記テスト対象としたデバイスにはさらに，いくつか
のプロセス上の小さな相違点がある。すなわち，第２
図，第５図，第７図および第８図の各デバイスを製作す
るにあたっては，前述のプロセスフローにおけるよう
に，窒化物のマスクを用いて埋込みＮ＋型領域上に温度
900℃で厚い酸化物層を成長させているが，第３図，第
４図および第６図のデバイスの場合は，いずれも800℃
で分圧酸化法を用いていること。また第２図および第３
図のデバイスにおいては，その製作に際してドーズ量を
３×1012 atoms/cm2とするボロンの注入とともに，ド
ーズ量を５×1011 atoms/cm2とするヒ素の注入を行な
っているのに対して，第４図および第５図のデバイスに
おいては，いずれもドーズ量を１×1012 atoms/cm2と
するボロンの注入とともに，ドーズ量を１×1012 atom
s/cm2とするヒ素の注入を行なっていること，さらに，
第２図ないし第６図のデバイスにおいては，その製作に
際して前述のプロセスフローにおけるように，ドーズ量
を１×1012 atoms/cm2とするビット前記絶縁用イオン
注入を行なっているが，第７図および第８図のデバイス
の場合は，その代りとしてドーズ量４×1012 atoms/cm
2とするイオン注入を行なっていること，等である。
のプロセス上の小さな相違点がある。すなわち，第２
図，第５図，第７図および第８図の各デバイスを製作す
るにあたっては，前述のプロセスフローにおけるよう
に，窒化物のマスクを用いて埋込みＮ＋型領域上に温度
900℃で厚い酸化物層を成長させているが，第３図，第
４図および第６図のデバイスの場合は，いずれも800℃
で分圧酸化法を用いていること。また第２図および第３
図のデバイスにおいては，その製作に際してドーズ量を
３×1012 atoms/cm2とするボロンの注入とともに，ド
ーズ量を５×1011 atoms/cm2とするヒ素の注入を行な
っているのに対して，第４図および第５図のデバイスに
おいては，いずれもドーズ量を１×1012 atoms/cm2と
するボロンの注入とともに，ドーズ量を１×1012 atom
s/cm2とするヒ素の注入を行なっていること，さらに，
第２図ないし第６図のデバイスにおいては，その製作に
際して前述のプロセスフローにおけるように，ドーズ量
を１×1012 atoms/cm2とするビット前記絶縁用イオン
注入を行なっているが，第７図および第８図のデバイス
の場合は，その代りとしてドーズ量４×1012 atoms/cm
2とするイオン注入を行なっていること，等である。
スレショルド調整用イオン注入には，好ましくはヒ素
を用いてＤ値を最小とすることにより， の積分値を最小とするようにするのがよい。すなわち本
発明の一実施例においては，ボロンのイオン注入の停止
距離はヒ素イオン注入の停止距離よりも若干長いが（ボ
ロンの場合はほぼ1100オングストローム，ヒ素の場合は
ほぼ850オングストローム），これらの拡散性の相違に
より，注入後の拡散によってボロンの不純物濃度プロフ
ァイルがヒ素の不純物濃度プロファイルに対して相対的
に変移することとなる。しかして，最終不純物濃度プロ
ファイル，すなわち完成時のデバイスにおける不純物プ
ロファイルは，当該デバイスの動作特性を規定するもの
であり，本発明の一実施例においてはこの最終不純物濃
度プロファイルは， となるように，すなわち，ヒ素の濃度がその最大値より
も50％小さくなる深さの２倍以上の深さにおけるボロン
の濃度が，その最大値よりも50％低くなるように，該不
純物濃度を選定する。より具体的には，上記最終不純物
濃度プロファイルは， となるように，すなわちボロンの濃度がソース／ドレー
ン領域底部の接合部の深さの２倍以下の深さで，その最
大値の２分の１まで減少するように，該不純物濃度を選
定するのが好ましい。
を用いてＤ値を最小とすることにより， の積分値を最小とするようにするのがよい。すなわち本
発明の一実施例においては，ボロンのイオン注入の停止
距離はヒ素イオン注入の停止距離よりも若干長いが（ボ
ロンの場合はほぼ1100オングストローム，ヒ素の場合は
ほぼ850オングストローム），これらの拡散性の相違に
より，注入後の拡散によってボロンの不純物濃度プロフ
ァイルがヒ素の不純物濃度プロファイルに対して相対的
に変移することとなる。しかして，最終不純物濃度プロ
ファイル，すなわち完成時のデバイスにおける不純物プ
ロファイルは，当該デバイスの動作特性を規定するもの
であり，本発明の一実施例においてはこの最終不純物濃
度プロファイルは， となるように，すなわち，ヒ素の濃度がその最大値より
も50％小さくなる深さの２倍以上の深さにおけるボロン
の濃度が，その最大値よりも50％低くなるように，該不
純物濃度を選定する。より具体的には，上記最終不純物
濃度プロファイルは， となるように，すなわちボロンの濃度がソース／ドレー
ン領域底部の接合部の深さの２倍以下の深さで，その最
大値の２分の１まで減少するように，該不純物濃度を選
定するのが好ましい。
上記最終不純物濃度プロファイルに関して本発明の開
示するところは,nmax（ｘ0.5μｍ）すなわち基板内に
おいてゲート酸化物層／チャンネル領域の界面の下部０
ないし0.5ミクロン深さの拡以内の任意の個所における
正味Ｐ型不純物濃度の最大値が，nchanすなわちゲート
酸化物層／チャンネル領域界面におけるチャンネル領域
内における正味Ｐ型不純物濃度の1.5倍より大きい，す
なわち となることである。ｎmax（ｘ0.5μｍ）は好ましくは
nchanの1.5倍よりも大きく，またnsub（基板の正味Ｐ型
バックグラウンド不純物濃度）の２倍よりも大きくなる
ようにする。すなわち， かつ,nmax（ｘ0.5μｍ）＞２（nsub） 上述のような本発明の教示事項が実現されるかぎり，
上記以外のプロセス手順を用いることにより，本発明の
教示するような所望の不純物濃度プロファイルを得るこ
とも可能である。
示するところは,nmax（ｘ0.5μｍ）すなわち基板内に
おいてゲート酸化物層／チャンネル領域の界面の下部０
ないし0.5ミクロン深さの拡以内の任意の個所における
正味Ｐ型不純物濃度の最大値が，nchanすなわちゲート
酸化物層／チャンネル領域界面におけるチャンネル領域
内における正味Ｐ型不純物濃度の1.5倍より大きい，す
なわち となることである。ｎmax（ｘ0.5μｍ）は好ましくは
nchanの1.5倍よりも大きく，またnsub（基板の正味Ｐ型
バックグラウンド不純物濃度）の２倍よりも大きくなる
ようにする。すなわち， かつ,nmax（ｘ0.5μｍ）＞２（nsub） 上述のような本発明の教示事項が実現されるかぎり，
上記以外のプロセス手順を用いることにより，本発明の
教示するような所望の不純物濃度プロファイルを得るこ
とも可能である。
すなわち，例えばスレショルド電圧調整のための前記
浅いＮ型イオン注入には，アンチモニーを用いることと
してもよい。代りにリンを使用することも可能ではある
が，ただしその場合は，ボロンのイオン注入のため，よ
り大きな注入エネルギを用いることにより，前述のよう
にチャンネル領域下部に，より濃度の高い正味Ｐ型ドー
ピングが確実に行なわれるようにする。同様に，イオン
注入に用いるドーズ量や注入エネルギ，およびアニール
処理の時間や温度条件等は，これを広範囲にわたって変
更することが可能であり，これにより，本発明による構
造を各種の経路で実現することができるが，ただし記載
の実施例にはそれに特有の利点がある。
浅いＮ型イオン注入には，アンチモニーを用いることと
してもよい。代りにリンを使用することも可能ではある
が，ただしその場合は，ボロンのイオン注入のため，よ
り大きな注入エネルギを用いることにより，前述のよう
にチャンネル領域下部に，より濃度の高い正味Ｐ型ドー
ピングが確実に行なわれるようにする。同様に，イオン
注入に用いるドーズ量や注入エネルギ，およびアニール
処理の時間や温度条件等は，これを広範囲にわたって変
更することが可能であり，これにより，本発明による構
造を各種の経路で実現することができるが，ただし記載
の実施例にはそれに特有の利点がある。
なお，前述のプロセスにおいて使用するポリシリコン
層は，必ずしも厳密な意味でのポリシリコンである必要
はなく，実質的に多結晶または非結晶（アモルファス）
でかつ成分の大部分をシリコンとするものであるならば
他の物質をもってこれに替えてもよく，その場合は，シ
リサイドやポリシリコン／シリサイドのサンドイッチ構
造等も考えられ，また現在のプロセスにおけるポリシリ
コンの役割に準ずる蒸着性および電気的特性をもった将
来のサンドイッチ構造を使用することも考えられるとこ
ろである。
層は，必ずしも厳密な意味でのポリシリコンである必要
はなく，実質的に多結晶または非結晶（アモルファス）
でかつ成分の大部分をシリコンとするものであるならば
他の物質をもってこれに替えてもよく，その場合は，シ
リサイドやポリシリコン／シリサイドのサンドイッチ構
造等も考えられ，また現在のプロセスにおけるポリシリ
コンの役割に準ずる蒸着性および電気的特性をもった将
来のサンドイッチ構造を使用することも考えられるとこ
ろである。
以上本発明の実施例につき記載してきたが，本発明に
よるデバイスおよび方法は，記載の実施例に対して適宜
追加ないし変更を行なって実施してもよいことはいうま
でもない。
よるデバイスおよび方法は，記載の実施例に対して適宜
追加ないし変更を行なって実施してもよいことはいうま
でもない。
［発明の効果］ 以上に述べたように，本発明によるフローティングゲ
ート型メモリセルは，不純物濃度プロファイルを改善し
た点をもってその最たる特徴とするものであり，このフ
ローティングゲート型メモリセルを製作するにあたって
は，基板のバックグラウンド不純物濃度レベルを，例え
ばイオン注入に際しては高いドーズ量を用い，事故のイ
オン注入押込み（ドライブイン）工程では比較的低い押
込み温度を用いて基板を所定のドーピングレベル（10
2）にドープした後，相反する伝導型の不純物（104,10
8）の注入を２回にわけてイオン注入することにより，
まずフローティングゲートトランジスタの不純物濃度プ
ロファイルのパターンを決定する。さらにボロン等によ
りイオン注入（104）を行なうことによって，チャンネ
ル領域下部に，ソース／ドレーン拡散領域間の中間点近
傍の深さに，より高濃度のＰ型ドーピングを施す。さら
に基板表面において，このボロンによるイオン注入を，
ヒ素による浅いイオン注入により，部分的に補償するこ
とにより，スレショルド電圧を所望の値に設定する。ま
た上記のように，より高濃度のＰ型ドーピングを施した
ことにより，従来プログラミングの制約となっていたラ
テラル寄生バイポーラトランジスタ作用が抑制されると
ともに，（ドレーン領域の境界により高濃度のドーピン
グを施したことにより）熱電子の生成が促進されること
となる。
ート型メモリセルは，不純物濃度プロファイルを改善し
た点をもってその最たる特徴とするものであり，このフ
ローティングゲート型メモリセルを製作するにあたって
は，基板のバックグラウンド不純物濃度レベルを，例え
ばイオン注入に際しては高いドーズ量を用い，事故のイ
オン注入押込み（ドライブイン）工程では比較的低い押
込み温度を用いて基板を所定のドーピングレベル（10
2）にドープした後，相反する伝導型の不純物（104,10
8）の注入を２回にわけてイオン注入することにより，
まずフローティングゲートトランジスタの不純物濃度プ
ロファイルのパターンを決定する。さらにボロン等によ
りイオン注入（104）を行なうことによって，チャンネ
ル領域下部に，ソース／ドレーン拡散領域間の中間点近
傍の深さに，より高濃度のＰ型ドーピングを施す。さら
に基板表面において，このボロンによるイオン注入を，
ヒ素による浅いイオン注入により，部分的に補償するこ
とにより，スレショルド電圧を所望の値に設定する。ま
た上記のように，より高濃度のＰ型ドーピングを施した
ことにより，従来プログラミングの制約となっていたラ
テラル寄生バイポーラトランジスタ作用が抑制されると
ともに，（ドレーン領域の境界により高濃度のドーピン
グを施したことにより）熱電子の生成が促進されること
となる。
かくて本発明は，プログラム期間中における熱電子の
生成が増大し，そのために，与えられた印加電圧に対す
るプログラミング時間も短縮されるという効果をまず有
するものである。
生成が増大し，そのために，与えられた印加電圧に対す
るプログラミング時間も短縮されるという効果をまず有
するものである。
さらに本発明は，寄生ラテラルバイポーラトランジス
タの働きが抑制されるという効果をも有するものであ
る。前述のように，こうした効果は，チャンネル領域の
直下に付加的なボロンのドーピングを行なうことによっ
て導入された付加的イオン化不純物の空間電荷密度によ
り，ソース／ドレーン接合に発生した電子のうち，横方
向に拡散してバイポーラ動作の発現をうながす電子より
も多くの電子が上方に向って拡散してチャンネル領域に
入ることによるものである。
タの働きが抑制されるという効果をも有するものであ
る。前述のように，こうした効果は，チャンネル領域の
直下に付加的なボロンのドーピングを行なうことによっ
て導入された付加的イオン化不純物の空間電荷密度によ
り，ソース／ドレーン接合に発生した電子のうち，横方
向に拡散してバイポーラ動作の発現をうながす電子より
も多くの電子が上方に向って拡散してチャンネル領域に
入ることによるものである。
さらに本発明は，基板のドーピング濃度を増大させて
も周辺トランジスタのデバイス特性を劣化させる必要が
ないという効果をも有するものである。
も周辺トランジスタのデバイス特性を劣化させる必要が
ないという効果をも有するものである。
さらに本発明は，書込み動作中には熱電子の生成が促
進されるが，読出し動作中にそれが増大することは実質
的になく，したがって書込み速度を向上させることによ
りデータの保持が劣化することがないという効果をも有
するものである。
進されるが，読出し動作中にそれが増大することは実質
的になく，したがって書込み速度を向上させることによ
りデータの保持が劣化することがないという効果をも有
するものである。
このように本発明は,EPROMデバイスのプログラム動作
をより高速なものとするものであり，とくに，ゲートと
ソース／ドレーン領域との間に印加されるある与えられ
た電圧に対して，現状において可能であるよりも高速
で，しかもプログラム動作を行なうことが可能となるよ
うにしたものである。
をより高速なものとするものであり，とくに，ゲートと
ソース／ドレーン領域との間に印加されるある与えられ
た電圧に対して，現状において可能であるよりも高速
で，しかもプログラム動作を行なうことが可能となるよ
うにしたものである。
以上の説明に関連して，さらに以下の項を開示する。
（１）複数の周辺トランジスタおよび複数のメモリトラ
ンジスタを有し，該周辺トランジスタはＮチャンネルデ
バイスからなるものであり，また前記メモリトランジス
タの各々は， ・Ｐ型上部を有する基板と， ・高濃度にドープされ，かつたがいに相隔ててチャンネ
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と， ・前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと， ・このフローティングゲートの上方に形成され，かつ該
フローティングゲートから絶縁された制御ゲートとから
なり， ・前記ゲート酸化物層と前記チャンネル領域との間の界
面の直下において０ないし0.5ミクロンの深さまで延び
る前記Ｐ型上部中における正味Ｐ型不純物濃度の最大値
が，前記ゲート酸化物層と前記チャンネル領域との間の
界面における前記チャンネル領域中のＰ型不純物濃度の
1.5倍以上であり， ・また前記基板の前記上部中における正味Ｐ型不純物濃
度の最大値が前記ソース／ドレーン領域の深さよりも浅
い部位にあり， ・さらに前記基板の前記上部が前記メモリトランジスタ
の近傍において有する正味Ｐ型不純物濃度のバックグラ
ウンド値が，当該基板の前記上部が前記Ｎ型周辺トラン
ジスタの近傍において有する正味Ｐ型不純物濃度のバッ
クグラウンド値とひとしいか，またはそれよりも大きい
ことを特徴とするフローティングゲート型メモリデバイ
ス。
ンジスタを有し，該周辺トランジスタはＮチャンネルデ
バイスからなるものであり，また前記メモリトランジス
タの各々は， ・Ｐ型上部を有する基板と， ・高濃度にドープされ，かつたがいに相隔ててチャンネ
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と， ・前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと， ・このフローティングゲートの上方に形成され，かつ該
フローティングゲートから絶縁された制御ゲートとから
なり， ・前記ゲート酸化物層と前記チャンネル領域との間の界
面の直下において０ないし0.5ミクロンの深さまで延び
る前記Ｐ型上部中における正味Ｐ型不純物濃度の最大値
が，前記ゲート酸化物層と前記チャンネル領域との間の
界面における前記チャンネル領域中のＰ型不純物濃度の
1.5倍以上であり， ・また前記基板の前記上部中における正味Ｐ型不純物濃
度の最大値が前記ソース／ドレーン領域の深さよりも浅
い部位にあり， ・さらに前記基板の前記上部が前記メモリトランジスタ
の近傍において有する正味Ｐ型不純物濃度のバックグラ
ウンド値が，当該基板の前記上部が前記Ｎ型周辺トラン
ジスタの近傍において有する正味Ｐ型不純物濃度のバッ
クグラウンド値とひとしいか，またはそれよりも大きい
ことを特徴とするフローティングゲート型メモリデバイ
ス。
（２）前記フローティングゲートはそのいかなる部位に
おいても前記ゲート酸化物層よりも実質的に薄くはない
ようにしてなる前記第１項に記載のフローティングゲー
ト型メモリデバイス。
おいても前記ゲート酸化物層よりも実質的に薄くはない
ようにしてなる前記第１項に記載のフローティングゲー
ト型メモリデバイス。
（３）前記第１および第２のソース／ドレーン領域の各
々は，前記ゲート酸化物層の少なくとも３倍の厚みの酸
化物層により被覆されているようにしてなる前記第１項
に記載のフローティングゲート型メモリデバイス。
々は，前記ゲート酸化物層の少なくとも３倍の厚みの酸
化物層により被覆されているようにしてなる前記第１項
に記載のフローティングゲート型メモリデバイス。
（４）前記第１および第２のソース／ドレーン領域の各
々は，前記基板の前記上部の表面で実質的に露出され，
また前記チャンネル領域は，それぞれの前記ソース／ド
レーンにより周囲が画定されていない個所においては，
その端縁部において厚いフィールド絶縁領域により境界
が画定されてなる前記第１項に記載のフローティングゲ
ート型メモリデバイス。
々は，前記基板の前記上部の表面で実質的に露出され，
また前記チャンネル領域は，それぞれの前記ソース／ド
レーンにより周囲が画定されていない個所においては，
その端縁部において厚いフィールド絶縁領域により境界
が画定されてなる前記第１項に記載のフローティングゲ
ート型メモリデバイス。
（５）前記基板はその上部に少なくとも１×1016 atom
s/cm3のＰ型バックグラウンドドーピングを施してなる
前記第１項に記載のフローティングゲート型メモリデバ
イス。
s/cm3のＰ型バックグラウンドドーピングを施してなる
前記第１項に記載のフローティングゲート型メモリデバ
イス。
（６）前記基板はＰ＋型半導体上にＰ型としてエピタキ
シャル構造を有し，該エピタキシャル構造の上部には少
なくとも１×1016 atoms/cm3のバックグラウンドドー
ピングを施してなる前記各項に記載のフローティングゲ
ート型メモリデバイス。
シャル構造を有し，該エピタキシャル構造の上部には少
なくとも１×1016 atoms/cm3のバックグラウンドドー
ピングを施してなる前記各項に記載のフローティングゲ
ート型メモリデバイス。
（７）複数の周辺トランジスタおよび複数のメモリトラ
ンジスタを有し，該周辺トランジスタはＮチャンネルデ
バイスからなるものであり，また前記メモリトランジス
タの各々は， ・Ｐ型上部を有する基板と， ・高濃度にドープされ，かつたがいに相隔ててチャンネ
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と， ・前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと， ・このフローティングゲートの上方に形成され，かつ該
フローティングゲートから絶縁された制御ゲートとから
なり， ・前記ゲート酸化物層と前記チャンネル領域との間の界
面の直下において０ないし0.5ミクロンの深さまで延び
る前記Ｐ型上部中における正味Ｐ型不純物濃度の最大値
が，前記ゲート酸化物層と前記チャンネル領域との間の
界面における前記チャンネル領域中のＰ型不純物濃度の
1.5倍以上であるとともに，前記基板中の正味Ｐ型バッ
クグラウンド不純物濃度の２倍以上であり， ・また前記基板の前記上部中における正味Ｐ型不純物濃
度の最大値が前記ソース／ドレーン領域の深さよりも浅
い部位にあり， ・さらに前記基板の前記上部が前記メモリトランジスタ
の近傍において有する正味Ｐ型不純物濃度のバックグラ
ウンド値が，当該基板の前記上部が前記Ｎ型周辺トラン
ジスタの近傍において有する正味Ｐ型不純物濃度のバッ
クグラウンド値とひとしいか，またはそれよりも大きい
ことを特徴とするフローティングゲート型メモリデバイ
ス。
ンジスタを有し，該周辺トランジスタはＮチャンネルデ
バイスからなるものであり，また前記メモリトランジス
タの各々は， ・Ｐ型上部を有する基板と， ・高濃度にドープされ，かつたがいに相隔ててチャンネ
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と， ・前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと， ・このフローティングゲートの上方に形成され，かつ該
フローティングゲートから絶縁された制御ゲートとから
なり， ・前記ゲート酸化物層と前記チャンネル領域との間の界
面の直下において０ないし0.5ミクロンの深さまで延び
る前記Ｐ型上部中における正味Ｐ型不純物濃度の最大値
が，前記ゲート酸化物層と前記チャンネル領域との間の
界面における前記チャンネル領域中のＰ型不純物濃度の
1.5倍以上であるとともに，前記基板中の正味Ｐ型バッ
クグラウンド不純物濃度の２倍以上であり， ・また前記基板の前記上部中における正味Ｐ型不純物濃
度の最大値が前記ソース／ドレーン領域の深さよりも浅
い部位にあり， ・さらに前記基板の前記上部が前記メモリトランジスタ
の近傍において有する正味Ｐ型不純物濃度のバックグラ
ウンド値が，当該基板の前記上部が前記Ｎ型周辺トラン
ジスタの近傍において有する正味Ｐ型不純物濃度のバッ
クグラウンド値とひとしいか，またはそれよりも大きい
ことを特徴とするフローティングゲート型メモリデバイ
ス。
（８）前記フローティングゲートはそのいかなる部位に
おいても前記ゲート酸化物層よりも実質的に薄くはない
ようにしてなる前記第７項に記載のフローティングゲー
ト型メモリデバイス。
おいても前記ゲート酸化物層よりも実質的に薄くはない
ようにしてなる前記第７項に記載のフローティングゲー
ト型メモリデバイス。
（９）前記第１および第２のソース／ドレーン領域の各
々は，前記ゲート酸化物層の少なくとも３倍の厚みの酸
化物層により被覆されているようにしてなる前記第７項
に記載のフローティングゲート型メモリデバイス。
々は，前記ゲート酸化物層の少なくとも３倍の厚みの酸
化物層により被覆されているようにしてなる前記第７項
に記載のフローティングゲート型メモリデバイス。
（10）前記第１および第２のソース／ドレーン領域の各
々は，前記基板の前記上部の表面で実質的に露出され，
また前記チャンネル領域は，それぞれの前記ソース／ド
レーンにより周囲が画定されていない個所においては，
その端縁部において厚いフィールド絶縁領域により境界
が画定されてなる前記第７項に記載のフローティングゲ
ート型メモリデバイス。
々は，前記基板の前記上部の表面で実質的に露出され，
また前記チャンネル領域は，それぞれの前記ソース／ド
レーンにより周囲が画定されていない個所においては，
その端縁部において厚いフィールド絶縁領域により境界
が画定されてなる前記第７項に記載のフローティングゲ
ート型メモリデバイス。
（11）前記基板はその上部に少なくとも１×1016 atom
s/cm3のＰ型バックグラウンドドーピングを施してなる
前記第７項に記載のフローティングゲート型メモリデバ
イス。
s/cm3のＰ型バックグラウンドドーピングを施してなる
前記第７項に記載のフローティングゲート型メモリデバ
イス。
（12）前記基板はＰ＋型半導体上にＰ型としてエピタキ
シャル構造を有し，該エピタキシャル構造の上部には少
なくとも１×1016 atoms/cm3のバックグラウンドドー
ピングを施してなる前記各項に記載のフローティングゲ
ート型メモリデバイス。
シャル構造を有し，該エピタキシャル構造の上部には少
なくとも１×1016 atoms/cm3のバックグラウンドドー
ピングを施してなる前記各項に記載のフローティングゲ
ート型メモリデバイス。
（13）・Ｐ型上部を有する基板と， ・高濃度にドープされ，かつたがいに相隔ててチャンネ
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と， ・前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと， ・このフローティングゲートの上方に形成され，かつ該
フローティングゲートから絶縁された制御ゲートとから
なり， ・前記基板の前記上部は前記ゲート酸化物層の下部にお
いて −Ｐ型不純物物質の原子と， −Ｎ型不純物物質の原子とを有し， −前記Ｐ型不純物物質および前記Ｎ型不純物物質は，該
Ｐ型不純物物質の濃度がその表面近傍の最大値よりも50
％低い値に低下する深さが，前記Ｎ型不純物物質の濃度
がその表面近傍の最大値よりも50％低い値に低下する深
さの２倍以上の深さとなるような垂直方向濃度プロファ
イルを有する ようにしたことを特徴とするフローティングゲート型メ
モリデバイス。
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と， ・前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと， ・このフローティングゲートの上方に形成され，かつ該
フローティングゲートから絶縁された制御ゲートとから
なり， ・前記基板の前記上部は前記ゲート酸化物層の下部にお
いて −Ｐ型不純物物質の原子と， −Ｎ型不純物物質の原子とを有し， −前記Ｐ型不純物物質および前記Ｎ型不純物物質は，該
Ｐ型不純物物質の濃度がその表面近傍の最大値よりも50
％低い値に低下する深さが，前記Ｎ型不純物物質の濃度
がその表面近傍の最大値よりも50％低い値に低下する深
さの２倍以上の深さとなるような垂直方向濃度プロファ
イルを有する ようにしたことを特徴とするフローティングゲート型メ
モリデバイス。
（14）前記Ｐ型不純物物質はこれをボロンとし，また前
記Ｎ型不純物物質はこれを主としてヒ素としてなる前記
第13項に記載のフローティングゲート型メモリデバイ
ス。
記Ｎ型不純物物質はこれを主としてヒ素としてなる前記
第13項に記載のフローティングゲート型メモリデバイ
ス。
（15）前記Ｎ型不純物物質はこれをヒ素としてなる前記
第13項に記載のフローティングゲート型メモリデバイ
ス。
第13項に記載のフローティングゲート型メモリデバイ
ス。
（16）前記Ｎ型不純物物質はこれをアンチモンとしてな
る前記第13項に記載のフローティングゲート型メモリデ
バイス。
る前記第13項に記載のフローティングゲート型メモリデ
バイス。
（17）前記Ｐ型不純物物質はこれをボロンとしてなる前
記第13項に記載のフローティングゲート型メモリデバイ
ス。
記第13項に記載のフローティングゲート型メモリデバイ
ス。
（18）前記基板の前記上部における前記Ｐ型不純物物質
の正味濃度は，前記ゲート酸化物層から充分隔たり、か
つ該Ｐ型不純物物質濃度がほぼ均一なレベルにまで低下
した位置において,5×1015 atoms/cm3ないし1.5×1016
atoms/cm3となるようにした前記第13項に記載のフロ
ーティングゲート型メモリデバイス。
の正味濃度は，前記ゲート酸化物層から充分隔たり、か
つ該Ｐ型不純物物質濃度がほぼ均一なレベルにまで低下
した位置において,5×1015 atoms/cm3ないし1.5×1016
atoms/cm3となるようにした前記第13項に記載のフロ
ーティングゲート型メモリデバイス。
（19）前記ソース／ドレーン拡散領域の深さは0.4ミク
ロンないし0.8ミクロンの範囲内にあるものとしてなる
前記第13項に記載のフローティングゲート型メモリデバ
イス。
ロンないし0.8ミクロンの範囲内にあるものとしてなる
前記第13項に記載のフローティングゲート型メモリデバ
イス。
（20）前記フローティングゲートはそのいかなる部位に
おいても前記ゲート酸化物層よりも実質的に薄くはない
ようにしてなる前記第13項に記載のフローティングゲー
ト型メモリデバイス。
おいても前記ゲート酸化物層よりも実質的に薄くはない
ようにしてなる前記第13項に記載のフローティングゲー
ト型メモリデバイス。
（21）前記第１および第２のソース／ドレーン領域の各
々は，前記ゲート酸化物層の少なくとも３倍の厚みの酸
化物層により被覆されているようにしてなる前記第13項
に記載のフローティングゲート型メモリデバイス。
々は，前記ゲート酸化物層の少なくとも３倍の厚みの酸
化物層により被覆されているようにしてなる前記第13項
に記載のフローティングゲート型メモリデバイス。
（22）前記第１および第２のソース／ドレーン領域の各
々は，前記基板の前記上部の表面で実質的に露出され，
また前記チャンネル領域は，それぞれの前記ソース／ド
レーンにより周囲が画定されていない個所においては，
その端縁部において厚いフィールド絶縁領域により境界
が画定されてなる前記第13項に記載のフローティングゲ
ート型メモリデバイス。
々は，前記基板の前記上部の表面で実質的に露出され，
また前記チャンネル領域は，それぞれの前記ソース／ド
レーンにより周囲が画定されていない個所においては，
その端縁部において厚いフィールド絶縁領域により境界
が画定されてなる前記第13項に記載のフローティングゲ
ート型メモリデバイス。
（23）前記基板はその上部に少なくとも１×1016 atom
s/cm3のＰ型バックグラウンドドーピングを施してなる
前記第13項に記載のフローティングゲート型メモリデバ
イス。
s/cm3のＰ型バックグラウンドドーピングを施してなる
前記第13項に記載のフローティングゲート型メモリデバ
イス。
（24）前記基板はＰ＋型半導体上にＰ型としてエピタキ
シャル構造を有し，該エピタキシャル構造の上部には少
なくとも１×1016 atoms/cm3のバックグラウンドドー
ピングを施してなる前記各項に記載のフローティングゲ
ート型メモリデバイス。
シャル構造を有し，該エピタキシャル構造の上部には少
なくとも１×1016 atoms/cm3のバックグラウンドドー
ピングを施してなる前記各項に記載のフローティングゲ
ート型メモリデバイス。
（25）・Ｐ型上部を有する基板と， ・高濃度にドープされ，かつたがいに相隔ててチャンネ
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と， ・前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと， ・このフローティングゲートの上方に形成され，かつ該
フローティングゲートから絶縁された制御ゲートとから
なり， ・前記基板の前記上部は前記ゲート酸化物層の下部にお
いて， −Ｐ型不純物物質の原子と， −Ｎ型不純物物質の原子とを有し， −前記Ｐ型不純物物質および前記Ｎ型不純物物質は， ＊該Ｐ型不純物物質の濃度がその表面近傍の最大値より
も50％低い値に低下する深さが，前記Ｎ型不純物物質の
濃度がその表面近傍の最大値よりも50％低い値に低下す
る深さの２倍以上の深さとなり，かつ ＊前記Ｐ型不純物物質の濃度がその表面近傍の最大値よ
りも50％低い値に低下する深さが，前記ソース／ドレー
ン拡散領域の深さの２倍以下の深さとなるような垂直方
向濃度プロファイルを有する ようにしたことを特徴とするフローティングゲート型メ
モリデバイス。
ル領域を前記Ｐ型上部中に画定する第１および第２のＮ
型ソース／ドレーン領域と， ・前記チャンネル領域の上面を覆うゲート酸化物層およ
びこのゲート酸化物層の上面を覆うフローティングゲー
トと， ・このフローティングゲートの上方に形成され，かつ該
フローティングゲートから絶縁された制御ゲートとから
なり， ・前記基板の前記上部は前記ゲート酸化物層の下部にお
いて， −Ｐ型不純物物質の原子と， −Ｎ型不純物物質の原子とを有し， −前記Ｐ型不純物物質および前記Ｎ型不純物物質は， ＊該Ｐ型不純物物質の濃度がその表面近傍の最大値より
も50％低い値に低下する深さが，前記Ｎ型不純物物質の
濃度がその表面近傍の最大値よりも50％低い値に低下す
る深さの２倍以上の深さとなり，かつ ＊前記Ｐ型不純物物質の濃度がその表面近傍の最大値よ
りも50％低い値に低下する深さが，前記ソース／ドレー
ン拡散領域の深さの２倍以下の深さとなるような垂直方
向濃度プロファイルを有する ようにしたことを特徴とするフローティングゲート型メ
モリデバイス。
（26）前記Ｐ型不純物物質はこれをボロンとし，また前
記Ｎ型不純物物質はこれを主としてヒ素としてなる前記
第25項に記載のフローティングゲート型メモリデバイ
ス。
記Ｎ型不純物物質はこれを主としてヒ素としてなる前記
第25項に記載のフローティングゲート型メモリデバイ
ス。
（27）前記Ｎ型不純物物質はこれをヒ素としてなる前記
第25項に記載のフローティングゲート型メモリデバイ
ス。
第25項に記載のフローティングゲート型メモリデバイ
ス。
（28）前記Ｎ型不純物物質はこれをアンチモンとしてな
る前記第25項に記載のフローティングゲート型メモリデ
バイス。
る前記第25項に記載のフローティングゲート型メモリデ
バイス。
（29）前記Ｐ型不純物物質はこれをボロンとしてなる前
記第13項に記載のフローティングゲート型メモリデバイ
ス。
記第13項に記載のフローティングゲート型メモリデバイ
ス。
（30）前記基板の前記上部における前記Ｐ型不純物物質
の正味濃度は，前記ゲート酸化物層から充分隔たり，か
つ該Ｐ型不純物物質濃度がほぼ均一なレベルにまで低下
して位置において,8×1015 atoms/cm3ないし1.5×1016
atoms/cm3となるようにした前記第25項に記載のフロ
ーティングゲート型メモリデバイス。
の正味濃度は，前記ゲート酸化物層から充分隔たり，か
つ該Ｐ型不純物物質濃度がほぼ均一なレベルにまで低下
して位置において,8×1015 atoms/cm3ないし1.5×1016
atoms/cm3となるようにした前記第25項に記載のフロ
ーティングゲート型メモリデバイス。
（31）前記ソース／ドレーン拡散領域の深さは0.4ミク
ロンないし0.8ミクロンの範囲内にあるものとしてなる
前記第25項に記載のフローティングゲート型メモリデバ
イス。
ロンないし0.8ミクロンの範囲内にあるものとしてなる
前記第25項に記載のフローティングゲート型メモリデバ
イス。
（32）前記フローティングゲートはそのいかなる部位に
おいても前記ゲート酸化物層よりも実質的に薄くはない
ようにしてなる前記第25項に記載のフローティングゲー
ト型メモリデバイス。
おいても前記ゲート酸化物層よりも実質的に薄くはない
ようにしてなる前記第25項に記載のフローティングゲー
ト型メモリデバイス。
（33）前記第１および第２のソース／ドレーン領域の各
々は，前記ゲート酸化物層の少なくとも３倍の厚みの酸
化物層により被覆されているようにしてなる前記第25項
に記載のフローティングゲート型メモリデバイス。
々は，前記ゲート酸化物層の少なくとも３倍の厚みの酸
化物層により被覆されているようにしてなる前記第25項
に記載のフローティングゲート型メモリデバイス。
（34）前記第１および第２のソース／ドレーン領域の各
々は，前記基板の前記上部の表面で実質的に露出され，
また前記チャンネル領域は，それぞれの前記ソース／ド
レーンにより周囲が画定されていない個所においては，
その端縁部において厚いフィールド絶縁領域により境界
が画定されてなる前記第25項に記載のフローティングゲ
ート型メモリデバイス。
々は，前記基板の前記上部の表面で実質的に露出され，
また前記チャンネル領域は，それぞれの前記ソース／ド
レーンにより周囲が画定されていない個所においては，
その端縁部において厚いフィールド絶縁領域により境界
が画定されてなる前記第25項に記載のフローティングゲ
ート型メモリデバイス。
（35）前記基板はその上部に少なくとも１×1016 atom
s/cm3のＰ型バックグラウンドドーピングを施してなる
前記第25項に記載のフローティングゲート型メモリデバ
イス。
s/cm3のＰ型バックグラウンドドーピングを施してなる
前記第25項に記載のフローティングゲート型メモリデバ
イス。
（36）前記基板はＰ＋型半導体上にＰ型としてエピタキ
シャル構造を有し，該エピタキシャル構造の上部には少
なくとも１×1016 atoms/cm3バックグラウンドドーピ
ングを施してなる前記各項に記載のフローティングゲー
ト型メモリデバイス。
シャル構造を有し，該エピタキシャル構造の上部には少
なくとも１×1016 atoms/cm3バックグラウンドドーピ
ングを施してなる前記各項に記載のフローティングゲー
ト型メモリデバイス。
（37）不揮発性メモリセルを製作するにあたって， （ａ）結晶シリコンの上部を有する基板を用意し， （ｂ）高ドーズ量のＮ型不純物をソース／ドレーン領域
のほぼ所定の個所に導入し， （ｃ）前記結晶シリコンの上部上に酸化物を成長させる
と同時に前記ソース／ドレーン領域中に導入した不純物
を活性化させ，前記ソース／ドレーン領域への不純物の
導入工程と前記酸化物の成長工程によって，中間領域を
もって相隔てたソース／ドレーン拡散領域ラインを画定
し， （ｄ）この中間領域に不純物を導入し，活性化し，拡散
させることにより，前記基板の前記上部中，前記ゲート
酸化物の直下にＰ型不純物物質の原子とＮ型不純物物質
の原子の両者を存在させ，その際，これらＰ型不純物物
質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
イルが,P型不純物物質の濃度がその表面近傍の最大値の
50％に低下する深さが,N型不純物物質の濃度がその表面
近傍の最大値の50％に低下する深さの２倍以上となるよ
うにし， （ｅ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲートを形成し，その際これら
制御ゲートのうち複数の制御ゲートが前記中間領域を横
切るようにするとともに，さらに分離領域を形成して前
記複数の制御ゲートが前記中間領域を横切る個所にフロ
ーティングゲートトランジスタ領域を画定し，その際，
該トランジスタ領域の画定個所に前記フローティングゲ
ートが有する部分が，前記シリコンの中間領域および前
記制御ゲートから絶縁されるようにするとともに， （ｆ）前記中間領域に不純物を導入し，活性化し，拡散
させる以前に，前記基板の前記上部がすでに少なくとも
１×1016 atoms/cm3の正味Ｐ型不純物濃度nsubを有し
ているようにしたことを特徴とする不揮発性メモリセル
製造方法。
のほぼ所定の個所に導入し， （ｃ）前記結晶シリコンの上部上に酸化物を成長させる
と同時に前記ソース／ドレーン領域中に導入した不純物
を活性化させ，前記ソース／ドレーン領域への不純物の
導入工程と前記酸化物の成長工程によって，中間領域を
もって相隔てたソース／ドレーン拡散領域ラインを画定
し， （ｄ）この中間領域に不純物を導入し，活性化し，拡散
させることにより，前記基板の前記上部中，前記ゲート
酸化物の直下にＰ型不純物物質の原子とＮ型不純物物質
の原子の両者を存在させ，その際，これらＰ型不純物物
質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
イルが,P型不純物物質の濃度がその表面近傍の最大値の
50％に低下する深さが,N型不純物物質の濃度がその表面
近傍の最大値の50％に低下する深さの２倍以上となるよ
うにし， （ｅ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲートを形成し，その際これら
制御ゲートのうち複数の制御ゲートが前記中間領域を横
切るようにするとともに，さらに分離領域を形成して前
記複数の制御ゲートが前記中間領域を横切る個所にフロ
ーティングゲートトランジスタ領域を画定し，その際，
該トランジスタ領域の画定個所に前記フローティングゲ
ートが有する部分が，前記シリコンの中間領域および前
記制御ゲートから絶縁されるようにするとともに， （ｆ）前記中間領域に不純物を導入し，活性化し，拡散
させる以前に，前記基板の前記上部がすでに少なくとも
１×1016 atoms/cm3の正味Ｐ型不純物濃度nsubを有し
ているようにしたことを特徴とする不揮発性メモリセル
製造方法。
（38）前記正味Ｐ型不純物濃度nsubは，次式 により定まる範囲内にあり，ただし上式中において，L
eff(periphery)は前記周辺デバイスの有効チャンネル長
さであり，Leff(array)は前記フローティングゲートデ
バイスの有効チャンネル長さであるものとしてなる前記
第37項に記載の不揮発性メモリセル製作方法。
eff(periphery)は前記周辺デバイスの有効チャンネル長
さであり，Leff(array)は前記フローティングゲートデ
バイスの有効チャンネル長さであるものとしてなる前記
第37項に記載の不揮発性メモリセル製作方法。
（39）前記ゲート酸化物層の直下において前記基板中に
不純物を導入する前記工程（ｄ）において，前記Ｐ型不
純物はこれをボロンとし，また前記Ｎ型不純物は主とし
てこれをヒ素としてなる前記第37項に記載の不揮発性メ
モリセル製作方法。
不純物を導入する前記工程（ｄ）において，前記Ｐ型不
純物はこれをボロンとし，また前記Ｎ型不純物は主とし
てこれをヒ素としてなる前記第37項に記載の不揮発性メ
モリセル製作方法。
（40）不揮発性メモリセルを製作するにあたって， （ａ）結晶シリコンの上部を有する基板を用意し， （ｂ）高ドーズ量のＮ型不純物をソース／ドレーン領域
のほぼ所定の個所に導入し， （ｃ）前記結晶シリコンの上部上に酸化物を成長させる
と同時に前記ソース／ドレーン領域中に導入した不純物
を活性化させ，前記ソース／ドレーン領域への不純物の
導入工程と前記酸化物の成長工程によって，中間領域を
もって相隔てたソース／ドレーン拡散領域ラインを画定
し， （ｄ）この中間領域に不純物を導入し，活性化し，拡散
させることにより，前記基板の前記上部中，前記ゲート
酸化物の直下にＰ型不純物物質の原子とＮ型不純物物質
の原子の両者を存在させ，その際，これらＰ型不純物物
質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
イルが， ＊該Ｐ型不純物物質の濃度がその表面近傍の最大値の50
％に低下する深さが，前記Ｎ型不純物物質の濃度がその
表面近傍の最大値の50％に低下する深さの２倍以上とな
り，かつ ＊前記Ｐ型不純物物質の濃度がその表面近傍の最大値よ
りも50％低い値に低下する深さが，前記ソース／ドレー
ン拡散領域の深さの２倍以下の深さとなるような垂直方
向濃度プロファイルを有するようにし， （ｅ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲートを形成し，その際これら
制御ゲートのうち複数の制御ゲートが前記中間領域を横
切るようにするとともに，さらに分離領域を形成して前
記複数の制御ゲートが前記中間領域を横切る個所にフロ
ーティングゲートトランジスタ領域を画定し，その際，
該トランジスタ領域の画定個所に前記フローティングゲ
ートが有する部分が，前記シリコンの中間領域および前
記制御ゲートから絶縁されるようにするとともに， （ｆ）前記中間領域に不純物を導入し，活性化し，拡散
させる以前に，前記基板の前記上部がすでに少なくとも
１×1016 atoms/cm3の正味Ｐ型不純物濃度nsubを有し
ているようにしたことを特徴とする不揮発性メモリセル
製作方法。
のほぼ所定の個所に導入し， （ｃ）前記結晶シリコンの上部上に酸化物を成長させる
と同時に前記ソース／ドレーン領域中に導入した不純物
を活性化させ，前記ソース／ドレーン領域への不純物の
導入工程と前記酸化物の成長工程によって，中間領域を
もって相隔てたソース／ドレーン拡散領域ラインを画定
し， （ｄ）この中間領域に不純物を導入し，活性化し，拡散
させることにより，前記基板の前記上部中，前記ゲート
酸化物の直下にＰ型不純物物質の原子とＮ型不純物物質
の原子の両者を存在させ，その際，これらＰ型不純物物
質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
イルが， ＊該Ｐ型不純物物質の濃度がその表面近傍の最大値の50
％に低下する深さが，前記Ｎ型不純物物質の濃度がその
表面近傍の最大値の50％に低下する深さの２倍以上とな
り，かつ ＊前記Ｐ型不純物物質の濃度がその表面近傍の最大値よ
りも50％低い値に低下する深さが，前記ソース／ドレー
ン拡散領域の深さの２倍以下の深さとなるような垂直方
向濃度プロファイルを有するようにし， （ｅ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲートを形成し，その際これら
制御ゲートのうち複数の制御ゲートが前記中間領域を横
切るようにするとともに，さらに分離領域を形成して前
記複数の制御ゲートが前記中間領域を横切る個所にフロ
ーティングゲートトランジスタ領域を画定し，その際，
該トランジスタ領域の画定個所に前記フローティングゲ
ートが有する部分が，前記シリコンの中間領域および前
記制御ゲートから絶縁されるようにするとともに， （ｆ）前記中間領域に不純物を導入し，活性化し，拡散
させる以前に，前記基板の前記上部がすでに少なくとも
１×1016 atoms/cm3の正味Ｐ型不純物濃度nsubを有し
ているようにしたことを特徴とする不揮発性メモリセル
製作方法。
（41）前記正味Ｐ型不純物濃度nsubは，次式 により定まる範囲内にあり，ただし上式中において，L
eff(periphery)は前記周辺デバイスの有効チャンネル長
さであり，Leff(array)は前記フローティングゲートデ
バイスの有効チャンネル長さであるものとしてなる前記
第40項に記載の不揮発性メモリセル製作方法。
eff(periphery)は前記周辺デバイスの有効チャンネル長
さであり，Leff(array)は前記フローティングゲートデ
バイスの有効チャンネル長さであるものとしてなる前記
第40項に記載の不揮発性メモリセル製作方法。
（42）前記ゲート酸化物層の直下において前記基板中に
不純物を導入する前記工程（ｄ）において，前記Ｐ型不
純物はこれをボロンとし，また前記Ｎ型不純物は主とし
てこれをヒ素としてなる前記第40項に記載の不揮発性メ
モリセル製作方法。
不純物を導入する前記工程（ｄ）において，前記Ｐ型不
純物はこれをボロンとし，また前記Ｎ型不純物は主とし
てこれをヒ素としてなる前記第40項に記載の不揮発性メ
モリセル製作方法。
（43）不揮発性メモリセルを製作するにあたって， （ａ）結晶シリコンの上部を有する基板を用意し， （ｂ）PMOS周辺デバイスのほぼ所定の個所に，該PMOS周
辺デバイスの前記所定の個所を後続する諸工程後の不純
物濃度がＮ型１×1016 atoms/cm3となるレベルとなる
のに充分なドーズ量のＮ型不純物を導入し， （ｃ）NMOS周辺デバイスのほぼ所定の個所および前記フ
ローティングゲートメモリデバイスのほぼ所定の個所に
おける前記基板の前記上部中に，該NMOS周辺デバイスお
よびフローティングゲートメモリデバイスの前記所定の
個所を後続する諸工程後の不純物濃度がＰ型８×1015
atoms/cm3ないし３×1016 atoms/cm3となるレベルとな
るのに充分なドーズ量のＰ型不純物を導入し， （ｄ）前記NMOSおよびPMOS周辺デバイスの複数の所定の
活性領域をたがいに分離するデバイス分離領域を形成
し， （ｅ）高ドーズ量のＮ型不純物をフローティングゲート
デバイスをソース／ドレーン領域のほぼ所定の個所に導
入し， （ｆ）前記フローティングゲートデバイスのソース／ド
レーンの前記所定の個所の上部に酸化物層を形成すると
同時に，該ソース／ドレーン領域中に導入した不純物を
活性化させ，前記ソース／ドレーン領域への不純物の導
入工程と前記酸化物の成長工程によって，中間領域をも
って相隔てたソース／ドレーン拡散領域ラインを画定
し， （ｇ）この中間領域に不純物を導入し，活性化し，拡散
させることにより，前記基板の前記上部中，前記ゲート
酸化物の直下にＰ型不純物物質の原子とＮ型不純物物質
の原子の両者を存在させ，その際，これらＰ型不純物物
質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
イルが， ＊該Ｐ型不純物物質の濃度がその表面近傍の最大値の50
％に低下する深さが，前記Ｎ型不純物物質の濃度がその
表面近傍の最大値の50％に低下する深さの２倍以上とな
るような垂直方向濃度プロファイルを有するようにし， （ｈ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲートを形成し，その際これら
制御ゲートのうち複数の制御ゲートが前記中間領域を横
切るようにするとともに，さらに分離領域を形成して前
記複数の制御ゲートが前記中間領域を横切る個所にフロ
ーティングゲートトランジスタ領域を画定し，その際，
該トランジスタ領域の画定個所に前記フローティングゲ
ートが有する部分が，前記シリコンの中間領域および前
記制御ゲートから絶縁されるようにするとともに， （ｉ）ゲートおよびソース／ドレーンを形成して前記NM
OS周辺デバイス領域内にNMOSデバイスをまた前記PMOS周
辺領域内にPMOSデバイスを形成し， （ｊ）前記NMOSおよびPMOS周辺デバイスと接触する絶縁
金属ラインを形成して前記メモリセルアレイ内の前記フ
ローティングゲートトランジスタのための入力および出
力回路を構成するようにしたことを特徴とする不揮発性
メモリセル製作方法。
辺デバイスの前記所定の個所を後続する諸工程後の不純
物濃度がＮ型１×1016 atoms/cm3となるレベルとなる
のに充分なドーズ量のＮ型不純物を導入し， （ｃ）NMOS周辺デバイスのほぼ所定の個所および前記フ
ローティングゲートメモリデバイスのほぼ所定の個所に
おける前記基板の前記上部中に，該NMOS周辺デバイスお
よびフローティングゲートメモリデバイスの前記所定の
個所を後続する諸工程後の不純物濃度がＰ型８×1015
atoms/cm3ないし３×1016 atoms/cm3となるレベルとな
るのに充分なドーズ量のＰ型不純物を導入し， （ｄ）前記NMOSおよびPMOS周辺デバイスの複数の所定の
活性領域をたがいに分離するデバイス分離領域を形成
し， （ｅ）高ドーズ量のＮ型不純物をフローティングゲート
デバイスをソース／ドレーン領域のほぼ所定の個所に導
入し， （ｆ）前記フローティングゲートデバイスのソース／ド
レーンの前記所定の個所の上部に酸化物層を形成すると
同時に，該ソース／ドレーン領域中に導入した不純物を
活性化させ，前記ソース／ドレーン領域への不純物の導
入工程と前記酸化物の成長工程によって，中間領域をも
って相隔てたソース／ドレーン拡散領域ラインを画定
し， （ｇ）この中間領域に不純物を導入し，活性化し，拡散
させることにより，前記基板の前記上部中，前記ゲート
酸化物の直下にＰ型不純物物質の原子とＮ型不純物物質
の原子の両者を存在させ，その際，これらＰ型不純物物
質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
イルが， ＊該Ｐ型不純物物質の濃度がその表面近傍の最大値の50
％に低下する深さが，前記Ｎ型不純物物質の濃度がその
表面近傍の最大値の50％に低下する深さの２倍以上とな
るような垂直方向濃度プロファイルを有するようにし， （ｈ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲートを形成し，その際これら
制御ゲートのうち複数の制御ゲートが前記中間領域を横
切るようにするとともに，さらに分離領域を形成して前
記複数の制御ゲートが前記中間領域を横切る個所にフロ
ーティングゲートトランジスタ領域を画定し，その際，
該トランジスタ領域の画定個所に前記フローティングゲ
ートが有する部分が，前記シリコンの中間領域および前
記制御ゲートから絶縁されるようにするとともに， （ｉ）ゲートおよびソース／ドレーンを形成して前記NM
OS周辺デバイス領域内にNMOSデバイスをまた前記PMOS周
辺領域内にPMOSデバイスを形成し， （ｊ）前記NMOSおよびPMOS周辺デバイスと接触する絶縁
金属ラインを形成して前記メモリセルアレイ内の前記フ
ローティングゲートトランジスタのための入力および出
力回路を構成するようにしたことを特徴とする不揮発性
メモリセル製作方法。
（44）前記正味Ｐ型不純物濃度nsubは，次式 により定まる範囲内にあり，ただし上式中において，L
eff(periphery)は前記周辺デバイスの有効チャンネル長
さであり，Leff(array)は前記フローティングゲートデ
バイスの有効チャンネル長さであるものとしてなる前記
第43項に記載の不揮発性メモリセル製作方法。
eff(periphery)は前記周辺デバイスの有効チャンネル長
さであり，Leff(array)は前記フローティングゲートデ
バイスの有効チャンネル長さであるものとしてなる前記
第43項に記載の不揮発性メモリセル製作方法。
（45）前記ゲート酸化物層の直下において前記基板中に
不純物を導入する前記工程（ｄ）において，前記Ｐ型不
純物はこれをボロンとし，また前記Ｎ型不純物は主とし
てこれをヒ素としてなる前記第43項に記載の不揮発性メ
モリセル製作方法。
不純物を導入する前記工程（ｄ）において，前記Ｐ型不
純物はこれをボロンとし，また前記Ｎ型不純物は主とし
てこれをヒ素としてなる前記第43項に記載の不揮発性メ
モリセル製作方法。
（46）不揮発性メモリセルを製作するにあたって， （ａ）結晶シリコンの上部を有する基板を用意し， （ｂ）PMOS周辺デバイスのほぼ所定の個所に，該PMOS周
辺デバイスの前記所定の個所に後続する諸工程後の不純
物濃度がＮ型１×1016 atomsbcm3となるレベルとなる
のに充分なドーズ量のＮ型不純物を導入し， （ｃ）NMOS周辺デバイスのほぼ所定の個所および前記フ
ローティングゲートメモリデバイスのほぼ所定の個所に
おける前記基板の前記上部中に，該NMOS周辺デバイスお
よびフローティングゲートメモリデバイスの前記所定の
個所を後続する諸工程後の不純物濃度がＰ型８×1015
atoms/cm3ないし３×1016 atoms/cm3となるレベルとな
るのに充分なドーズ量のＰ型不純物を導入し， （ｄ）前記NMOSおよびPMOS周辺デバイスも複数の所定の
活性領域をたがいに分離するデバイス分離領域を形成
し， （ｅ）高ドーズ量のＮ型不純物をフローティングゲート
デバイスのソース／ドレーン領域のほぼ所定の個所に導
入し， （ｆ）前記フローティングゲートデバイスのソース／ド
レーンの前記所定の個所の上部に酸化物層を形成すると
同時に，該ソース／ドレーン領域中に導入した不純物を
活性化させ，前記ソース／ドレーン領域への不純物の導
入工程と前記酸化物の成長工程によって，中間領域をも
って相隔てたソース／ドレーン拡散領域ラインを画定
し， （ｇ）この中間領域に不純物を導入し，活性化し，拡散
させることにより，前記基板の前記上部中，前記ゲート
酸化物の直下にＰ型不純物物質の原子とＮ型不純物物質
の原子の両者を存在させ，その際，これらＰ型不純物物
質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
イルが， ＊該Ｐ型不純物物質の濃度がその表面近傍の最大値の50
％に低下する深さが，前記Ｎ型不純物物質の濃度がその
表面近傍の最大値の50％に低下する深さの２倍以上とな
り，かつ ＊前記Ｐ型不純物物質の濃度がその表面近傍の最大値よ
りも50％低い値に低下する深さが，前記ソース／ドレー
ン拡散領域の深さの２倍以下の深さとなるような垂直方
向濃度プロファイルを有するようにし， （ｈ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲートを形成し，その際これら
制御ゲートのうち複数の制御ゲートが前記中間領域を横
切るようにするとともに，さらに分離領域を形成して前
記複数の制御ゲートが前記中間領域を横切る個所にフロ
ーティングゲートトランジスタ領域を画定し，その際，
該トランジスタ領域の画定個所に前記フローティングゲ
ートが有する部分が，前記シリコンの中間領域および前
記制御ゲートから絶縁されるようにするとともに， （ｉ）ゲートおよびソース／ドレーンを形成して前記NM
OS周辺デバイス領域内にNMOSデバイスをまた前記PMOS周
辺領域内にPMOSデバイスを形成し， （ｊ）前記NMOSおよびPMOS周辺デバイスと接触する絶縁
金属ラインを形成して前記メモリセルアレイ内の前記フ
ローティングゲートトランジスタのための入力および出
力回路を構成するようにしたことを特徴とする不揮発性
メモリセル製作方法。
辺デバイスの前記所定の個所に後続する諸工程後の不純
物濃度がＮ型１×1016 atomsbcm3となるレベルとなる
のに充分なドーズ量のＮ型不純物を導入し， （ｃ）NMOS周辺デバイスのほぼ所定の個所および前記フ
ローティングゲートメモリデバイスのほぼ所定の個所に
おける前記基板の前記上部中に，該NMOS周辺デバイスお
よびフローティングゲートメモリデバイスの前記所定の
個所を後続する諸工程後の不純物濃度がＰ型８×1015
atoms/cm3ないし３×1016 atoms/cm3となるレベルとな
るのに充分なドーズ量のＰ型不純物を導入し， （ｄ）前記NMOSおよびPMOS周辺デバイスも複数の所定の
活性領域をたがいに分離するデバイス分離領域を形成
し， （ｅ）高ドーズ量のＮ型不純物をフローティングゲート
デバイスのソース／ドレーン領域のほぼ所定の個所に導
入し， （ｆ）前記フローティングゲートデバイスのソース／ド
レーンの前記所定の個所の上部に酸化物層を形成すると
同時に，該ソース／ドレーン領域中に導入した不純物を
活性化させ，前記ソース／ドレーン領域への不純物の導
入工程と前記酸化物の成長工程によって，中間領域をも
って相隔てたソース／ドレーン拡散領域ラインを画定
し， （ｇ）この中間領域に不純物を導入し，活性化し，拡散
させることにより，前記基板の前記上部中，前記ゲート
酸化物の直下にＰ型不純物物質の原子とＮ型不純物物質
の原子の両者を存在させ，その際，これらＰ型不純物物
質とＮ型不純物物質のそれぞれの垂直方向濃度プロファ
イルが， ＊該Ｐ型不純物物質の濃度がその表面近傍の最大値の50
％に低下する深さが，前記Ｎ型不純物物質の濃度がその
表面近傍の最大値の50％に低下する深さの２倍以上とな
り，かつ ＊前記Ｐ型不純物物質の濃度がその表面近傍の最大値よ
りも50％低い値に低下する深さが，前記ソース／ドレー
ン拡散領域の深さの２倍以下の深さとなるような垂直方
向濃度プロファイルを有するようにし， （ｈ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲートを形成し，その際これら
制御ゲートのうち複数の制御ゲートが前記中間領域を横
切るようにするとともに，さらに分離領域を形成して前
記複数の制御ゲートが前記中間領域を横切る個所にフロ
ーティングゲートトランジスタ領域を画定し，その際，
該トランジスタ領域の画定個所に前記フローティングゲ
ートが有する部分が，前記シリコンの中間領域および前
記制御ゲートから絶縁されるようにするとともに， （ｉ）ゲートおよびソース／ドレーンを形成して前記NM
OS周辺デバイス領域内にNMOSデバイスをまた前記PMOS周
辺領域内にPMOSデバイスを形成し， （ｊ）前記NMOSおよびPMOS周辺デバイスと接触する絶縁
金属ラインを形成して前記メモリセルアレイ内の前記フ
ローティングゲートトランジスタのための入力および出
力回路を構成するようにしたことを特徴とする不揮発性
メモリセル製作方法。
（47）前記正味Ｐ型不純物濃度nsubは，次式 により定まる範囲内にあり，ただし上式中において，L
eff(periphery)は前記周辺デバイスの有効チャンネル長
さであり，Leff(array)は前記フローティングゲートデ
バイスの有効チャンネル長さであるものとしてなる前記
第46項に記載の不揮発性メモリセル製作方法。
eff(periphery)は前記周辺デバイスの有効チャンネル長
さであり，Leff(array)は前記フローティングゲートデ
バイスの有効チャンネル長さであるものとしてなる前記
第46項に記載の不揮発性メモリセル製作方法。
（48）前記ゲート酸化物層の直下において前記基板中に
不純物を導入する前記工程（ｄ）において，前記Ｐ型不
純物はこれをボロンとし，また前記Ｎ型不純物は主とし
てこれをヒ素としてなる前記第46項に記載の不揮発性メ
モリセル製作方法。
不純物を導入する前記工程（ｄ）において，前記Ｐ型不
純物はこれをボロンとし，また前記Ｎ型不純物は主とし
てこれをヒ素としてなる前記第46項に記載の不揮発性メ
モリセル製作方法。
第1A図および第1B図はフローティングゲート型メモリデ
バイスの基本構造を示す概略断面図、第２図ないし第８
図は本発明により製作したフローティングゲート型メモ
リデバイスと，本発明によらない同等のデバイスについ
て行なったテスト結果を示すグラフ図であり，第２図な
いし第５図は前述のような二重イオン注入法を用いてス
レショルド電圧を設定し，かつ本発明による不純物濃度
プロファイルを得るようにしたデバイスにつき得られた
テスト結果を示し，第６図ないし第８図はただ１回のみ
のボロンによるイオン注入によりスレショルド電圧を設
定したデバイスにつき得られたテスト結果を示すもので
あり，さらに，第９図はプログラミングを行なっている
期間中，およびプログラミングを行なった後におけるEP
ROMの電流−電圧特性曲線を示すグラフ図，第10図はフ
ローティングゲート型メモリトランジスタのうちNMOS周
辺トランジスタにより（本発明の一実施例において）得
られる不純物濃度プロファイルの一例を示すグラフ図で
ある。 10……制御ゲート 11……酸化物層 12……フローティングゲート 14……ソース／ドレーン拡散領域 102……NMOS周辺トランジスタの不純物濃度プロファイ
ル 104……フローティングゲート型メモリトランジスタの
不純物濃度プロファイル 106……原子ボロン濃度 108……原子ヒ素濃度
バイスの基本構造を示す概略断面図、第２図ないし第８
図は本発明により製作したフローティングゲート型メモ
リデバイスと，本発明によらない同等のデバイスについ
て行なったテスト結果を示すグラフ図であり，第２図な
いし第５図は前述のような二重イオン注入法を用いてス
レショルド電圧を設定し，かつ本発明による不純物濃度
プロファイルを得るようにしたデバイスにつき得られた
テスト結果を示し，第６図ないし第８図はただ１回のみ
のボロンによるイオン注入によりスレショルド電圧を設
定したデバイスにつき得られたテスト結果を示すもので
あり，さらに，第９図はプログラミングを行なっている
期間中，およびプログラミングを行なった後におけるEP
ROMの電流−電圧特性曲線を示すグラフ図，第10図はフ
ローティングゲート型メモリトランジスタのうちNMOS周
辺トランジスタにより（本発明の一実施例において）得
られる不純物濃度プロファイルの一例を示すグラフ図で
ある。 10……制御ゲート 11……酸化物層 12……フローティングゲート 14……ソース／ドレーン拡散領域 102……NMOS周辺トランジスタの不純物濃度プロファイ
ル 104……フローティングゲート型メモリトランジスタの
不純物濃度プロファイル 106……原子ボロン濃度 108……原子ヒ素濃度
Claims (2)
- 【請求項１】複数の周辺トランジスタおよび複数のメモ
リトランジスタを有するフローティングゲート型メモリ
デバイスであって、 前記複数の周辺トランジスタの各々は、Ｎチャンネルデ
バイスからなり、 前記複数のメモリトランジスタの各々は、 （ａ）Ｐ型上部を有する基板と、 （ｂ）互いに相隔ててチャンネル領域を前記Ｐ型上部に
画定する第１および第２の高濃度にドープされたＮ型ソ
ース／ドレイン領域と、 （ｃ）前記チャンネル領域の上方に形成されたゲート酸
化物層および該ゲート酸化物層の上方に形成されたフロ
ーティングゲートと、 （ｄ）該フローティングゲートの上方に形成され、かつ
該フローティングゲートから絶縁された制御ゲートとか
らなり、 （ｅ）前記ゲート酸化物層と前記チャンネル領域との間
の界面の直下において０ないし0.5ミクロンの深さまで
延びる前記Ｐ型上部中における正味Ｐ型不純物濃度の最
大値が、前記ゲート酸化物層と前記チャンネル領域との
間の界面における前記チャンネル領域中の正味Ｐ型不純
物濃度の1.5倍以上であり、 （ｆ）前記基板の前記上部中における正味Ｐ型不純物濃
度の最大値が前記ソース／ドレイン領域の深さよりも浅
い部位にあり、 （ｇ）前記基板の前記上部が前記メモリトランジスタの
近傍において有する正味Ｐ型不純物濃度のバックグラウ
ンド値が、当該基板の前記上部が前記Ｎチャンネル周辺
トランジスタの近傍において有する正味Ｐ型不純物濃度
のバックグラウンド値以上である ことを特徴とするフローティングゲート型メモリデバイ
ス。 - 【請求項２】不揮発性メモリセルの製造方法であって、 （ａ）結晶シリコンの上部を有する基板を用意する第１
の工程と、 （ｂ）高ドーズ量のＮ型不純物をソース／ドレイン領域
のほぼ所定の箇所に導入する第２の工程と、 （ｃ）前記結晶シリコンの上部上に酸化物を成長させる
と同時に前記ソース／ドレイン領域中に導入した不純物
を活性化させ、該ソース／ドレイン領域への不純物の導
入工程と前記酸化物の成長工程によって、中間領域をも
って相隔てたソース／ドレイン拡散領域ラインを画定す
る第３の工程と、 （ｄ）前記中間領域を不純物を導入し、活性化し、拡散
させる第４の工程であって、 ・前記ゲート酸化物の直下の前記基板の前記上部中にＰ
型不純物物質の原子とＮ型不純物物質の原子の両者を存
在させるとともに、 ・該Ｐ型不純物物質と該Ｎ型不純物物質のそれぞれの垂
直方向濃度プロファイルが、該Ｐ型不純物物質の濃度が
その表面近傍の最大値の50％に低下する深さが、該Ｎ型
不純物物質の濃度がその表面近傍の最大値の50％に低下
する深さの２倍以上となるようにする、前記第４の工程
と、 （ｅ）前記中間領域の一部の上方にパターン化フローテ
ィングゲートおよび制御ゲートを形成する第５の工程で
あって、 ・該制御ゲートが前記中間領域と分離領域とを横切っ
て、該制御ゲートが該中間領域を横切る箇所にフローテ
ィングゲートトランジスタを画定するとともに、 ・該トランジスタのフローティングゲート部分が前記中
間領域および前記制御ゲートから絶縁されるようにす
る、前記第５の工程と、 を含み、 （ｆ）前記中間領域に不純物を導入し、活性化し、拡散
させる前記第４の工程の前に、前記基板の前記上部が少
なくとも１×1016atoms/cm3の正味Ｐ型不純物濃度を有
するようにする工程を含むことを特徴とする不揮発性メ
モリセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US889454 | 1978-03-23 | ||
| US06/889,454 US4979005A (en) | 1986-07-23 | 1986-07-23 | Floating-gate memory cell with tailored doping profile |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107069A JPS63107069A (ja) | 1988-05-12 |
| JP2617477B2 true JP2617477B2 (ja) | 1997-06-04 |
Family
ID=25395122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62184661A Expired - Fee Related JP2617477B2 (ja) | 1986-07-23 | 1987-07-23 | フローティングゲート型メモリデバイスおよび不揮発性メモリセルの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4979005A (ja) |
| JP (1) | JP2617477B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03102878A (ja) * | 1989-09-18 | 1991-04-30 | Seiko Instr Inc | 電気的消去可能半導体不揮発性メモリ |
| JPH0426995A (ja) * | 1990-05-18 | 1992-01-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5355332A (en) * | 1990-10-23 | 1994-10-11 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with an array of one-transistor memory cells |
| JP3004043B2 (ja) * | 1990-10-23 | 2000-01-31 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JPH05167078A (ja) * | 1991-12-13 | 1993-07-02 | Nippon Steel Corp | 半導体装置およびその製造方法 |
| US5293331A (en) * | 1992-06-01 | 1994-03-08 | National Semiconductor Corporation | High density EEPROM cell with tunnel oxide stripe |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| US20020118850A1 (en) * | 2000-08-02 | 2002-08-29 | Yeh Jer-Liang (Andrew) | Micromachine directional microphone and associated method |
| US20080006637A1 (en) * | 2006-07-06 | 2008-01-10 | Rosa Maria Feeney | Apparatus And Method For Sorting, Holding And Laundering Articles |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4951879A (ja) * | 1972-09-20 | 1974-05-20 | ||
| US4021835A (en) * | 1974-01-25 | 1977-05-03 | Hitachi, Ltd. | Semiconductor device and a method for fabricating the same |
| US4017888A (en) * | 1975-12-31 | 1977-04-12 | International Business Machines Corporation | Non-volatile metal nitride oxide semiconductor device |
| US4377828A (en) * | 1980-12-01 | 1983-03-22 | Cubic Western Data | Ticket transport |
| US4521796A (en) * | 1980-12-11 | 1985-06-04 | General Instrument Corporation | Memory implant profile for improved channel shielding in electrically alterable read only memory semiconductor device |
| JPS57106079A (en) * | 1980-12-23 | 1982-07-01 | Toshiba Corp | Mon-volatile semiconductor memory |
| JPS5833870A (ja) * | 1981-08-24 | 1983-02-28 | Hitachi Ltd | 半導体装置 |
| JPS60182174A (ja) * | 1984-02-28 | 1985-09-17 | Nec Corp | 不揮発性半導体メモリ |
| JPH0793381B2 (ja) * | 1985-10-28 | 1995-10-09 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1986
- 1986-07-23 US US06/889,454 patent/US4979005A/en not_active Expired - Lifetime
-
1987
- 1987-07-23 JP JP62184661A patent/JP2617477B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63107069A (ja) | 1988-05-12 |
| US4979005A (en) | 1990-12-18 |
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