JP3489973B2 - 柱状構造を有する半導体装置 - Google Patents
柱状構造を有する半導体装置Info
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Description
【0001】
【発明の属する技術分野】本発明は、メモリまたはトラ
ンジスタ構造に用いられる制御可能なコンダクションデ
バイス(伝導デバイス)に関する。
ンジスタ構造に用いられる制御可能なコンダクションデ
バイス(伝導デバイス)に関する。
【0002】
【従来の技術】1996年11月15日に出願された我
々の欧州特許出願EP96308283.9号(EPC
54(3)条)には、制御電極からトンネル障壁構造を
介して電荷が書き込まれるメモリノードを備えたメモリ
デバイスが記載されている。この蓄積された電荷はソー
ス・ドレイン経路の伝導度に影響を与え、この経路の伝
導度を監視することによりデータが読み出される。この
電荷障壁構造(charge barrier configuration)は、多重
トンネル障壁(multiple tunnel barrier)により構成さ
れる。多重トンネル障壁は、シリコンの多結晶層を被覆
する5nm厚のポリシリコン層と2nm厚の窒化シリコ
ン層との交互層からなり、その一部がメモリノードとし
て機能する。他の障壁構造は、絶縁マトリクス内に分散
された、メモリノードとして機能する導電性のナノメー
タ・スケールの伝導島を有するものとして記載されてい
る。トンネル障壁構造の利点は、それがメモリの読み出
し書き込み時間を劣化させることなくメモリノードから
の漏れ電流を低減する、ということである。異なる型の
メモリデバイスが説明されている。第1の型では、制御
電極からの電荷キャリアは、制御電極に印加される電圧
に応じて、トンネル障壁構造を通過してメモリノードへ
達する。第2の型のデバイスでは、制御電極からメモリ
ノードへの電荷キャリアの移動を制御するために、トン
ネル障壁構造に対してゲートが追加されている。
々の欧州特許出願EP96308283.9号(EPC
54(3)条)には、制御電極からトンネル障壁構造を
介して電荷が書き込まれるメモリノードを備えたメモリ
デバイスが記載されている。この蓄積された電荷はソー
ス・ドレイン経路の伝導度に影響を与え、この経路の伝
導度を監視することによりデータが読み出される。この
電荷障壁構造(charge barrier configuration)は、多重
トンネル障壁(multiple tunnel barrier)により構成さ
れる。多重トンネル障壁は、シリコンの多結晶層を被覆
する5nm厚のポリシリコン層と2nm厚の窒化シリコ
ン層との交互層からなり、その一部がメモリノードとし
て機能する。他の障壁構造は、絶縁マトリクス内に分散
された、メモリノードとして機能する導電性のナノメー
タ・スケールの伝導島を有するものとして記載されてい
る。トンネル障壁構造の利点は、それがメモリの読み出
し書き込み時間を劣化させることなくメモリノードから
の漏れ電流を低減する、ということである。異なる型の
メモリデバイスが説明されている。第1の型では、制御
電極からの電荷キャリアは、制御電極に印加される電圧
に応じて、トンネル障壁構造を通過してメモリノードへ
達する。第2の型のデバイスでは、制御電極からメモリ
ノードへの電荷キャリアの移動を制御するために、トン
ネル障壁構造に対してゲートが追加されている。
【0003】電荷障壁構造は、1997年7月18日に
出願された我々の欧州特許出願EP97305399.
4号に記載のように、トランジスタのようなコントロー
ルドコンダクションデバイスに利用することもできる。
このトンネル障壁構造を用いて、ソースとドレインとの
間に伝導経路が設けられる。スイッチオンされたとき、
電荷キャリアはこのソース・ドレイン間を流れることが
できるが、スイッチオフされたときには、障壁構造が当
該経路を通る電荷漏れを阻止する。よって、大きいオン
/オフ電流比が得られる。
出願された我々の欧州特許出願EP97305399.
4号に記載のように、トランジスタのようなコントロー
ルドコンダクションデバイスに利用することもできる。
このトンネル障壁構造を用いて、ソースとドレインとの
間に伝導経路が設けられる。スイッチオンされたとき、
電荷キャリアはこのソース・ドレイン間を流れることが
できるが、スイッチオフされたときには、障壁構造が当
該経路を通る電荷漏れを阻止する。よって、大きいオン
/オフ電流比が得られる。
【0004】
【発明が解決しようとする課題】本発明は、上述したデ
バイスに対する種々の独創的な改良および変形に関する
ものである。
バイスに対する種々の独創的な改良および変形に関する
ものである。
【0005】上記した我々の欧州特許出願EP9630
8283.9号に記載の第2の型のメモリデバイスにつ
いて考えるに、そのトンネル障壁構造は、直立するピラ
ー(柱)と、これを被覆する制御電極として構成され
る。前記追加されたゲートは、メモリノードに電荷を書
き込むために、ピラー構造を介して、主として上部から
下方へ電界を印加する。上記EP97305399.4
号に記載のトランジスタのゲートの構造は、同様の方法
で、ピラー構造に対して下方へ電界を印加するように構
成されている。この構造では、メモリデバイスの場合に
はゲートとメモリノードとの間に、また、トランジスタ
の場合にはゲートとドレインとの間に、高電界が印加さ
れる。この高電界により電子・正孔の対が生成され、ゲ
ート構造の近傍に電荷が蓄積される。これにより、閉じ
込めポテンシャル(confinement potential)が遮蔽され
る。
8283.9号に記載の第2の型のメモリデバイスにつ
いて考えるに、そのトンネル障壁構造は、直立するピラ
ー(柱)と、これを被覆する制御電極として構成され
る。前記追加されたゲートは、メモリノードに電荷を書
き込むために、ピラー構造を介して、主として上部から
下方へ電界を印加する。上記EP97305399.4
号に記載のトランジスタのゲートの構造は、同様の方法
で、ピラー構造に対して下方へ電界を印加するように構
成されている。この構造では、メモリデバイスの場合に
はゲートとメモリノードとの間に、また、トランジスタ
の場合にはゲートとドレインとの間に、高電界が印加さ
れる。この高電界により電子・正孔の対が生成され、ゲ
ート構造の近傍に電荷が蓄積される。これにより、閉じ
込めポテンシャル(confinement potential)が遮蔽され
る。
【0006】
【課題を解決するための手段】これらの問題を解決する
ため、本発明は、その第1の見地において、側壁と頂部
表面とを有する直立ピラー構造と、このピラー構造の側
壁に沿ったサイドゲート構造とを備え、前記直立ピラー
構造は、電子のトンネリングを阻止する、低い障壁高さ
を有する寸法的に広い第1の障壁成分と、巨視的な量子
トンネリングを阻止する、前記第1の障壁成分と比べて
高い障壁高さを有する少なくとも1つの狭い第2の障壁
成分とにより構成されるエネルギーバンドプロファイル
をもたらす、比較的導電性の材料の領域と非導電性の材
料の領域とを有し、第1の状態では、ピラー構造を通し
て電荷キャリアフローが発生可能であり、第2の状態で
は、それらの領域が、ピラー構造を通る電荷キャリアフ
ローを阻止するトンネル障壁構造を呈し、前記サイドゲ
ート構造は、側壁を介してピラー構造に電界を印加する
ことによりその電気伝導度を制御するよう構成される。
ため、本発明は、その第1の見地において、側壁と頂部
表面とを有する直立ピラー構造と、このピラー構造の側
壁に沿ったサイドゲート構造とを備え、前記直立ピラー
構造は、電子のトンネリングを阻止する、低い障壁高さ
を有する寸法的に広い第1の障壁成分と、巨視的な量子
トンネリングを阻止する、前記第1の障壁成分と比べて
高い障壁高さを有する少なくとも1つの狭い第2の障壁
成分とにより構成されるエネルギーバンドプロファイル
をもたらす、比較的導電性の材料の領域と非導電性の材
料の領域とを有し、第1の状態では、ピラー構造を通し
て電荷キャリアフローが発生可能であり、第2の状態で
は、それらの領域が、ピラー構造を通る電荷キャリアフ
ローを阻止するトンネル障壁構造を呈し、前記サイドゲ
ート構造は、側壁を介してピラー構造に電界を印加する
ことによりその電気伝導度を制御するよう構成される。
【0007】本発明によるデバイスは、ピラー構造を通
過する経路に沿って流れる電荷キャリアを受け取るメモ
リノードを備えたメモリに用いることができる。当該経
路に沿った電荷キャリアフローを制御するようサイドゲ
ートを操作することにより、ノードに蓄積された電荷を
制御することができる。
過する経路に沿って流れる電荷キャリアを受け取るメモ
リノードを備えたメモリに用いることができる。当該経
路に沿った電荷キャリアフローを制御するようサイドゲ
ートを操作することにより、ノードに蓄積された電荷を
制御することができる。
【0008】このデバイスは、また、トランジスタとし
て動作させることもできる。トランジスタでは、ピラー
構造を通ってソース・ドレイン電荷キャリアフロー経路
が設けられるよう、ソース領域およびドレイン領域が設
けられ、サイドゲートが当該経路の電荷キャリアフロー
を制御するように操作される。
て動作させることもできる。トランジスタでは、ピラー
構造を通ってソース・ドレイン電荷キャリアフロー経路
が設けられるよう、ソース領域およびドレイン領域が設
けられ、サイドゲートが当該経路の電荷キャリアフロー
を制御するように操作される。
【0009】サイドゲート構造はショットキゲートまた
は接合ゲートにより構成してもよい。
は接合ゲートにより構成してもよい。
【0010】上記EP96308283.9号に記載さ
れたメモリデバイスの一実施例は不揮発性のものであ
る。その障壁構造は、30nm厚の非ドープシリコン層
間に配置された5nm厚の絶縁窒化シリコン障壁を有す
る。その結果得られるエネルギーバンドプロファイル
は、次のようなものとなる。すなわち、メモリノードに
蓄積された電荷は、メモリデバイスに対して制御電荷が
印加されないときに、当該障壁構造により保持される。
れたメモリデバイスの一実施例は不揮発性のものであ
る。その障壁構造は、30nm厚の非ドープシリコン層
間に配置された5nm厚の絶縁窒化シリコン障壁を有す
る。その結果得られるエネルギーバンドプロファイル
は、次のようなものとなる。すなわち、メモリノードに
蓄積された電荷は、メモリデバイスに対して制御電荷が
印加されないときに、当該障壁構造により保持される。
【0011】本発明は、改良された不揮発性の構造を提
供する。本発明の他の見地によれば、次のようなメモリ
デバイスが提供される。すなわち、このメモリデバイス
は、比較的導電性の材料の領域と非導電性の材料の領域
とを有し、第1の状態ではピラー構造を通って電荷キャ
リアフローが発生可能であり、第2の状態では当該構造
の電荷キャリアフローを阻止するトンネル障壁構造を当
該領域が呈する障壁構造と、当該構造を通る経路に沿っ
て移動する電荷キャリアを受け取るメモリノードと、当
該構造を通過して前記ノードに蓄積されるように前記経
路に対して電荷キャリアを供給する制御電極とを備え、
それぞれメモリノードと制御電極に隣接した寸法的に比
較的狭い障壁成分と、当該狭い障壁成分間の寸法的に比
較的広い障壁成分とからなり、この障壁成分が当該ノー
ドでの不揮発性電荷蓄積をもたらすよう構成されたエネ
ルギープロファイルをもたらすよう前記非導電性の材料
の領域が構成される。
供する。本発明の他の見地によれば、次のようなメモリ
デバイスが提供される。すなわち、このメモリデバイス
は、比較的導電性の材料の領域と非導電性の材料の領域
とを有し、第1の状態ではピラー構造を通って電荷キャ
リアフローが発生可能であり、第2の状態では当該構造
の電荷キャリアフローを阻止するトンネル障壁構造を当
該領域が呈する障壁構造と、当該構造を通る経路に沿っ
て移動する電荷キャリアを受け取るメモリノードと、当
該構造を通過して前記ノードに蓄積されるように前記経
路に対して電荷キャリアを供給する制御電極とを備え、
それぞれメモリノードと制御電極に隣接した寸法的に比
較的狭い障壁成分と、当該狭い障壁成分間の寸法的に比
較的広い障壁成分とからなり、この障壁成分が当該ノー
ドでの不揮発性電荷蓄積をもたらすよう構成されたエネ
ルギープロファイルをもたらすよう前記非導電性の材料
の領域が構成される。
【0012】我々の上記EP97305399.4号に
記載されたトランジスタの一実施例は、ラテラル構造(l
ateral structure)を有する。ソースとドレインとは横
方向に離れ、これらの間にゲートが配置される。
記載されたトランジスタの一実施例は、ラテラル構造(l
ateral structure)を有する。ソースとドレインとは横
方向に離れ、これらの間にゲートが配置される。
【0013】他の見地による本発明は、この汎用のラテ
ラル構造の改良されたデバイスを提供する。さらに他の
見地による本発明によれば、制御可能な伝導デバイスを
提供するものであり、これは、基板と、この基板上に横
方向に離れて配置された複数の制御素子と、これらの制
御素子の間に延びてこれらに電気的に接続されたチャン
ネル構造と、ゲート領域とを備え、このチャンネル構造
は、比較的導電性の材料の領域と非導電性の材料の領域
とからなり、第1の状態で電荷キャリアフローは当該構
造を通って発生可能であり、第2の状態では、当該領域
が電荷キャリアフローを阻止するトンネル障壁構造を呈
し、前記ゲート領域はチャンネル構造に電界を印加して
その電気伝導度を制御するように構成され、前記チャン
ネル構造は基板上で前記制御素子の一方の下に重なると
ともに、前記制御素子の他方の上に重なるよう構成され
る。
ラル構造の改良されたデバイスを提供する。さらに他の
見地による本発明によれば、制御可能な伝導デバイスを
提供するものであり、これは、基板と、この基板上に横
方向に離れて配置された複数の制御素子と、これらの制
御素子の間に延びてこれらに電気的に接続されたチャン
ネル構造と、ゲート領域とを備え、このチャンネル構造
は、比較的導電性の材料の領域と非導電性の材料の領域
とからなり、第1の状態で電荷キャリアフローは当該構
造を通って発生可能であり、第2の状態では、当該領域
が電荷キャリアフローを阻止するトンネル障壁構造を呈
し、前記ゲート領域はチャンネル構造に電界を印加して
その電気伝導度を制御するように構成され、前記チャン
ネル構造は基板上で前記制御素子の一方の下に重なると
ともに、前記制御素子の他方の上に重なるよう構成され
る。
【0014】本デバイスは、トランジスタまたはメモリ
デバイスとして構成することができる。よって、前記制
御素子はソース領域およびドレイン領域であってよく、
または、それらの一方はメモリノードであってもよい。
デバイスとして構成することができる。よって、前記制
御素子はソース領域およびドレイン領域であってよく、
または、それらの一方はメモリノードであってもよい。
【0015】
【発明の実施の形態】本発明のより一層の理解のため
に、以下、本発明の実施例について添付図面を参照しな
がら例示的に説明する。
に、以下、本発明の実施例について添付図面を参照しな
がら例示的に説明する。
【0016】図1は、我々の上記EP9730539
9.4号に記載されたトランジスタデバイスの一例をそ
の断面として示す。このデバイスは基板1を有し、ドレ
イン領域2はnドープされたポリシリコンの層からな
り、この上に多層構造3が設けられる。この多層構造3
が多重トンネル接合構造をもたらす。層構造3は、ポリ
シリコンと窒化シリコンのような比較的導電性の材料と
非導電性の材料との交互の層からなる。この多重層構造
3上にはゲート領域4a,4bが設けられ、両ゲート領
域間にソース領域5が配置される。ソースおよびゲート
領域4,5は、nドープされたポリシリコンにより構成
しうる。使用時、この構造の層の面を横切って、ドレイ
ン2からソース5への経路Pに沿って電流が流れる。ゲ
ート4a,4bに印加される電圧はドレイン/ソース電
流を制御する。
9.4号に記載されたトランジスタデバイスの一例をそ
の断面として示す。このデバイスは基板1を有し、ドレ
イン領域2はnドープされたポリシリコンの層からな
り、この上に多層構造3が設けられる。この多層構造3
が多重トンネル接合構造をもたらす。層構造3は、ポリ
シリコンと窒化シリコンのような比較的導電性の材料と
非導電性の材料との交互の層からなる。この多重層構造
3上にはゲート領域4a,4bが設けられ、両ゲート領
域間にソース領域5が配置される。ソースおよびゲート
領域4,5は、nドープされたポリシリコンにより構成
しうる。使用時、この構造の層の面を横切って、ドレイ
ン2からソース5への経路Pに沿って電流が流れる。ゲ
ート4a,4bに印加される電圧はドレイン/ソース電
流を制御する。
【0017】多層構造3を参照するに、これは、電気絶
縁性の窒化シリコン材料の層7の間に配置された導電性
のポリシリコン層6からなる。絶縁層7は、典型的には
3nmのオーダーの厚さであり、図2(a)に示すよう
なエネルギーバンド図をもたらす。絶縁層7は、個々の
層7の幅に対応した比較的狭い幅寸法w、かつ高さBの
比較的高い障壁8をもたらす。この例では、幅寸法wは
3nmのオーダーである。個々の障壁8の間隔は、導電
性シリコン材料の層6の厚さによって決まる。層構造3
の頂部および底部の近くでは、層6は50nmのオーダ
ーの厚さW1を有し、その積層体(stack)の中央領域で
は、層6は5nmのオーダーの厚さW2を有する。
縁性の窒化シリコン材料の層7の間に配置された導電性
のポリシリコン層6からなる。絶縁層7は、典型的には
3nmのオーダーの厚さであり、図2(a)に示すよう
なエネルギーバンド図をもたらす。絶縁層7は、個々の
層7の幅に対応した比較的狭い幅寸法w、かつ高さBの
比較的高い障壁8をもたらす。この例では、幅寸法wは
3nmのオーダーである。個々の障壁8の間隔は、導電
性シリコン材料の層6の厚さによって決まる。層構造3
の頂部および底部の近くでは、層6は50nmのオーダ
ーの厚さW1を有し、その積層体(stack)の中央領域で
は、層6は5nmのオーダーの厚さW2を有する。
【0018】層構造3の層は、集合として、障壁高さb
をもたらす。この障壁高さbは、個々の層の障壁高さB
に比べて低いが全体の多層構造3の幅WTに対応するそ
の物理的な寸法に関連して比較的広い。
をもたらす。この障壁高さbは、個々の層の障壁高さB
に比べて低いが全体の多層構造3の幅WTに対応するそ
の物理的な寸法に関連して比較的広い。
【0019】本デバイスに対してソース・ドレイン電圧
が印加されると、多層構造3のエネルギー図は、図2
(b)に示す構造となる。電子は、比較的狭い障壁wを
トンネリングしながら、ソース・ドレイン電圧により与
えられたポテンシャル勾配を降下し、ソース5からドレ
イン2へ通過することができることが分かる。
が印加されると、多層構造3のエネルギー図は、図2
(b)に示す構造となる。電子は、比較的狭い障壁wを
トンネリングしながら、ソース・ドレイン電圧により与
えられたポテンシャル勾配を降下し、ソース5からドレ
イン2へ通過することができることが分かる。
【0020】図2(a)に示した構造において、ソース
・ドレイン電圧が0の場合、層構造3により集合的に与
えられる比較的広いが低い障壁bは、比較的高いが狭い
高さBの障壁8と相まって、ドレイン2とソース5との
間の電荷キャリア導通を阻止する障壁構造をもたらす。
広い障壁bは、ソース・ドレイン間の電子のトンネリン
グを阻止し、さらに、離隔した個々の障壁8は、巨視的
な(macroscopic)量子トンネリングを阻止する電子トラ
ップをもたらす。積層体の頂部および底部の障壁が積層
体の内側の層の間隔W2より広い間隔W1で離隔されてい
るという事実は、広い障壁の高さbに寄与する。
・ドレイン電圧が0の場合、層構造3により集合的に与
えられる比較的広いが低い障壁bは、比較的高いが狭い
高さBの障壁8と相まって、ドレイン2とソース5との
間の電荷キャリア導通を阻止する障壁構造をもたらす。
広い障壁bは、ソース・ドレイン間の電子のトンネリン
グを阻止し、さらに、離隔した個々の障壁8は、巨視的
な(macroscopic)量子トンネリングを阻止する電子トラ
ップをもたらす。積層体の頂部および底部の障壁が積層
体の内側の層の間隔W2より広い間隔W1で離隔されてい
るという事実は、広い障壁の高さbに寄与する。
【0021】ソース・ドレイン電圧が印加されると、従
来のトランジスタの様式でドレインからソースへへ伝導
が生じ、毎秒〜1013乗個からなる従来の電流が流れ
る。経路に沿った伝導は、ゲート4に対してゲート電圧
を印加することにより制御できる。ゲート電圧は、ゲー
ト電圧に依存した量だけ、ソース・ドレイン間の伝導経
路Pの幅を”ピンチ”させる電界を生じさせる。しか
し、この構成における問題は、ゲート4とドレイン2の
間に比較的高い電界が印加されるということである。こ
の高い電界は電界誘起された電子・正孔対を生成させ、
ゲート4近くでのキャリアの蓄積により閉じ込めポテン
シャルを遮蔽する。
来のトランジスタの様式でドレインからソースへへ伝導
が生じ、毎秒〜1013乗個からなる従来の電流が流れ
る。経路に沿った伝導は、ゲート4に対してゲート電圧
を印加することにより制御できる。ゲート電圧は、ゲー
ト電圧に依存した量だけ、ソース・ドレイン間の伝導経
路Pの幅を”ピンチ”させる電界を生じさせる。しか
し、この構成における問題は、ゲート4とドレイン2の
間に比較的高い電界が印加されるということである。こ
の高い電界は電界誘起された電子・正孔対を生成させ、
ゲート4近くでのキャリアの蓄積により閉じ込めポテン
シャルを遮蔽する。
【0022】我々の上記EP96308283.9号の
図29に対応するメモリデバイスの実施例について、図
3を参照しながら以下に説明する。このメモリデバイス
は、断面で示され、シリコン基板1上に形成される。こ
のデバイスは、5nmのポリシリコン層としてメモリノ
ード10を有し、その上に図1に示したものとほぼ同
じ、多重トンネル障壁構造をもたらす層構造3が設けら
れる。層構造3は、前述した方法で、シリコンと窒化シ
リコンとの交互層で形成される。n型シリコンの30n
mの厚さの層11としての制御電極から、層構造3を介
して、メモリノード10へ電荷キャリアを書き込むこと
ができる。制御電極11は、30nm厚の真性(intrins
ic)シリコンの導電性層12上に形成される。制御電極
11は、電気絶縁性の二酸化シリコン層13,14内に
密閉される。
図29に対応するメモリデバイスの実施例について、図
3を参照しながら以下に説明する。このメモリデバイス
は、断面で示され、シリコン基板1上に形成される。こ
のデバイスは、5nmのポリシリコン層としてメモリノ
ード10を有し、その上に図1に示したものとほぼ同
じ、多重トンネル障壁構造をもたらす層構造3が設けら
れる。層構造3は、前述した方法で、シリコンと窒化シ
リコンとの交互層で形成される。n型シリコンの30n
mの厚さの層11としての制御電極から、層構造3を介
して、メモリノード10へ電荷キャリアを書き込むこと
ができる。制御電極11は、30nm厚の真性(intrins
ic)シリコンの導電性層12上に形成される。制御電極
11は、電気絶縁性の二酸化シリコン層13,14内に
密閉される。
【0023】ポリシリコン材料のゲート電極15は、層
構造に対して主として下方へ電界を印加するように、層
構造3を被覆し、これにより、層3により与えられたポ
テンシャル障壁構造を選択的に上下させて、メモリノー
ド10に電荷を選択的に書き込むことができる。ポリシ
リコンゲート15は、二酸化シリコン13,14により
制御電極11から電気的に絶縁される。このゲート15
は、また、厚い酸化層16により層構造3の側縁から絶
縁される。層構造3の側縁を通して、ゲート15からは
有為な電界は入らず、伝導度を制御する電界(the condu
ction controlling field)は層構造の最頂部表面から下
方へ入る。
構造に対して主として下方へ電界を印加するように、層
構造3を被覆し、これにより、層3により与えられたポ
テンシャル障壁構造を選択的に上下させて、メモリノー
ド10に電荷を選択的に書き込むことができる。ポリシ
リコンゲート15は、二酸化シリコン13,14により
制御電極11から電気的に絶縁される。このゲート15
は、また、厚い酸化層16により層構造3の側縁から絶
縁される。層構造3の側縁を通して、ゲート15からは
有為な電界は入らず、伝導度を制御する電界(the condu
ction controlling field)は層構造の最頂部表面から下
方へ入る。
【0024】メモリノード10は、従来のドーピング技
術により基板内に打ち込まれたソース17およびドレイ
ン18の間の電流フローを制御するための電界効果(fie
ld effect)ゲートとして機能する。伝導経路19はソー
ス17とドレイン18の間に延び、その伝導度は、メモ
リノード10に蓄積された電荷のレベルに依存して変化
する。制御電極11とメモリノード10の間に多重トン
ネル接合を設けるために多層構造3を用いることは、ノ
ード10からの漏れ電流を極端に小さくする。しかし、
ゲート電極15は制御電極11の下で効果的にポテンシ
ャル障壁構造を上げたり下げたりせず、ゲート領域とメ
モリノード10との間の領域の電界を上げる。
術により基板内に打ち込まれたソース17およびドレイ
ン18の間の電流フローを制御するための電界効果(fie
ld effect)ゲートとして機能する。伝導経路19はソー
ス17とドレイン18の間に延び、その伝導度は、メモ
リノード10に蓄積された電荷のレベルに依存して変化
する。制御電極11とメモリノード10の間に多重トン
ネル接合を設けるために多層構造3を用いることは、ノ
ード10からの漏れ電流を極端に小さくする。しかし、
ゲート電極15は制御電極11の下で効果的にポテンシ
ャル障壁構造を上げたり下げたりせず、ゲート領域とメ
モリノード10との間の領域の電界を上げる。
【0025】本発明は、図1の原理に従うトランジスタ
として、または、図4(a)(b)を参照して以下に説
明する図3の原理に従うメモリデバイスとして利用でき
る改良されたゲートを提供する。図4(a)は、図1を
参照して説明した原理に従って動作するトランジスタに
関する改良されたゲート構造を示し、図4(b)は、図
3のメモリの原理に従って動作するメモリデバイスに適
用される同じゲート構造を示す。
として、または、図4(a)(b)を参照して以下に説
明する図3の原理に従うメモリデバイスとして利用でき
る改良されたゲートを提供する。図4(a)は、図1を
参照して説明した原理に従って動作するトランジスタに
関する改良されたゲート構造を示し、図4(b)は、図
3のメモリの原理に従って動作するメモリデバイスに適
用される同じゲート構造を示す。
【0026】図4(a)(b)に示された層構造3は、
基板1から直立したピラー20として構成され、ピラー
の回りに拡がった頂部表面21および周囲側壁22を有
する。本発明によれば、サイドゲート23は、側壁22
に沿って形成され、選択的に障壁構造を上下させること
により、側壁を介してピラー構造内に電界を生成してそ
の伝導度を制御する。サイドゲート23により、頂部表
面21から有為な制御電界が印加されることはない。
基板1から直立したピラー20として構成され、ピラー
の回りに拡がった頂部表面21および周囲側壁22を有
する。本発明によれば、サイドゲート23は、側壁22
に沿って形成され、選択的に障壁構造を上下させること
により、側壁を介してピラー構造内に電界を生成してそ
の伝導度を制御する。サイドゲート23により、頂部表
面21から有為な制御電界が印加されることはない。
【0027】使用時、頂部表面21上に形成された電極
から垂直にピラー構造を通って電荷キャリアが流れる。
図4(a)に示した本発明によるトランジスタでは、頂
部電極は、図1を参照して前述した方法で動作可能なソ
ース5からなり、ピラーの下面にドレイン2が設けられ
る。しかし、本デバイスが図4(b)に示したようなメ
モリとして構成される場合、頂部電極は図3で前述した
制御電極11として動作し、ピラー構造の下面にはメモ
リノード10が配置される。メモリノード10に蓄積さ
れた電荷は、図3で説明した方法で、基板1に形成され
たソース領域17とドレイン領域18との間の経路19
の伝導度を制御する。
から垂直にピラー構造を通って電荷キャリアが流れる。
図4(a)に示した本発明によるトランジスタでは、頂
部電極は、図1を参照して前述した方法で動作可能なソ
ース5からなり、ピラーの下面にドレイン2が設けられ
る。しかし、本デバイスが図4(b)に示したようなメ
モリとして構成される場合、頂部電極は図3で前述した
制御電極11として動作し、ピラー構造の下面にはメモ
リノード10が配置される。メモリノード10に蓄積さ
れた電荷は、図3で説明した方法で、基板1に形成され
たソース領域17とドレイン領域18との間の経路19
の伝導度を制御する。
【0028】サイドゲート23は、二酸化シリコンで構
成できる電気絶縁層24上に例えば導電性ポリシリコン
材料により形成される。このサイドゲート23は、最頂
部電極5,11により占拠される領域内には延出せず、
ゲート電圧は、高電界領域を低減するように障壁構造に
対して動作する。
成できる電気絶縁層24上に例えば導電性ポリシリコン
材料により形成される。このサイドゲート23は、最頂
部電極5,11により占拠される領域内には延出せず、
ゲート電圧は、高電界領域を低減するように障壁構造に
対して動作する。
【0029】層6,7は、典型的には、図1で前述した
厚さおよび組成で形成される。その結果、頂部電極5,
11またはサイドゲート23に対して電圧が印加されな
いとき、本デバイスのエネルギーバンド構造は図5に示
したようになる。絶縁層7は、個々の層7の幅に対応す
る比較的狭い幅寸法wの比較的高い障壁8をもたらす。
この例では、幅寸法wは、3nm以下のオーダーであ
り、典型的には2nmのオーダーである。
厚さおよび組成で形成される。その結果、頂部電極5,
11またはサイドゲート23に対して電圧が印加されな
いとき、本デバイスのエネルギーバンド構造は図5に示
したようになる。絶縁層7は、個々の層7の幅に対応す
る比較的狭い幅寸法wの比較的高い障壁8をもたらす。
この例では、幅寸法wは、3nm以下のオーダーであ
り、典型的には2nmのオーダーである。
【0030】個々の障壁8の間隔は、導電性シリコン材
料の層6の厚さにより決まる。層構造3の頂部および底
部の近くでは、層6の厚さwは50nmのオーダーであ
り、当該積層体の中央領域での層6の厚さW2は10n
m以下、例えば5nmのオーダーである。
料の層6の厚さにより決まる。層構造3の頂部および底
部の近くでは、層6の厚さwは50nmのオーダーであ
り、当該積層体の中央領域での層6の厚さW2は10n
m以下、例えば5nmのオーダーである。
【0031】構造3の複数の層は、それら集合として、
個々の層の障壁高さBに比べて低いが全体の多層構造3
の幅WTに対応するその物理的寸法に関連した比較的広
い障壁高さbをもたらす。
個々の層の障壁高さBに比べて低いが全体の多層構造3
の幅WTに対応するその物理的寸法に関連した比較的広
い障壁高さbをもたらす。
【0032】サイドゲート23に電圧を印加すると、図
5に示した全体のエネルギーバンド図が上下する。頂部
電極5,11に電圧を印加すると、図2(b)に示した
方法でこのバンド図が変形し、電荷キャリアが頂部電極
5,11からピラー構造を下方へ通過して、本デバイス
が何かに応じて、ドレイン2またはメモリノード10に
達する。頂部電極5,11に電圧が印加されないとき
は、障壁構造はピラー構造の頂部と底部との間の経路に
沿った電荷の漏れを阻止する。
5に示した全体のエネルギーバンド図が上下する。頂部
電極5,11に電圧を印加すると、図2(b)に示した
方法でこのバンド図が変形し、電荷キャリアが頂部電極
5,11からピラー構造を下方へ通過して、本デバイス
が何かに応じて、ドレイン2またはメモリノード10に
達する。頂部電極5,11に電圧が印加されないとき
は、障壁構造はピラー構造の頂部と底部との間の経路に
沿った電荷の漏れを阻止する。
【0033】図4(b)に示したようなメモリとして使
用される場合、本デバイスは、高速のスタティックラン
ダムアクセスメモリとして動作する。障壁高さbは約
0.2Vという小さいビルトインポテンシャルをもたら
し、制御電極11およびメモリノード10をゼロバイア
スする条件下でゲート電極23に必要な閾値電圧は−
1.0Vである。ピラー構造により与えられる全体の障
壁の高さはゲート23に印加されるバイアスにより制御
される。ゲート電極23に約−4.0Vの負のゲートバ
イアスを与えると、蓄積電荷がメモリノード10に保持
される。この負のゲートバイアスは約3eVのポテンシ
ャル障壁を生成する。この高さは、約10年の期間にわ
たって当該ノードに蓄積電子を維持するに充分である。
用される場合、本デバイスは、高速のスタティックラン
ダムアクセスメモリとして動作する。障壁高さbは約
0.2Vという小さいビルトインポテンシャルをもたら
し、制御電極11およびメモリノード10をゼロバイア
スする条件下でゲート電極23に必要な閾値電圧は−
1.0Vである。ピラー構造により与えられる全体の障
壁の高さはゲート23に印加されるバイアスにより制御
される。ゲート電極23に約−4.0Vの負のゲートバ
イアスを与えると、蓄積電荷がメモリノード10に保持
される。この負のゲートバイアスは約3eVのポテンシ
ャル障壁を生成する。この高さは、約10年の期間にわ
たって当該ノードに蓄積電子を維持するに充分である。
【0034】情報を書き込むには、ゲート23に印加す
る電圧を0に維持し、制御電極11に対して1.0Vの
バイアス電圧を印加する。このとき、ピラーの全体の障
壁構造は図2(b)に示したように下方に傾いた傾斜を
示し、その結果、電子は個々の障壁8をトンネリングし
てメモリノード10へ達することができる。情報を読み
出すには、ゲート電極23に−3.0Vの電圧を印加す
ると共に、図3で前述した方法で、チャンネル19を流
れるソース・ドレイン電流を監視する。
る電圧を0に維持し、制御電極11に対して1.0Vの
バイアス電圧を印加する。このとき、ピラーの全体の障
壁構造は図2(b)に示したように下方に傾いた傾斜を
示し、その結果、電子は個々の障壁8をトンネリングし
てメモリノード10へ達することができる。情報を読み
出すには、ゲート電極23に−3.0Vの電圧を印加す
ると共に、図3で前述した方法で、チャンネル19を流
れるソース・ドレイン電流を監視する。
【0035】本デバイスを図4(a)に示したようなト
ランジスタとして用いる場合、すなわち、頂部電極5が
ソース、下面領域2がドレインを構成する場合、本デバ
イスは、高速なノーマリオンのトランジスタとして動作
する。このようなトランジスタのより実際的な例を、図
6を参照して以下に説明する。
ランジスタとして用いる場合、すなわち、頂部電極5が
ソース、下面領域2がドレインを構成する場合、本デバ
イスは、高速なノーマリオンのトランジスタとして動作
する。このようなトランジスタのより実際的な例を、図
6を参照して以下に説明する。
【0036】図6(b)に示すように、基板として機能
するシリコンウェハ25に、熱的成長した二酸化シリコ
ン層1を設ける。ドレイン2は、酸化シリコン層1上に
形成されたn+ポリシリコン層からなる。このドレイン
は、二酸化シリコンの電気絶縁層26により密閉され
る。
するシリコンウェハ25に、熱的成長した二酸化シリコ
ン層1を設ける。ドレイン2は、酸化シリコン層1上に
形成されたn+ポリシリコン層からなる。このドレイン
は、二酸化シリコンの電気絶縁層26により密閉され
る。
【0037】多重トンネル接合構造をもたらす層構造3
は、ドレイン2を被覆するように形成される。層構造3
は、ドレイン領域2から直立するようにピラー20とし
て形成され、絶縁二酸化シリコン層24により囲まれ
る。ソース5は、ピラー20の頂部表面を被覆するn+
ポリシリコン層からなる。
は、ドレイン2を被覆するように形成される。層構造3
は、ドレイン領域2から直立するようにピラー20とし
て形成され、絶縁二酸化シリコン層24により囲まれ
る。ソース5は、ピラー20の頂部表面を被覆するn+
ポリシリコン層からなる。
【0038】ゲート23は、保護絶縁層24と接して、
ピラー20の側壁22との境を形成するが、頂部表面2
1は被覆しない。
ピラー20の側壁22との境を形成するが、頂部表面2
1は被覆しない。
【0039】この構造は、以下に詳述する保護絶縁層2
7によって被覆される。図6(a)から分かるように、
酸化層27にコンタクト窓が形成され、ソース電極28
S,ドレイン電極28Dおよびゲート電極28Gが外部
との接続に供される。
7によって被覆される。図6(a)から分かるように、
酸化層27にコンタクト窓が形成され、ソース電極28
S,ドレイン電極28Dおよびゲート電極28Gが外部
との接続に供される。
【0040】図6に示したデバイスの製造方法を、以
下、図7を参照して説明する。
下、図7を参照して説明する。
【0041】図7(a)を参照するに、開始材料はシリ
コンウェハ25であり、これを1000°Cで熱酸化し
てSiO2の600nm層1を形成する。この層は絶縁
基板として機能する。ついで、ドレイン形成のために用
いる層2をSiO2層1上に形成する。この層2は、低
圧化学蒸着(LPCVD)により反応室(reactor)内で
成長させた10nm厚のポリシリコンからなる。次に、
10nmの厚さの二酸化シリコン層を層2の表面上に成
長させる。次に、砒素イオンを層2内に打ち込むことに
より、ドレインとして用いることができるn+ドープさ
れた導電層を形成する。砒素イオンは、酸化層に25K
eVのオーダーのエネルギーで、3×1015cm-2の照
射量(dosage)で打ち込む(図示せず)。この酸化層は、
次に、20:1のRHF溶液を用いるウェットエッチン
グにより除去する。
コンウェハ25であり、これを1000°Cで熱酸化し
てSiO2の600nm層1を形成する。この層は絶縁
基板として機能する。ついで、ドレイン形成のために用
いる層2をSiO2層1上に形成する。この層2は、低
圧化学蒸着(LPCVD)により反応室(reactor)内で
成長させた10nm厚のポリシリコンからなる。次に、
10nmの厚さの二酸化シリコン層を層2の表面上に成
長させる。次に、砒素イオンを層2内に打ち込むことに
より、ドレインとして用いることができるn+ドープさ
れた導電層を形成する。砒素イオンは、酸化層に25K
eVのオーダーのエネルギーで、3×1015cm-2の照
射量(dosage)で打ち込む(図示せず)。この酸化層は、
次に、20:1のRHF溶液を用いるウェットエッチン
グにより除去する。
【0042】その後、層2上に多層構造3を形成する。
多層構造3は、シリコン層6と窒化シリコン層7との積
層体からなる。初め、シリコン層61を比較的大きい厚
さW1で形成し、次に、積層体の大部分について、層62
をW2=5nmのオーダーの厚さで形成する。さらに、
当該積層体の頂部に、厚さW1の少なくとも1層の層61
を形成する。この例では、頂部に2層の層61を形成す
る。これは、図7(a)に示した断面の拡大細部に詳細
に見ることができる。
多層構造3は、シリコン層6と窒化シリコン層7との積
層体からなる。初め、シリコン層61を比較的大きい厚
さW1で形成し、次に、積層体の大部分について、層62
をW2=5nmのオーダーの厚さで形成する。さらに、
当該積層体の頂部に、厚さW1の少なくとも1層の層61
を形成する。この例では、頂部に2層の層61を形成す
る。これは、図7(a)に示した断面の拡大細部に詳細
に見ることができる。
【0043】層6,7は、LPCVD反応室内で形成す
る。この工程は、M.MoslehiおよびK.C. Saraswat, IEEE
Trans. Electron Devices, ED. 32, p 106 (1985)に詳
細に記載されているようなシリコンの熱窒化処理(therm
al nitridation)を含み、薄いトンネル接合を形成す
る。ここに、窒化物の障壁厚さが成長温度に依存して約
2〜3nmに自己制限され、トンネル障壁高さは2eV
のオーダーとなる。
る。この工程は、M.MoslehiおよびK.C. Saraswat, IEEE
Trans. Electron Devices, ED. 32, p 106 (1985)に詳
細に記載されているようなシリコンの熱窒化処理(therm
al nitridation)を含み、薄いトンネル接合を形成す
る。ここに、窒化物の障壁厚さが成長温度に依存して約
2〜3nmに自己制限され、トンネル障壁高さは2eV
のオーダーとなる。
【0044】層構造3は次のようにして反復的に形成す
る。まず、LPCVD反応室内の770°CのSiH4
ガスの中でシリコン層を成長させて、図7(a)に示す
ような関連する層のためにシリコンの適当な厚さを得
る。その後、この成長させたシリコンの表面を、反応室
内の1Torrの100%NH3ガス状雰囲気の中で20分
間930°Cで、直接、窒化シリコンに変換する。次
に、同じ室内でこの窒化シリコン上に別のシリコン層を
成長させ、上記工程を繰り返す。したがって、酸化シリ
コンを全く含まない純粋な窒化シリコンが、順次成長さ
せた層7に形成される。
る。まず、LPCVD反応室内の770°CのSiH4
ガスの中でシリコン層を成長させて、図7(a)に示す
ような関連する層のためにシリコンの適当な厚さを得
る。その後、この成長させたシリコンの表面を、反応室
内の1Torrの100%NH3ガス状雰囲気の中で20分
間930°Cで、直接、窒化シリコンに変換する。次
に、同じ室内でこの窒化シリコン上に別のシリコン層を
成長させ、上記工程を繰り返す。したがって、酸化シリ
コンを全く含まない純粋な窒化シリコンが、順次成長さ
せた層7に形成される。
【0045】次に、ポリシリコン層5を、LPCVDに
より10nmの厚さで成長させる。次に、この層5の上
に、10nmのオーダーの厚さの二酸化シリコン層を成
長させる。この酸化層に5×1015cm-2の照射量で、
かつ25KeVのエネルギーで砒素イオンを打ち込む
(図示せず)。これにより、シリコン層5を大量ドープ
されたn型層に変換する。次に、800°Cで1分間、
熱アニーリングを行い、砒素イオンを活性化して、層5
に大量nドープされた電気的特性をもたせる。この層5
は、後に、本デバイスのソースとするために用いられ
る。次に、層5の上に100nm厚の酸化シリコン層3
0を成長させる。
より10nmの厚さで成長させる。次に、この層5の上
に、10nmのオーダーの厚さの二酸化シリコン層を成
長させる。この酸化層に5×1015cm-2の照射量で、
かつ25KeVのエネルギーで砒素イオンを打ち込む
(図示せず)。これにより、シリコン層5を大量ドープ
されたn型層に変換する。次に、800°Cで1分間、
熱アニーリングを行い、砒素イオンを活性化して、層5
に大量nドープされた電気的特性をもたせる。この層5
は、後に、本デバイスのソースとするために用いられ
る。次に、層5の上に100nm厚の酸化シリコン層3
0を成長させる。
【0046】図7(b)を参照するに、酸化シリコン層
30は、次に、光学リソグラフィと、CHF3およびア
ルゴンガスの雰囲気中でのドライエッチング法とを用い
て、それ自体既知の方法でパターン化される。ついで、
フォトレジストおよびパターン層30をマスクとして用
いて、CF4ガス中で、従来のドライエッチング法によ
り、層5および層3をパターン化する。
30は、次に、光学リソグラフィと、CHF3およびア
ルゴンガスの雰囲気中でのドライエッチング法とを用い
て、それ自体既知の方法でパターン化される。ついで、
フォトレジストおよびパターン層30をマスクとして用
いて、CF4ガス中で、従来のドライエッチング法によ
り、層5および層3をパターン化する。
【0047】次に、別のパターン化工程において、従来
の光学リソグラフィとCF4ガスの雰囲気中でのドライ
エッチングとを用いて層2をエッチングすることによ
り、図7(b)に示すようなパターンを形成する。この
ようにして、層構造3は、ドレイン領域2から直立し
た、頂部表面21と側壁22とを有するピラー20の形
にエッチングされる。
の光学リソグラフィとCF4ガスの雰囲気中でのドライ
エッチングとを用いて層2をエッチングすることによ
り、図7(b)に示すようなパターンを形成する。この
ようにして、層構造3は、ドレイン領域2から直立し
た、頂部表面21と側壁22とを有するピラー20の形
にエッチングされる。
【0048】次に、図8(a)に示すように、熱酸化に
より二酸化シリコン層24,26を成長させてn+ポリ
シリコン層5,2のエッチングされた部分およびピラー
構造3を被覆する。ピラー構造の周囲の酸化層24の厚
さは10nmのオーダーであり、ソース領域5およびド
レイン領域2を被覆する層26は50nmのオーダーの
厚さである。大量ドープされた領域5,2上の二酸化シ
リコンの厚さは、SELOCSによるピラー3の真性シ
リコン上の二酸化シリコンの厚さより厚い。
より二酸化シリコン層24,26を成長させてn+ポリ
シリコン層5,2のエッチングされた部分およびピラー
構造3を被覆する。ピラー構造の周囲の酸化層24の厚
さは10nmのオーダーであり、ソース領域5およびド
レイン領域2を被覆する層26は50nmのオーダーの
厚さである。大量ドープされた領域5,2上の二酸化シ
リコンの厚さは、SELOCSによるピラー3の真性シ
リコン上の二酸化シリコンの厚さより厚い。
【0049】図8(b)に示すように、ポリシリコン層
23をLPCVDにより100nmの厚さまで成長させ
る。次に、この層23の表面上に、10nmのオーダー
の厚さの薄い二酸化シリコン層(図示せず)を成長させ
る。次に、この酸化層に対して、5×1015cm-2の照
射量かつ25KeVのエネルギーで、砒素イオンを打ち
込み、ポリシリコン層23を大量ドープされたn型層に
変換する。
23をLPCVDにより100nmの厚さまで成長させ
る。次に、この層23の表面上に、10nmのオーダー
の厚さの薄い二酸化シリコン層(図示せず)を成長させ
る。次に、この酸化層に対して、5×1015cm-2の照
射量かつ25KeVのエネルギーで、砒素イオンを打ち
込み、ポリシリコン層23を大量ドープされたn型層に
変換する。
【0050】次に、800°Cで1分間の熱アニーリン
グを行って砒素イオンを活性化し、層23に大量nドー
プされた電気的特性をもたせる。この層23は後に、本
デバイスのゲートとするために用いられる。次に、光学
リソグラフィと、CF4ガスの雰囲気中でのドライエッ
チング法とを用いて、層23をパターン化する。つい
で、500nmの厚さのBPSG(boron and phosphoro
us contained silicadeglass)と、250nmの厚さの
HGS(spin on glass)とからなる保護層27を形成す
る。
グを行って砒素イオンを活性化し、層23に大量nドー
プされた電気的特性をもたせる。この層23は後に、本
デバイスのゲートとするために用いられる。次に、光学
リソグラフィと、CF4ガスの雰囲気中でのドライエッ
チング法とを用いて、層23をパターン化する。つい
で、500nmの厚さのBPSG(boron and phosphoro
us contained silicadeglass)と、250nmの厚さの
HGS(spin on glass)とからなる保護層27を形成す
る。
【0051】図8(c)に示すように、次に、CH2F2
およびアルゴンガスの雰囲気中で、ドライエッチング法
により、BPSGおよびHSGの層27をエッチングし
て、ポリシリコン層23の頂部を露出させる。
およびアルゴンガスの雰囲気中で、ドライエッチング法
により、BPSGおよびHSGの層27をエッチングし
て、ポリシリコン層23の頂部を露出させる。
【0052】図9(a)に示すように、WF6ガスの雰
囲気中でのドライエッチングにより、ポリシリコン層2
3の頂部を、n+ポリシリコン層5の頂部表面と底部表
面との中間のレベルまでエッチングする。次に、二酸化
シリコン層31を1000nmの厚さまで成長させる。
囲気中でのドライエッチングにより、ポリシリコン層2
3の頂部を、n+ポリシリコン層5の頂部表面と底部表
面との中間のレベルまでエッチングする。次に、二酸化
シリコン層31を1000nmの厚さまで成長させる。
【0053】図9(b)に示すように、CMP(chemica
l mechanical polish)法によりこの二酸化シリコン層3
1を研磨して、ポリシリコン層5の頂部を露出させて、
ソースとなるべき部分にアクセスできるようにする。
l mechanical polish)法によりこの二酸化シリコン層3
1を研磨して、ポリシリコン層5の頂部を露出させて、
ソースとなるべき部分にアクセスできるようにする。
【0054】次に、図9(c)に示すように、酸化層2
6,27にコンタクト窓32Dをエッチングして、ドレ
イン層3に外部電気接続ができるようにする。同時に、
ゲート23に対してコンタクト窓32Gを開ける。これ
らのコンタクト窓は、図6(a)に示したデバイスの平
面図に明確に見ることができる。
6,27にコンタクト窓32Dをエッチングして、ドレ
イン層3に外部電気接続ができるようにする。同時に、
ゲート23に対してコンタクト窓32Gを開ける。これ
らのコンタクト窓は、図6(a)に示したデバイスの平
面図に明確に見ることができる。
【0055】次に、領域28S,28Dおよび28Gの
ソース、ドレインおよびゲートに対して電気接続を行う
ために、スパッタリングにより金属層28を形成する。
層28は、従来のスパッタリング技術により生成され
た、100nm厚のチタンの初期層と、これを被覆する
厚さ1000nmのアルミニウム/シリコン(1%)の
層とからなる。
ソース、ドレインおよびゲートに対して電気接続を行う
ために、スパッタリングにより金属層28を形成する。
層28は、従来のスパッタリング技術により生成され
た、100nm厚のチタンの初期層と、これを被覆する
厚さ1000nmのアルミニウム/シリコン(1%)の
層とからなる。
【0056】図9(c)に示すように、個々の部分28
D,28Sおよび28Gを設けるために、金属層28に
電気絶縁間隔をエッチング形成する。
D,28Sおよび28Gを設けるために、金属層28に
電気絶縁間隔をエッチング形成する。
【0057】このようにして、部分28Sは、ソース領
域5への接続を供する。部分28Gは、窓32Gを介し
て、多重チャンネルデバイスをもたらすピラー構造20
を囲む層23への接続を供する。層23は、薄い酸化層
24によりピラー構造20から絶縁され、ピラー構造2
0の側壁22に沿って延びたサイドゲートとして機能す
る。
域5への接続を供する。部分28Gは、窓32Gを介し
て、多重チャンネルデバイスをもたらすピラー構造20
を囲む層23への接続を供する。層23は、薄い酸化層
24によりピラー構造20から絶縁され、ピラー構造2
0の側壁22に沿って延びたサイドゲートとして機能す
る。
【0058】多層構造3の層6,7の成長中およびその
後、ウェハ全体を数時間、900〜1000°Cに加熱
する。しかし、出来上がりのデバイスが充分に動作する
ことを保証するために、大量ドープされたソース領域5
およびドレイン領域2からドーパントを層構造3のシリ
コン層62に移動させてはならない。本実施例では、層
構造3内の窒化シリコンの最上および最下層7は層2,
5内のn+ドーパントに対する障壁として機能し、加熱
処理中に、それらが多層構造3の中央領域へ拡散するの
を防止する。
後、ウェハ全体を数時間、900〜1000°Cに加熱
する。しかし、出来上がりのデバイスが充分に動作する
ことを保証するために、大量ドープされたソース領域5
およびドレイン領域2からドーパントを層構造3のシリ
コン層62に移動させてはならない。本実施例では、層
構造3内の窒化シリコンの最上および最下層7は層2,
5内のn+ドーパントに対する障壁として機能し、加熱
処理中に、それらが多層構造3の中央領域へ拡散するの
を防止する。
【0059】図6(a)は、トランジスタのアクティブ
領域をX×Yとして示す。典型的にはX=Y=150n
mである。X=Y<20nmのピラー寸法は、H. I. Li
e, D. K. Biegelsen, F. A. Ponse, N. M. Johnsonおよ
びR. F. W. Pease, Appl. Phys. Lett. vol. 64, p 138
3, 1994, およびH. Fukuda, J. L. Hoyt, M. A. McCord
およびR. F. W. Pease, Appl. Phys. Lett. vol 70, p
333, 1997に記載された自己制限酸化処理によって得る
ことができる。この処理において、10Gpaにも達し
うる、シリコンコア/酸化物界面の近傍の酸化物スキン
にかかる大きな圧縮応力の結果として酸化レートのリタ
ーデイション(retardation)が生じ、これが自己制限効
果 (self-limiting effect)の原因となる。
領域をX×Yとして示す。典型的にはX=Y=150n
mである。X=Y<20nmのピラー寸法は、H. I. Li
e, D. K. Biegelsen, F. A. Ponse, N. M. Johnsonおよ
びR. F. W. Pease, Appl. Phys. Lett. vol. 64, p 138
3, 1994, およびH. Fukuda, J. L. Hoyt, M. A. McCord
およびR. F. W. Pease, Appl. Phys. Lett. vol 70, p
333, 1997に記載された自己制限酸化処理によって得る
ことができる。この処理において、10Gpaにも達し
うる、シリコンコア/酸化物界面の近傍の酸化物スキン
にかかる大きな圧縮応力の結果として酸化レートのリタ
ーデイション(retardation)が生じ、これが自己制限効
果 (self-limiting effect)の原因となる。
【0060】このトランジスタ構造が基板上に占有する
空間は小さく、サイドゲート23の構成は高電界領域を
最小化し、かつ、我々の上記EP97305399.4
号に記載の実施例において生じる基板上の空間のコンフ
リクトを最小化する、ということが理解されよう。
空間は小さく、サイドゲート23の構成は高電界領域を
最小化し、かつ、我々の上記EP97305399.4
号に記載の実施例において生じる基板上の空間のコンフ
リクトを最小化する、ということが理解されよう。
【0061】図7〜図9を参照して説明した構成の原理
を用いてサイドゲート構造のメモリセルを作成すること
もできることが理解されよう。すなわち、図6に示した
ドレイン領域2を、例えば30nmのポリシリコン層に
より置換して、上述のメモリノード10とすることがで
きる。また、従来のソースおよびドレイン領域は、それ
自体周知の方法でウェハ25に形成することができ、こ
れによって、図3および図4(b)に示した領域17,
18に対応するソース領域およびドレイン領域が、両者
間に伝導ソース・ドレイン経路を挟んだ形で設けられ
る。
を用いてサイドゲート構造のメモリセルを作成すること
もできることが理解されよう。すなわち、図6に示した
ドレイン領域2を、例えば30nmのポリシリコン層に
より置換して、上述のメモリノード10とすることがで
きる。また、従来のソースおよびドレイン領域は、それ
自体周知の方法でウェハ25に形成することができ、こ
れによって、図3および図4(b)に示した領域17,
18に対応するソース領域およびドレイン領域が、両者
間に伝導ソース・ドレイン経路を挟んだ形で設けられ
る。
【0062】次に、ピラー構造20の種々の変形例につ
いて説明する。これらは、本発明により製造されるトラ
ンジスタやメモリに異なる動作特性をもたらす。
いて説明する。これらは、本発明により製造されるトラ
ンジスタやメモリに異なる動作特性をもたらす。
【0063】図8は、通常オフのトランジスタおよび不
揮発性メモリを設けるために利用しうるピラー構造の一
例を示す。この構造は、図4(a)(b)に示した構成
の変形例と考えることができ、図8では同じ参照符号を
用いている。このピラー構造には、サイドゲート23お
よび絶縁領域24が設けられる。
揮発性メモリを設けるために利用しうるピラー構造の一
例を示す。この構造は、図4(a)(b)に示した構成
の変形例と考えることができ、図8では同じ参照符号を
用いている。このピラー構造には、サイドゲート23お
よび絶縁領域24が設けられる。
【0064】ピラー構造20は、典型的には二酸化シリ
コンまたは窒化シリコンである比較的厚い絶縁層7’を
有する。この絶縁層は、二酸化シリコンでは3〜30n
mのオーダーの厚さであり、NH3雰囲気中で300〜
500Wの高周波(RF)電力でプラズマ窒化処理によ
り形成された窒化シリコンでは4〜30nmの厚さであ
る。厚さ50nmの真性シリコン層6’の間には絶縁層
が挟み込まれる。このピラー構造のエネルギーバンドプ
ロファイルを図11に示す。このエネルギーバンドプロ
ファイルは、幅寸法が層7’の厚さに対応する、高さ
B’の比較的広い障壁8’を有する。
コンまたは窒化シリコンである比較的厚い絶縁層7’を
有する。この絶縁層は、二酸化シリコンでは3〜30n
mのオーダーの厚さであり、NH3雰囲気中で300〜
500Wの高周波(RF)電力でプラズマ窒化処理によ
り形成された窒化シリコンでは4〜30nmの厚さであ
る。厚さ50nmの真性シリコン層6’の間には絶縁層
が挟み込まれる。このピラー構造のエネルギーバンドプ
ロファイルを図11に示す。このエネルギーバンドプロ
ファイルは、幅寸法が層7’の厚さに対応する、高さ
B’の比較的広い障壁8’を有する。
【0065】使用時、メモリとして構成された場合、本
デバイスは高速の不揮発性ランダムアクセスメモリ(R
AM)として動作する。なぜなら、ゲート23に対して
外部ゲート電圧を印加する必要なく、絶縁層7’により
生成されたエネルギー障壁8’がメモリノード10に蓄
積された電子を保持するからである。このエネルギー障
壁の高さB’は、窒化シリコンで2.0eVのオーダー
であり、二酸化シリコンで3.0eVのオーダーであ
る。
デバイスは高速の不揮発性ランダムアクセスメモリ(R
AM)として動作する。なぜなら、ゲート23に対して
外部ゲート電圧を印加する必要なく、絶縁層7’により
生成されたエネルギー障壁8’がメモリノード10に蓄
積された電子を保持するからである。このエネルギー障
壁の高さB’は、窒化シリコンで2.0eVのオーダー
であり、二酸化シリコンで3.0eVのオーダーであ
る。
【0066】ゲート23にバイアス電圧が印加される
と、エネルギー障壁B’は図11に破線で示すように下
げられる。この効果を用いて障壁を下げることによりメ
モリノード10に電荷を書き込むことを可能とする。さ
らに、制御電極11に電圧を印加して図2(b)に示し
たようなポテンシャルの傾斜を得る(図11には示さ
ず)。
と、エネルギー障壁B’は図11に破線で示すように下
げられる。この効果を用いて障壁を下げることによりメ
モリノード10に電荷を書き込むことを可能とする。さ
らに、制御電極11に電圧を印加して図2(b)に示し
たようなポテンシャルの傾斜を得る(図11には示さ
ず)。
【0067】その結果、電荷キャリアはノード10へ向
かって移動する。窒化シリコン障壁7’の場合には、サ
イドゲート23に印加される電圧は3Vのオーダーであ
り、制御電極に印加される電圧は1Vのオーダーであ
る。この構成では、電荷キャリアは、制御電極11から
の経路に沿って絶縁層7’を通過し、メモリノード10
へ達する。その後、電極11,23から電圧が取り除か
れると、電荷は障壁B’によりゲート電圧に保持され、
その保持時間は10年のオーダーでありうる。したがっ
て、このデバイスは高速不揮発性RAMとして動作す
る。
かって移動する。窒化シリコン障壁7’の場合には、サ
イドゲート23に印加される電圧は3Vのオーダーであ
り、制御電極に印加される電圧は1Vのオーダーであ
る。この構成では、電荷キャリアは、制御電極11から
の経路に沿って絶縁層7’を通過し、メモリノード10
へ達する。その後、電極11,23から電圧が取り除か
れると、電荷は障壁B’によりゲート電圧に保持され、
その保持時間は10年のオーダーでありうる。したがっ
て、このデバイスは高速不揮発性RAMとして動作す
る。
【0068】図11のピラー構造を、ソース5およびド
レイン2を有するトランジスタ構成に用いた場合、この
デバイスは通常オフのトランジスタとして動作する。
レイン2を有するトランジスタ構成に用いた場合、この
デバイスは通常オフのトランジスタとして動作する。
【0069】最上部電極5,11および最下部領域2,
10の近傍に比較的薄い絶縁層7”を追加した変形例を
図12に示す。これは図13に示すような対応したエネ
ルギーバンド図に障壁8”を追加するものである。メモ
リとして使用されるとき、層7”は、絶縁層7”、制御
電極11およびメモリノード10の付近に大量の電子が
再分配(re-distribution)されるのを防止し、これによ
り、ノード10に電荷を書き込みまたは消去するように
ゲート23および制御電極11に電圧が印加されたとき
の下方へのポテンシャル傾斜を改善する。図13のエネ
ルギーバンド図は、制御電極11およびゲート23に書
き込み電圧が印加された場合(それらの値は図10に関
連した上述した)を示している。制御電極11へ電圧を
印加することの効果は、制御電極11からメモリノード
10へバンド図を下方傾斜させて、電子が障壁Bをトン
ネリングしながらこの傾斜をメモリノードへ向かって下
降可能とすることである。ゲート電圧23の効果は、障
壁Bの高さを下げることである。
10の近傍に比較的薄い絶縁層7”を追加した変形例を
図12に示す。これは図13に示すような対応したエネ
ルギーバンド図に障壁8”を追加するものである。メモ
リとして使用されるとき、層7”は、絶縁層7”、制御
電極11およびメモリノード10の付近に大量の電子が
再分配(re-distribution)されるのを防止し、これによ
り、ノード10に電荷を書き込みまたは消去するように
ゲート23および制御電極11に電圧が印加されたとき
の下方へのポテンシャル傾斜を改善する。図13のエネ
ルギーバンド図は、制御電極11およびゲート23に書
き込み電圧が印加された場合(それらの値は図10に関
連した上述した)を示している。制御電極11へ電圧を
印加することの効果は、制御電極11からメモリノード
10へバンド図を下方傾斜させて、電子が障壁Bをトン
ネリングしながらこの傾斜をメモリノードへ向かって下
降可能とすることである。ゲート電圧23の効果は、障
壁Bの高さを下げることである。
【0070】障壁B’の効果は図13に示すとおりであ
る。この障壁は、ゲート23に印加された電圧の結果と
して、破線の輪郭で示したレベルから低減される。ピラ
ー構造20が前述のように窒化シリコン層6およびポリ
シリコン層7で形成される場合、追加する薄い層7”は
典型的には1〜2nmの厚さであり、ポリシリコン層
6’の厚さは5〜30nmのオーダーである。
る。この障壁は、ゲート23に印加された電圧の結果と
して、破線の輪郭で示したレベルから低減される。ピラ
ー構造20が前述のように窒化シリコン層6およびポリ
シリコン層7で形成される場合、追加する薄い層7”は
典型的には1〜2nmの厚さであり、ポリシリコン層
6’の厚さは5〜30nmのオーダーである。
【0071】図14に、スタティックランダムアクセス
メモリ(SRAM)または従来のリフレッシュ回路を不
要とするダイナミックランダムアクセスメモリ(DRA
M)を製作するための他の変形例を示す。汎用のサイド
ゲートピラー構造は図4に示したものと同じであるが、
薄いp型シリコン層33を追加している。この層は典型
的には1〜2nmの厚さであり、層6,7の形成の際
に、従来の方法でLPCVD反応室内で形成することが
できる。層33に用いるドーパントは、1018cm-3の
ドーパント濃度の硼素(boron)である。これによって
1.2Vのオーダーの組み込みポテンシャル障壁を生成
し、その結果、ゲート電極23へバイアスを印加するこ
となく、数分のオーダーの時間、メモリノード10に電
荷を蓄積することができる。したがって、このメモリデ
バイスは、通常高速DRAMに必要とされる従来の高負
担のリフレッシュ回路を必要としない。より長時間、情
報を保持する必要があるならば、ゲート電極23に負の
バイアス電圧を印加する。−1.0Vまたは−0.5V
のバイアス電圧により、それぞれ10年および1時間の
間、保持できる。情報を読み書きするには、それぞれ、
ゲート電極23に0.0Vおよび1.0Vのゲート電圧
を印加する。ノードから情報を読み出すには、ソース1
7およびドレイン19(図14には図示せず)にソース
・ドレイン電圧を印加して、その結果生じるソース・ド
レイン電流を検出することは、上述の記載から理解され
よう。この電流レベルは、メモリノード10に蓄積され
た電荷のレベルに依存する。
メモリ(SRAM)または従来のリフレッシュ回路を不
要とするダイナミックランダムアクセスメモリ(DRA
M)を製作するための他の変形例を示す。汎用のサイド
ゲートピラー構造は図4に示したものと同じであるが、
薄いp型シリコン層33を追加している。この層は典型
的には1〜2nmの厚さであり、層6,7の形成の際
に、従来の方法でLPCVD反応室内で形成することが
できる。層33に用いるドーパントは、1018cm-3の
ドーパント濃度の硼素(boron)である。これによって
1.2Vのオーダーの組み込みポテンシャル障壁を生成
し、その結果、ゲート電極23へバイアスを印加するこ
となく、数分のオーダーの時間、メモリノード10に電
荷を蓄積することができる。したがって、このメモリデ
バイスは、通常高速DRAMに必要とされる従来の高負
担のリフレッシュ回路を必要としない。より長時間、情
報を保持する必要があるならば、ゲート電極23に負の
バイアス電圧を印加する。−1.0Vまたは−0.5V
のバイアス電圧により、それぞれ10年および1時間の
間、保持できる。情報を読み書きするには、それぞれ、
ゲート電極23に0.0Vおよび1.0Vのゲート電圧
を印加する。ノードから情報を読み出すには、ソース1
7およびドレイン19(図14には図示せず)にソース
・ドレイン電圧を印加して、その結果生じるソース・ド
レイン電流を検出することは、上述の記載から理解され
よう。この電流レベルは、メモリノード10に蓄積され
た電荷のレベルに依存する。
【0072】図16に、バンドギャップの不連続性(dis
continuity)を得るために、より大きなエネルギーバン
ドギャップを有する材料で幾つかの領域6を形成した他
の構成を示す。図16に示した実施例では、より薄い層
62’が金属−半導体化合物(例えばSiC)のような
広バンドギャップ材料で形成され、領域61は上述した
方法でポリシリコンにより形成される。層62’を形成
する際には、ピラーを製造するのに用いられるLPCV
D処理の間に適当なドーパントを導入することができ
る、ということが理解されよう。その結果得られるバン
ドエネルギープロファイルは図17に示すとおりであ
る。層62’の領域でバンドエッジが持ち上がられてお
り、これがバンドエッジ不連続性ΔEvをもたらす、と
いうことが理解されよう。この例では、バンドエッジ不
連続性は価電子バンドに形成されるが、適当な材料が使
用され電子がキャリアとして用いられる場合には、不連
続性は伝導バンドにおいても形成しうることが理解され
よう。この例では、価電子バンド不連続性は0.5eV
のオーダーである。これは、ゲート電極23にバイアス
を印加することなく、1時間のオーダーで情報を保持す
るのに有効である。したがって、本メモリデバイスは、
従来のDRAMのような高速リフレッシュ回路を必要と
しない。より長い時間情報を保持するためには、ゲート
電極23に0.5Vの正のバイアスを印加することがで
きる。これによって10年のオーダーの保持時間が達成
される。情報を読み書きするには、ゲート電極23に対
して−0.5Vおよび−1.5Vのバイアス電圧を印加
する。この際の読み出しおよび書き込みは、上述した方
法で実行される。
continuity)を得るために、より大きなエネルギーバン
ドギャップを有する材料で幾つかの領域6を形成した他
の構成を示す。図16に示した実施例では、より薄い層
62’が金属−半導体化合物(例えばSiC)のような
広バンドギャップ材料で形成され、領域61は上述した
方法でポリシリコンにより形成される。層62’を形成
する際には、ピラーを製造するのに用いられるLPCV
D処理の間に適当なドーパントを導入することができ
る、ということが理解されよう。その結果得られるバン
ドエネルギープロファイルは図17に示すとおりであ
る。層62’の領域でバンドエッジが持ち上がられてお
り、これがバンドエッジ不連続性ΔEvをもたらす、と
いうことが理解されよう。この例では、バンドエッジ不
連続性は価電子バンドに形成されるが、適当な材料が使
用され電子がキャリアとして用いられる場合には、不連
続性は伝導バンドにおいても形成しうることが理解され
よう。この例では、価電子バンド不連続性は0.5eV
のオーダーである。これは、ゲート電極23にバイアス
を印加することなく、1時間のオーダーで情報を保持す
るのに有効である。したがって、本メモリデバイスは、
従来のDRAMのような高速リフレッシュ回路を必要と
しない。より長い時間情報を保持するためには、ゲート
電極23に0.5Vの正のバイアスを印加することがで
きる。これによって10年のオーダーの保持時間が達成
される。情報を読み書きするには、ゲート電極23に対
して−0.5Vおよび−1.5Vのバイアス電圧を印加
する。この際の読み出しおよび書き込みは、上述した方
法で実行される。
【0073】トランジスタとして利用する場合、図16
のピラー構造は通常オフのトランジスタをもたらす。
のピラー構造は通常オフのトランジスタをもたらす。
【0074】図18に、サイドゲートピラー構造3の他
の例を示す。この構造では、絶縁マトリクス35内に形
成された一群の粒状半導体または伝導島34により障壁
構造が得られる。この例では、マトリクス35は50n
m厚のポリシリコン材料6の層間に挟み込まれる。島3
4は、シリコン、ゲルマニウム、非晶質(アモルファ
ス)シリコンまたは金もしくはアルミニウムの金属ドッ
トにより構成できる。ナノメータ・スケールの島を設け
るための種々の異なる方法を以下に説明する。
の例を示す。この構造では、絶縁マトリクス35内に形
成された一群の粒状半導体または伝導島34により障壁
構造が得られる。この例では、マトリクス35は50n
m厚のポリシリコン材料6の層間に挟み込まれる。島3
4は、シリコン、ゲルマニウム、非晶質(アモルファ
ス)シリコンまたは金もしくはアルミニウムの金属ドッ
トにより構成できる。ナノメータ・スケールの島を設け
るための種々の異なる方法を以下に説明する。
【0075】1、Si−Ge−O混合膜からナノメータ
・スケールのGeの晶子(crystallites)を分離する方法 Si−Ge−O混合膜は、高周波マグネトロンスパッタ
リング(RFMS)またはイオンビームスパッタリング
(IBS)により設けた。スパッタリングターゲットは
直径100mmの99.99%純度のSiO2ガラスプ
レートからなり、その上に5mm角の幾つかの高純度G
eチップを置いた。ターゲットからスパッタされた材料
は、Si基板上に200nmの厚さで被着した。円形の
SiO2ガラスプレート上に分散させたGeチップの当
該個数は、ターゲット上にスパッタされるGeの量を制
御するために選択した。
・スケールのGeの晶子(crystallites)を分離する方法 Si−Ge−O混合膜は、高周波マグネトロンスパッタ
リング(RFMS)またはイオンビームスパッタリング
(IBS)により設けた。スパッタリングターゲットは
直径100mmの99.99%純度のSiO2ガラスプ
レートからなり、その上に5mm角の幾つかの高純度G
eチップを置いた。ターゲットからスパッタされた材料
は、Si基板上に200nmの厚さで被着した。円形の
SiO2ガラスプレート上に分散させたGeチップの当
該個数は、ターゲット上にスパッタされるGeの量を制
御するために選択した。
【0076】RFMSの場合には、3mTorrの圧力
のアルゴンガス雰囲気中で、1.25kW、13.56
MHzの高周波電力でスパッタリングを実行した。IB
Sの場合には、0.3mTorrの圧力のアルゴンガス
雰囲気中で、1kWの直流電源でスパッタリングを実行
した。
のアルゴンガス雰囲気中で、1.25kW、13.56
MHzの高周波電力でスパッタリングを実行した。IB
Sの場合には、0.3mTorrの圧力のアルゴンガス
雰囲気中で、1kWの直流電源でスパッタリングを実行
した。
【0077】さらに詳細には、この工程は、まず、クラ
イオポンプで3×10-7Torrの圧力まで空気を排出
した成長室内で行った。次に、アルゴンガスを導入し、
前述したスパッタリングのための電力を印加した。7分
後に、Geで過飽和したターゲット上にSiO2ガラス
が形成された。ついで、このサンプルをアルゴンガス中
で30分から4時間、300〜800°Cでアニーリン
グした。その結果、Geのナノメータ・スケールの晶子
がガラス内に分離された。Geチップの個数、アニーリ
ング温度およびアニーリング時間は、グラス内に形成さ
れたGeのナノ晶子の密度およびサイズを制御するよう
に選定した。下の表は幾つかの例である。
イオポンプで3×10-7Torrの圧力まで空気を排出
した成長室内で行った。次に、アルゴンガスを導入し、
前述したスパッタリングのための電力を印加した。7分
後に、Geで過飽和したターゲット上にSiO2ガラス
が形成された。ついで、このサンプルをアルゴンガス中
で30分から4時間、300〜800°Cでアニーリン
グした。その結果、Geのナノメータ・スケールの晶子
がガラス内に分離された。Geチップの個数、アニーリ
ング温度およびアニーリング時間は、グラス内に形成さ
れたGeのナノ晶子の密度およびサイズを制御するよう
に選定した。下の表は幾つかの例である。
【0078】
表1
サンプル番号 アニーリング温度 アニーリング時間 平均直径
1 300°C 30分 4.2nm
2 600°C 30分 6.0nm
3 800°C 30分 6.5nm
2、プラズマCVD法による水素化されたアモルファス
シリコンの用意 この方法では、極めて薄い、水素化された非晶質シリコ
ンを用意するために、容量結合高周波プラズマ化学気相
成長(CVD)を用いた。成長室は、まず、反応ガスの
導入の前に10-7Torrの圧力まで空気を排出した。
反応室内の接地電極上に配置されたシリコン基板を25
0°Cの温度にまで加熱した。SiH4およびH2の混合
ガスを、マスフローコントローラにより成長室内に導入
した。ガスフローレートは、それぞれ、10および40
sccmとした。自動圧力コントローラで、0.2To
rrの気圧を維持した。成長時にPH3またはP2H6を
導入することにより、置換ドーピング(substitutional
doping)を行うことにより、それぞれn型およびp型の
水素化された非晶質シリコンを得た。この例では、n型
ドーパントとして、H2内で希釈した、5sccmまた
は0.2%PH3を添加した。フォワード電力(forward
power)を最大化して反射を最小限に抑えるように自動マ
ッチングにより成長室内の電極に対して13.56MH
zの高周波電力を10Wのレベルで印加し、これによ
り、室内にプラズマを確立した。この場合の成長レート
は0.08nm/secであった。この成長を50秒間
行い、水素化された非晶質シリコンを含む4nmの厚さ
の層を得た。
シリコンの用意 この方法では、極めて薄い、水素化された非晶質シリコ
ンを用意するために、容量結合高周波プラズマ化学気相
成長(CVD)を用いた。成長室は、まず、反応ガスの
導入の前に10-7Torrの圧力まで空気を排出した。
反応室内の接地電極上に配置されたシリコン基板を25
0°Cの温度にまで加熱した。SiH4およびH2の混合
ガスを、マスフローコントローラにより成長室内に導入
した。ガスフローレートは、それぞれ、10および40
sccmとした。自動圧力コントローラで、0.2To
rrの気圧を維持した。成長時にPH3またはP2H6を
導入することにより、置換ドーピング(substitutional
doping)を行うことにより、それぞれn型およびp型の
水素化された非晶質シリコンを得た。この例では、n型
ドーパントとして、H2内で希釈した、5sccmまた
は0.2%PH3を添加した。フォワード電力(forward
power)を最大化して反射を最小限に抑えるように自動マ
ッチングにより成長室内の電極に対して13.56MH
zの高周波電力を10Wのレベルで印加し、これによ
り、室内にプラズマを確立した。この場合の成長レート
は0.08nm/secであった。この成長を50秒間
行い、水素化された非晶質シリコンを含む4nmの厚さ
の層を得た。
【0079】3、プラズマCVD法による微晶質シリコ
ンの用意 微晶質(microcrystalline)シリコンを設けるために、容
量結合高周波プラズマCVDを用いた。主反応室は、孤
立させて、容易に開放できるシャッタにより、ロードロ
ック室(load lock chamber)に接続した。このロードロ
ック室を通して、主反応室へのサンプルのロードおよび
アンロードを行った。室内の圧力は自動圧力コントロー
ラにより決定した。反応ガスの導入前に、成長室は、タ
ーボ分子ポンプにより、10-7Torrの圧力になるま
で空気を排出した。成長層を受ける基板は、250°C
の温度にまで加熱された直径15cmの接地電極上に載
置した。電極の間隔は3cmに固定した。SiH4およ
びH2の混合ガスを、マスフローコントローラにより成
長室へ導入した。SiH4およびH2のガスフローレート
は、それぞれ、1および100sccmに選定した。こ
の処理の間、自動圧力コントローラにより、ガス圧を
0.15Torrに維持した。同じプラズマ内で、成長
工程中に、ホスフィンまたはジボランガスによる置換ド
ーピングを行って、それぞれn型およびp型非晶質シリ
コンを生成した。この例では、水素内で希釈した2sc
cmまたは0.2%のホスフィンをn型ドーパントとし
て添加した。AMCにより室内の電極に対して80Wの
電力を13.56MHzで印加することにより、フォワ
ード電力を最大化すると共に、反射電力を最小化した。
成長レートは0.05nm/secであった。この成長
処理は80秒間行い、4nm厚の微晶質シリコン層を得
た。
ンの用意 微晶質(microcrystalline)シリコンを設けるために、容
量結合高周波プラズマCVDを用いた。主反応室は、孤
立させて、容易に開放できるシャッタにより、ロードロ
ック室(load lock chamber)に接続した。このロードロ
ック室を通して、主反応室へのサンプルのロードおよび
アンロードを行った。室内の圧力は自動圧力コントロー
ラにより決定した。反応ガスの導入前に、成長室は、タ
ーボ分子ポンプにより、10-7Torrの圧力になるま
で空気を排出した。成長層を受ける基板は、250°C
の温度にまで加熱された直径15cmの接地電極上に載
置した。電極の間隔は3cmに固定した。SiH4およ
びH2の混合ガスを、マスフローコントローラにより成
長室へ導入した。SiH4およびH2のガスフローレート
は、それぞれ、1および100sccmに選定した。こ
の処理の間、自動圧力コントローラにより、ガス圧を
0.15Torrに維持した。同じプラズマ内で、成長
工程中に、ホスフィンまたはジボランガスによる置換ド
ーピングを行って、それぞれn型およびp型非晶質シリ
コンを生成した。この例では、水素内で希釈した2sc
cmまたは0.2%のホスフィンをn型ドーパントとし
て添加した。AMCにより室内の電極に対して80Wの
電力を13.56MHzで印加することにより、フォワ
ード電力を最大化すると共に、反射電力を最小化した。
成長レートは0.05nm/secであった。この成長
処理は80秒間行い、4nm厚の微晶質シリコン層を得
た。
【0080】4、プラズマCVD法による窒化シリコン
および非晶質または微晶質シリコンの積層構造(stackin
g structure)の用意 窒化シリコンまたは微晶質シリコンの層の積層構造は、
非晶質または微晶質シリコンを生成する上述の第2また
は第3の方法を用いて実現することができ、散在した窒
化シリコン層(interspersed silicon nitride layers)
も、SiH4、NH3、およびH2の混合ガスを用いるこ
とにより同様の方法で用意することができる。シリコン
層と窒化シリコン層の間の汚染を防止するために、真空
移送機構により結合された別々の成長室内で個々の膜を
用意する。
および非晶質または微晶質シリコンの積層構造(stackin
g structure)の用意 窒化シリコンまたは微晶質シリコンの層の積層構造は、
非晶質または微晶質シリコンを生成する上述の第2また
は第3の方法を用いて実現することができ、散在した窒
化シリコン層(interspersed silicon nitride layers)
も、SiH4、NH3、およびH2の混合ガスを用いるこ
とにより同様の方法で用意することができる。シリコン
層と窒化シリコン層の間の汚染を防止するために、真空
移送機構により結合された別々の成長室内で個々の膜を
用意する。
【0081】5、他の方法によるシリコン膜の用意
非晶質および微晶質シリコン膜を用意するために使用し
うる他の方法の例は次の通りである。すなわち、熱化学
分解(thermal chemical decomposition)、光化学気相分
解(photo-chemical vapour decomposition)、スパッタ
リング、イオンビーム成長、クラスタイオンビーム成
長、および分子ビーム成長がある。これらの方法は、熱
アニーリング、高速熱アニーリングおよびレーザアニー
リングと組み合わせて、広範な微晶質シリコン構造を得
ることができる。
うる他の方法の例は次の通りである。すなわち、熱化学
分解(thermal chemical decomposition)、光化学気相分
解(photo-chemical vapour decomposition)、スパッタ
リング、イオンビーム成長、クラスタイオンビーム成
長、および分子ビーム成長がある。これらの方法は、熱
アニーリング、高速熱アニーリングおよびレーザアニー
リングと組み合わせて、広範な微晶質シリコン構造を得
ることができる。
【0082】具体的な一例において、シリコン粒子は絶
縁粒子境界とともに形成され、その直径は3〜10nm
の範囲、好ましくは5nm以下である。図18に模式的
に示した結果構造においては、約0.5Vの電流閾値が
形成される。その結果、ゲート電極23にバイアスを印
加することなく、数分のオーダーの時間、メモリノード
10に情報を蓄積することができる。より長い時間情報
を保持するには、ゲート電極23に対して−1.0Vな
いし−0.5Vのバイアス電圧を印加することにより、
それぞれ10年および1時間の保持時間を達成できる。
蓄積情報を読み書きするには、それぞれ0Vおよび1V
のゲートバイアス電圧をゲート電極23に対して印加す
る。
縁粒子境界とともに形成され、その直径は3〜10nm
の範囲、好ましくは5nm以下である。図18に模式的
に示した結果構造においては、約0.5Vの電流閾値が
形成される。その結果、ゲート電極23にバイアスを印
加することなく、数分のオーダーの時間、メモリノード
10に情報を蓄積することができる。より長い時間情報
を保持するには、ゲート電極23に対して−1.0Vな
いし−0.5Vのバイアス電圧を印加することにより、
それぞれ10年および1時間の保持時間を達成できる。
蓄積情報を読み書きするには、それぞれ0Vおよび1V
のゲートバイアス電圧をゲート電極23に対して印加す
る。
【0083】トランジスタとして用いる場合には、図1
8のピラー構造20は通常オフのトランジスタデバイス
をもたらす。
8のピラー構造20は通常オフのトランジスタデバイス
をもたらす。
【0084】上述した構造内の真性ポリシリコン層6の
粒子サイズは3〜10nm程度に小さく形成することが
できることが理解されよう。熱窒化処理の間、粒子境界
も窒化シリコンに変換して、粒子も2〜3nm厚の絶縁
により囲まれるようにする。また、図18の導電および
絶縁の複合層の構造は前述したピラー構造のいずれかと
ともに用いることも可能である。小さい粒子サイズは、
荷電エネルギーおよび量子サイズ効果によってエネルギ
ー障壁効果を向上させると共に、電子局在化を促進す
る。というのは、各トンネル接合の抵抗を接合面積の低
下に伴って増加させることができるからである。また、
電子−正孔対の生成による漏れ電流は、その生成された
電子−正孔対が粒子領域内部で再結合するので、低減す
ることができる。粒子外部での分離は、荷電エネルギー
が増加するので、エネルギー的に好ましくないからであ
る。
粒子サイズは3〜10nm程度に小さく形成することが
できることが理解されよう。熱窒化処理の間、粒子境界
も窒化シリコンに変換して、粒子も2〜3nm厚の絶縁
により囲まれるようにする。また、図18の導電および
絶縁の複合層の構造は前述したピラー構造のいずれかと
ともに用いることも可能である。小さい粒子サイズは、
荷電エネルギーおよび量子サイズ効果によってエネルギ
ー障壁効果を向上させると共に、電子局在化を促進す
る。というのは、各トンネル接合の抵抗を接合面積の低
下に伴って増加させることができるからである。また、
電子−正孔対の生成による漏れ電流は、その生成された
電子−正孔対が粒子領域内部で再結合するので、低減す
ることができる。粒子外部での分離は、荷電エネルギー
が増加するので、エネルギー的に好ましくないからであ
る。
【0085】図18において、本デバイスはノード10
および層6を有する。しかし、ノード10および層6を
削除することができる。なぜなら、粒子34をノードと
して利用することができるからである。ここで図19を
参照するに、この図はサイドゲート構造の変形例を示
す。これは、図4に示した構造の変形例と考えることが
できる。このデバイスでは、図4の絶縁酸化物層22を
半導体層36で置き換えることにより接合ゲートを形成
する。図20に示した例では、領域36はp型シリコン
からなる。ピラー構造20は、図4で前述したように、
導電性のポリシリコン層6と絶縁性の窒化シリコン層7
とを有する。サイドゲート23は、前述のようにポリシ
リコンで形成する。
および層6を有する。しかし、ノード10および層6を
削除することができる。なぜなら、粒子34をノードと
して利用することができるからである。ここで図19を
参照するに、この図はサイドゲート構造の変形例を示
す。これは、図4に示した構造の変形例と考えることが
できる。このデバイスでは、図4の絶縁酸化物層22を
半導体層36で置き換えることにより接合ゲートを形成
する。図20に示した例では、領域36はp型シリコン
からなる。ピラー構造20は、図4で前述したように、
導電性のポリシリコン層6と絶縁性の窒化シリコン層7
とを有する。サイドゲート23は、前述のようにポリシ
リコンで形成する。
【0086】p型領域36の効果は、図20に示すよう
に、エネルギーバンドプロファイルにおいて1.0Vの
ビルトインポテンシャルbを生成することである。その
結果として、このデバイスの電流閾値電圧は−0.1V
のオーダーである。したがって、メモリデバイスとして
使用する場合、従来のDRAMに比べてリフレッシュ動
作の頻度を低減することができるので、低電圧動作を実
現できる。ゲート電極23に対して−1.6Vおよび−
1.1Vの負のバイアス電圧を印加すると、それぞれ1
0年および1時間のオーダーでノード10への保持時間
が得られる。ノード10に情報を読み書きするには、ゲ
ート電極23に対してそれぞれ−0.8Vおよび0.4
Vのゲートバイアス電圧を印加する。
に、エネルギーバンドプロファイルにおいて1.0Vの
ビルトインポテンシャルbを生成することである。その
結果として、このデバイスの電流閾値電圧は−0.1V
のオーダーである。したがって、メモリデバイスとして
使用する場合、従来のDRAMに比べてリフレッシュ動
作の頻度を低減することができるので、低電圧動作を実
現できる。ゲート電極23に対して−1.6Vおよび−
1.1Vの負のバイアス電圧を印加すると、それぞれ1
0年および1時間のオーダーでノード10への保持時間
が得られる。ノード10に情報を読み書きするには、ゲ
ート電極23に対してそれぞれ−0.8Vおよび0.4
Vのゲートバイアス電圧を印加する。
【0087】トランジスタとして用いる場合には、図1
9のピラー構造20は通常オフのトランジスタデバイス
をもたらす。
9のピラー構造20は通常オフのトランジスタデバイス
をもたらす。
【0088】図21に、関連したショットキ・サイドゲ
ート構造を有するピラー構造を示す。これは、図4の構
造の変形例と考えることができる。図21の実施例で
は、絶縁層22を削除し、ピラー構造3に対して、その
側壁22に直接金属サイドゲート37を追加し、これに
よりショットキゲートを構成している。
ート構造を有するピラー構造を示す。これは、図4の構
造の変形例と考えることができる。図21の実施例で
は、絶縁層22を削除し、ピラー構造3に対して、その
側壁22に直接金属サイドゲート37を追加し、これに
よりショットキゲートを構成している。
【0089】サイドショットキゲート37は、ピラー構
造20内に0.4Vに達する組み込みポテンシャルbを
生成する。その結果得られる電流閾値電圧は、0.3V
のオーダーである。よって、メモリデバイスとして用い
る場合には、低電圧動作を実現でき、リフレッシュ動作
は従来のDRAMより低頻度でよい。ゲート電極37に
対して−1.8Vおよび−1.3Vの負のバイアス電圧
を印加すると、それぞれ、10年および1時間の保持時
間が得られる。メモリノード10から情報を読み書きす
るには、−1.0Vおよび0.2Vのゲートバイアス電
圧をゲート電極37に印加する。典型的な例では、ショ
ットキ金属ゲート37はWSiまたはアルミニウムで形
成される。図7〜図9で説明した処理工程を適当に変更
することにより適切な材料のショットキゲートが形成さ
れることが理解されよう。
造20内に0.4Vに達する組み込みポテンシャルbを
生成する。その結果得られる電流閾値電圧は、0.3V
のオーダーである。よって、メモリデバイスとして用い
る場合には、低電圧動作を実現でき、リフレッシュ動作
は従来のDRAMより低頻度でよい。ゲート電極37に
対して−1.8Vおよび−1.3Vの負のバイアス電圧
を印加すると、それぞれ、10年および1時間の保持時
間が得られる。メモリノード10から情報を読み書きす
るには、−1.0Vおよび0.2Vのゲートバイアス電
圧をゲート電極37に印加する。典型的な例では、ショ
ットキ金属ゲート37はWSiまたはアルミニウムで形
成される。図7〜図9で説明した処理工程を適当に変更
することにより適切な材料のショットキゲートが形成さ
れることが理解されよう。
【0090】図21のピラー構造は、トランジスタ構造
にも利用できる。すなわち通常ノーマリオンのトランジ
スタが得られる。
にも利用できる。すなわち通常ノーマリオンのトランジ
スタが得られる。
【0091】図19の接合ゲートおよび図21のショッ
トキゲートは、前述したピラー構造(図4のピラー構造
のみでなく)の任意のものと一緒に用いることができ
る、ということが理解されよう。
トキゲートは、前述したピラー構造(図4のピラー構造
のみでなく)の任意のものと一緒に用いることができ
る、ということが理解されよう。
【0092】図23を参照して、本発明によるトランジ
スタデバイスを製造する他の方法を以下に説明する。開
始材料は、図7〜図9で前述した方法に用いたものと同
じである。すなわち、図23(a)を参照するに、シリ
コンウェハ25を1000°Cで熱酸化することによ
り、600nm厚の二酸化シリコンの層1を形成する。
この層1は、絶縁基板として機能する。次に、この二酸
化シリコン層1の上に、ドレインを形成するために用い
られる層2を形成する。この層2は、反応室内でLPC
VDにより成長させた100nm厚のポリシリコンから
なる。この層2の表面上に、10nmのオーダーの厚さ
の薄い二酸化シリコン層(図示せず)を成長させる。次
に、層2に対して砒素イオンを打ち込むことにより、n
+ドープ導電層を形成する。この層はドレインとして用
いることができる。砒素イオンは、当該酸化物層に対し
て25KeVのオーダーのエネルギーで、かつ3×10
15cm-2の照射量で打ち込む。次に、この酸化物層は、
20:1BHF溶液を用いてウェットエッチングにより
除去する。その後、シリコン層6と窒化シリコン層7の
積層体を成長させることにより、多層トンネル接合をも
たらす多層構造3を形成する。最初、シリコン層61を
比較的厚い厚さW1=50nmに形成し、ついで、積層
体の大部分についてW2=5nmのオーダーの厚さの層
62を形成する。この積層体の頂部に、少なくとも更に
1層、厚さW1の層61を形成する。この例では、さら
に、30nmの厚さのシリコン層63を形成する。
スタデバイスを製造する他の方法を以下に説明する。開
始材料は、図7〜図9で前述した方法に用いたものと同
じである。すなわち、図23(a)を参照するに、シリ
コンウェハ25を1000°Cで熱酸化することによ
り、600nm厚の二酸化シリコンの層1を形成する。
この層1は、絶縁基板として機能する。次に、この二酸
化シリコン層1の上に、ドレインを形成するために用い
られる層2を形成する。この層2は、反応室内でLPC
VDにより成長させた100nm厚のポリシリコンから
なる。この層2の表面上に、10nmのオーダーの厚さ
の薄い二酸化シリコン層(図示せず)を成長させる。次
に、層2に対して砒素イオンを打ち込むことにより、n
+ドープ導電層を形成する。この層はドレインとして用
いることができる。砒素イオンは、当該酸化物層に対し
て25KeVのオーダーのエネルギーで、かつ3×10
15cm-2の照射量で打ち込む。次に、この酸化物層は、
20:1BHF溶液を用いてウェットエッチングにより
除去する。その後、シリコン層6と窒化シリコン層7の
積層体を成長させることにより、多層トンネル接合をも
たらす多層構造3を形成する。最初、シリコン層61を
比較的厚い厚さW1=50nmに形成し、ついで、積層
体の大部分についてW2=5nmのオーダーの厚さの層
62を形成する。この積層体の頂部に、少なくとも更に
1層、厚さW1の層61を形成する。この例では、さら
に、30nmの厚さのシリコン層63を形成する。
【0093】層6,7は、LPCVD反応室内で形成す
る。この処理は、上記MoslehiおよびSaraswatに記載さ
れた様なシリコンの熱窒化処理を含む。
る。この処理は、上記MoslehiおよびSaraswatに記載さ
れた様なシリコンの熱窒化処理を含む。
【0094】図7〜図9で前述したように、層構造は、
次のようにして順次組み上げられる。まず、LPCVD
反応室内の770°CのSiH4ガス中でシリコン層を
成長させることにより、図23(a)への挿入図内に示
した関連する層のための適当な厚さのシリコンを得る。
その後、この成長したシリコンの表面を、直接、反応室
内の1Torrの100%NH3ガス状雰囲気中で20
分間、930°Cで窒化シリコンに変換する。次に、こ
の窒化シリコンの上に、別のシリコン層を同じ室内で成
長させる。その結果、順次成長されたシリコン層の間
に、二酸化シリコンを全く含まない純粋な窒化シリコン
が形成される。
次のようにして順次組み上げられる。まず、LPCVD
反応室内の770°CのSiH4ガス中でシリコン層を
成長させることにより、図23(a)への挿入図内に示
した関連する層のための適当な厚さのシリコンを得る。
その後、この成長したシリコンの表面を、直接、反応室
内の1Torrの100%NH3ガス状雰囲気中で20
分間、930°Cで窒化シリコンに変換する。次に、こ
の窒化シリコンの上に、別のシリコン層を同じ室内で成
長させる。その結果、順次成長されたシリコン層の間
に、二酸化シリコンを全く含まない純粋な窒化シリコン
が形成される。
【0095】図23(b)において、層構造3の上に、
熱酸化により、10nm厚の二酸化シリコンの層38を
形成し、160nm厚の窒化シリコン層39を740°
Cの温度で成長させる。
熱酸化により、10nm厚の二酸化シリコンの層38を
形成し、160nm厚の窒化シリコン層39を740°
Cの温度で成長させる。
【0096】次に、図23(c)において、光学リソグ
ラフィと、CHF3およびアルゴンガスの雰囲気内での
ドライエッチング法とを、それ自体既知の方法で用い
て、層38,39をパターン化する。出来上がった構造
は、図26に示す、横方向幅寸法AAおよび寸法Yの幅
を有する。
ラフィと、CHF3およびアルゴンガスの雰囲気内での
ドライエッチング法とを、それ自体既知の方法で用い
て、層38,39をパターン化する。出来上がった構造
は、図26に示す、横方向幅寸法AAおよび寸法Yの幅
を有する。
【0097】図23(d)に示すように、次に、これら
のパターン化された層38,39をマスクとして用いて
多層構造3をドライエッチングすることにより、寸法A
Aの外側の層6,7の大部分を除去し、マスクパターン
の外側に構造3の約30nmの厚さを残す。次に、この
領域3の残存部分を熱酸化により二酸化シリコンに変換
して領域40を形成することにより、同じ基板1状に本
発明の方法により形成される隣のトランジスタ(図示せ
ず)と絶縁する。この電気絶縁領域40を図23(e)
に示す。
のパターン化された層38,39をマスクとして用いて
多層構造3をドライエッチングすることにより、寸法A
Aの外側の層6,7の大部分を除去し、マスクパターン
の外側に構造3の約30nmの厚さを残す。次に、この
領域3の残存部分を熱酸化により二酸化シリコンに変換
して領域40を形成することにより、同じ基板1状に本
発明の方法により形成される隣のトランジスタ(図示せ
ず)と絶縁する。この電気絶縁領域40を図23(e)
に示す。
【0098】図24(a)において、次に、160°C
のオルトリン酸と20:1BHF溶液とを用いて、窒化
シリコン層38および二酸化シリコン層39を除去す
る。ついで、LPCVDにより100nmの厚さのポリ
シリコン層5を成長させる。この層5の表面上に、10
nmのオーダーの厚さの薄い二酸化シリコン層(図示せ
ず)を成長させる。この酸化層に対して、5×1015c
m-2の照射量かつ25KeVのエネルギーで砒素イオン
を打ち込むことにより、シリコン層5を、トランジスタ
のソースとして利用するための大量ドープn型層に変換
する。次に、800°Cの熱アニーリングを1分間行う
ことにより、砒素イオンを活性化すると共に、層5に大
量ドープされた電気的特性を得る。次に、層5の上に1
00nm厚の二酸化シリコン層41を成長させる。
のオルトリン酸と20:1BHF溶液とを用いて、窒化
シリコン層38および二酸化シリコン層39を除去す
る。ついで、LPCVDにより100nmの厚さのポリ
シリコン層5を成長させる。この層5の表面上に、10
nmのオーダーの厚さの薄い二酸化シリコン層(図示せ
ず)を成長させる。この酸化層に対して、5×1015c
m-2の照射量かつ25KeVのエネルギーで砒素イオン
を打ち込むことにより、シリコン層5を、トランジスタ
のソースとして利用するための大量ドープn型層に変換
する。次に、800°Cの熱アニーリングを1分間行う
ことにより、砒素イオンを活性化すると共に、層5に大
量ドープされた電気的特性を得る。次に、層5の上に1
00nm厚の二酸化シリコン層41を成長させる。
【0099】図24(b)において、電子ビームリソグ
ラフィとドライエッチングとを用いて二酸化シリコン層
41をパターン化することにより、幅Xの細長い領域を
設ける。この領域は、トランジスタのソースの範囲を定
めるマスクを定めるために利用される。
ラフィとドライエッチングとを用いて二酸化シリコン層
41をパターン化することにより、幅Xの細長い領域を
設ける。この領域は、トランジスタのソースの範囲を定
めるマスクを定めるために利用される。
【0100】図24(c)において、エッチングされた
層41の部分の下を除いて、層構造3の約30nmの厚
さを残して、ポリシリコン層5および多層構造3をCF
4ガス内でエッチングする。
層41の部分の下を除いて、層構造3の約30nmの厚
さを残して、ポリシリコン層5および多層構造3をCF
4ガス内でエッチングする。
【0101】図24(d)に示すように、熱酸化によ
り、それぞれ約10nmおよび50nmの厚さの二酸化
シリコン層領域24,26を酸化させることにより、多
層構造3のエッチングされた部分およびn型のソースお
よびドレイン領域5,2の露出部分を被覆する。大量ド
ープ領域5,2上の二酸化シリコン26の厚さは、SE
LOCS処理のため、層構造3の真性シリコン上の酸化
物24の厚さより大きい。
り、それぞれ約10nmおよび50nmの厚さの二酸化
シリコン層領域24,26を酸化させることにより、多
層構造3のエッチングされた部分およびn型のソースお
よびドレイン領域5,2の露出部分を被覆する。大量ド
ープ領域5,2上の二酸化シリコン26の厚さは、SE
LOCS処理のため、層構造3の真性シリコン上の酸化
物24の厚さより大きい。
【0102】図24(e)に示すように、LPCVDに
より、10nm厚のポリシリコン層23’を成長させ
る。この層23’の表面上に、10nmのオーダーの厚
さの薄い二酸化シリコン層(図示せず)を成長させる。
この酸化物層に対して、5×1015cm-2の照射量かつ
25KeVのエネルギーで砒素イオンを打ち込むことに
より、ポリシリコン層23’を大量ドープn型層に変換
する。次に、800°Cで1分間の熱アニーリングを行
うことにより、砒素イオンを活性化すると共に、層2
3’内に大量ドープn型電気特性を得る。この層23’
は後に、デバイスのゲートを形成するために使用され
る。次に、光学リソグラフィとCF4ガス雰囲気中での
ドライエッチング法を用いて、この層23’をパターン
化する。ついで、図25(a)に示すように、本デバイ
ス上に1000nmの厚さの二酸化シリコン層42を成
長させ、酸化物層42,26にコンタクト窓32Dをエ
ッチング生成することにより、ドレイン層2に対する電
気接続を可能とする。このコンタクト窓32Dは、光学
リソグラフィと、20:1BHF溶液を用いたウェット
エッチングとにより形成する。この処理の一部として、
ゲート23’のためにコンタクト窓32Gを形成する。
より、10nm厚のポリシリコン層23’を成長させ
る。この層23’の表面上に、10nmのオーダーの厚
さの薄い二酸化シリコン層(図示せず)を成長させる。
この酸化物層に対して、5×1015cm-2の照射量かつ
25KeVのエネルギーで砒素イオンを打ち込むことに
より、ポリシリコン層23’を大量ドープn型層に変換
する。次に、800°Cで1分間の熱アニーリングを行
うことにより、砒素イオンを活性化すると共に、層2
3’内に大量ドープn型電気特性を得る。この層23’
は後に、デバイスのゲートを形成するために使用され
る。次に、光学リソグラフィとCF4ガス雰囲気中での
ドライエッチング法を用いて、この層23’をパターン
化する。ついで、図25(a)に示すように、本デバイ
ス上に1000nmの厚さの二酸化シリコン層42を成
長させ、酸化物層42,26にコンタクト窓32Dをエ
ッチング生成することにより、ドレイン層2に対する電
気接続を可能とする。このコンタクト窓32Dは、光学
リソグラフィと、20:1BHF溶液を用いたウェット
エッチングとにより形成する。この処理の一部として、
ゲート23’のためにコンタクト窓32Gを形成する。
【0103】図25(b)に示すように、スパッタリン
グにより金属層28を形成して、ゲートおよびドレイン
への電気接続を行う。この層28は、100nm厚のチ
タンの初期層と、従来のスパッタリング技術で生成され
た1000nmのアルミニウム/シリコン(1%)の被
覆層とからなる。図25(b)に示すように、層28に
電気絶縁空間43をエッチング形成することにより、第
1および第2のコンタクト部28D,28Gを設ける。
これらは、それぞれコンタクト窓32D,32Gを介し
てゲート領域およびドレイン領域への接続をもたらす。
グにより金属層28を形成して、ゲートおよびドレイン
への電気接続を行う。この層28は、100nm厚のチ
タンの初期層と、従来のスパッタリング技術で生成され
た1000nmのアルミニウム/シリコン(1%)の被
覆層とからなる。図25(b)に示すように、層28に
電気絶縁空間43をエッチング形成することにより、第
1および第2のコンタクト部28D,28Gを設ける。
これらは、それぞれコンタクト窓32D,32Gを介し
てゲート領域およびドレイン領域への接続をもたらす。
【0104】図26に、出来上がったデバイスの概略平
面図を示す。図26から、コンタクト窓32D,32G
を形成した図25(a)で説明した処理工程は、二酸化
シリコン被覆層41にコンタクト窓32Sを形成するの
にも利用でき、これによって、ソースを構成する大量ド
ープn型領域5への外部電気接続が行える。さらに、絶
縁ギャップ43を形成する際、図26に示した絶縁ギャ
ップ44も形成することにより、スパッタされた金属コ
ンタクト層28の部分28Sを定める。これにより、コ
ンタクト窓32Sを介してソース5に対する電気接続が
行える。
面図を示す。図26から、コンタクト窓32D,32G
を形成した図25(a)で説明した処理工程は、二酸化
シリコン被覆層41にコンタクト窓32Sを形成するの
にも利用でき、これによって、ソースを構成する大量ド
ープn型領域5への外部電気接続が行える。さらに、絶
縁ギャップ43を形成する際、図26に示した絶縁ギャ
ップ44も形成することにより、スパッタされた金属コ
ンタクト層28の部分28Sを定める。これにより、コ
ンタクト窓32Sを介してソース5に対する電気接続が
行える。
【0105】多層構造3の層6,7の成長の途中および
その後、ウェハ全体を数時間900〜100°Cに加熱
する。しかし、出来上がりのデバイスが首尾良く動作す
ることを保証するために、大量ドープされたソース領域
5およびドレイン領域2からドーパントを層構造3のシ
リコン層62に移動させてはならない。本実施例では、
窒化シリコンの最上および最下層7は層2,5内のn+
ドーパントに対する障壁として機能し、加熱処理中に、
それらが多層構造3の中央領域へ拡散するのを防止す
る。図4は、トランジスタのアクティブ領域をX×Yと
して示す。典型的にはX=50nm、Y=200nmで
ある。
その後、ウェハ全体を数時間900〜100°Cに加熱
する。しかし、出来上がりのデバイスが首尾良く動作す
ることを保証するために、大量ドープされたソース領域
5およびドレイン領域2からドーパントを層構造3のシ
リコン層62に移動させてはならない。本実施例では、
窒化シリコンの最上および最下層7は層2,5内のn+
ドーパントに対する障壁として機能し、加熱処理中に、
それらが多層構造3の中央領域へ拡散するのを防止す
る。図4は、トランジスタのアクティブ領域をX×Yと
して示す。典型的にはX=50nm、Y=200nmで
ある。
【0106】再度図25(b)を参照するに、エッチン
グされた多層構造3は、ドレイン領域2から直立したピ
ラー20を形成することが分かる。領域23’は、ピラ
ー20の側壁21に沿って拡がったサイドゲートとして
機能する。コンタクト領域28Gに対してゲート電圧を
印加すると、制御電界がサイドゲートからその側壁22
を介して層構造3に印加され、これによって、前述した
方法で、そのトンネル障壁構造が制御される。この制御
電界は実質的に側壁22を介してのみ印加され、ピラー
構造の頂部表面21からは有為な電界は印加されない。
領域23’はピラーをまたぐが、この領域は、ソース領
域5とこれを覆う絶縁層41の厚さ分だけピラー頂部表
面21から離れており、よって、当該頂部表面からは有
為な電界は印加されない。この説明した構造は次の利点
を有する。すなわち、ゲート電界が側壁から印加される
ので、ゲートとドレインとの間の高い電界領域が実質的
に低減され、これによって、トランジスタのソース・ド
レイン特性が改善される。
グされた多層構造3は、ドレイン領域2から直立したピ
ラー20を形成することが分かる。領域23’は、ピラ
ー20の側壁21に沿って拡がったサイドゲートとして
機能する。コンタクト領域28Gに対してゲート電圧を
印加すると、制御電界がサイドゲートからその側壁22
を介して層構造3に印加され、これによって、前述した
方法で、そのトンネル障壁構造が制御される。この制御
電界は実質的に側壁22を介してのみ印加され、ピラー
構造の頂部表面21からは有為な電界は印加されない。
領域23’はピラーをまたぐが、この領域は、ソース領
域5とこれを覆う絶縁層41の厚さ分だけピラー頂部表
面21から離れており、よって、当該頂部表面からは有
為な電界は印加されない。この説明した構造は次の利点
を有する。すなわち、ゲート電界が側壁から印加される
ので、ゲートとドレインとの間の高い電界領域が実質的
に低減され、これによって、トランジスタのソース・ド
レイン特性が改善される。
【0107】図24、図25、図26を参照して説明し
たデバイスは他の多層構造3を用いることにより、例え
ば図10〜図21を参照して前述した方法で、ピラー構
造20を形成してもよい。
たデバイスは他の多層構造3を用いることにより、例え
ば図10〜図21を参照して前述した方法で、ピラー構
造20を形成してもよい。
【0108】さらに、図24、図25を参照して説明し
たサイドゲート構造は、トランジスタでなくメモリデバ
イスにも利用できることが理解されよう。メモリデバイ
スでは、ドレイン領域2はポリシリコンまたは同様の導
電メモリノード10によって置き換えられ、前述した領
域17,18に対応するソースおよびドレイン領域がデ
バイス基板に形成される。
たサイドゲート構造は、トランジスタでなくメモリデバ
イスにも利用できることが理解されよう。メモリデバイ
スでは、ドレイン領域2はポリシリコンまたは同様の導
電メモリノード10によって置き換えられ、前述した領
域17,18に対応するソースおよびドレイン領域がデ
バイス基板に形成される。
【0109】前述した構造において、電子が主としてピ
ラーの表面領域を伝導するように設計することができ
る。この構成では、動作がMOSトランジスタに類似し
たものになり、ピラーの横寸法による影響をあまり受け
なくなる。電子がピラーの表面領域および中心領域の両
方を伝導するように設計することも可能である(特に、
横寸法の小さいピラーにおいて)。
ラーの表面領域を伝導するように設計することができ
る。この構成では、動作がMOSトランジスタに類似し
たものになり、ピラーの横寸法による影響をあまり受け
なくなる。電子がピラーの表面領域および中心領域の両
方を伝導するように設計することも可能である(特に、
横寸法の小さいピラーにおいて)。
【0110】前述した構造は、平面図である図27およ
び図27のIII−III'線での断面図である図28に示す
ように、横方向に配列することができる。ゲート電極2
8Gは多重トンネル接合内に電界を誘起し、これによ
り、ソースとドレインとの間の電子移動を制御する。こ
のゲートは、ソースおよびドレインコンタクト領域と重
複していない。この構造においては、ラテラルパターン
化(lateral patterning)によりゲート領域を設計でき、
製造プロセスを簡略化できる。
び図27のIII−III'線での断面図である図28に示す
ように、横方向に配列することができる。ゲート電極2
8Gは多重トンネル接合内に電界を誘起し、これによ
り、ソースとドレインとの間の電子移動を制御する。こ
のゲートは、ソースおよびドレインコンタクト領域と重
複していない。この構造においては、ラテラルパターン
化(lateral patterning)によりゲート領域を設計でき、
製造プロセスを簡略化できる。
【0111】このデバイスの製造方法を、以下、図28
を参照して詳細に説明する。開始材料はシリコンウェハ
25からなり、これを1000°Cで熱酸化することに
より、600nmの厚さのSiO2の層1を形成する。
これは絶縁基板として機能する。次に、SiO2層1上
に、ドレインの生成に用いられる層2を形成する。この
層2は、LPCVDにより成長させた100nmの厚さ
のポリシリコンからなる。この層の表面上に、10nm
のオーダーの厚さの薄い二酸化シリコンを成長させる。
次に、層2に対して砒素イオンを打ち込むことにより、
n+ドープ導電層を形成する。この層はドレインとして
用いることができる。砒素イオンは、当該酸化物層(図
示せず)に対して、25KeVのオーダーのエネルギー
で、かつ3×1015cm-2の照射量で打ち込む。10n
mの酸化物およびシリコン層2は光学リソグラフィとド
ライエッチングとによりパターン化する。ついで、厚さ
60nmの酸化シリコン層51を成長させ、この酸化物
層51および10nm酸化物にコンタクト窓55をエッ
チング形成することにより、ドレイン層2に対する電気
接続を可能にする。このコンタクト窓55は、光学リソ
グラフィと、20:1BHF溶液を用いたウェットエッ
チングとにより形成する。
を参照して詳細に説明する。開始材料はシリコンウェハ
25からなり、これを1000°Cで熱酸化することに
より、600nmの厚さのSiO2の層1を形成する。
これは絶縁基板として機能する。次に、SiO2層1上
に、ドレインの生成に用いられる層2を形成する。この
層2は、LPCVDにより成長させた100nmの厚さ
のポリシリコンからなる。この層の表面上に、10nm
のオーダーの厚さの薄い二酸化シリコンを成長させる。
次に、層2に対して砒素イオンを打ち込むことにより、
n+ドープ導電層を形成する。この層はドレインとして
用いることができる。砒素イオンは、当該酸化物層(図
示せず)に対して、25KeVのオーダーのエネルギー
で、かつ3×1015cm-2の照射量で打ち込む。10n
mの酸化物およびシリコン層2は光学リソグラフィとド
ライエッチングとによりパターン化する。ついで、厚さ
60nmの酸化シリコン層51を成長させ、この酸化物
層51および10nm酸化物にコンタクト窓55をエッ
チング形成することにより、ドレイン層2に対する電気
接続を可能にする。このコンタクト窓55は、光学リソ
グラフィと、20:1BHF溶液を用いたウェットエッ
チングとにより形成する。
【0112】その後、前述したと同じ方法で、シリコン
層および窒化シリコン層の積層体を成長させることによ
り、多重トンネル接合をもたらす多層構造3を形成す
る。この多層構造3を光学リソグラフィとドライエッチ
ングとによりパターン化する。
層および窒化シリコン層の積層体を成長させることによ
り、多重トンネル接合をもたらす多層構造3を形成す
る。この多層構造3を光学リソグラフィとドライエッチ
ングとによりパターン化する。
【0113】次に、60nm厚の酸化シリコン層52を
成長させ、この酸化物層52にコンタクト窓56をエッ
チング形成することにより、電気的接続を可能とする。
コンタクト窓56は、光学リソグラフィと、20:1B
HF溶液を用いたウェットエッチングとにより形成す
る。
成長させ、この酸化物層52にコンタクト窓56をエッ
チング形成することにより、電気的接続を可能とする。
コンタクト窓56は、光学リソグラフィと、20:1B
HF溶液を用いたウェットエッチングとにより形成す
る。
【0114】次に、ソースを設けるために用いる層5を
形成する。この層5は、LPCVDにより成長させた1
00nm厚のポリシリコンからなる。層5の表面上に、
10nmのオーダーの厚さの薄い二酸化シリコン層を成
長させる。次に、層5に対して砒素イオンを打ち込むこ
とにより、n+ドープ導電層を形成する。この層はソー
スとして用いることができる。砒素イオンは、当該酸化
物層(図示せず)に対して、25KeVのオーダーのエ
ネルギーで、かつ3×1015cm-2の照射量で打ち込
む。ついで、10nm酸化物およびシリコン層5を、光
学リソグラフィとドライエッチングとによりパターン化
する。
形成する。この層5は、LPCVDにより成長させた1
00nm厚のポリシリコンからなる。層5の表面上に、
10nmのオーダーの厚さの薄い二酸化シリコン層を成
長させる。次に、層5に対して砒素イオンを打ち込むこ
とにより、n+ドープ導電層を形成する。この層はソー
スとして用いることができる。砒素イオンは、当該酸化
物層(図示せず)に対して、25KeVのオーダーのエ
ネルギーで、かつ3×1015cm-2の照射量で打ち込
む。ついで、10nm酸化物およびシリコン層5を、光
学リソグラフィとドライエッチングとによりパターン化
する。
【0115】厚さ60nmの酸化シリコン層53を成長
させ、酸化物層53,52にゲート窓54をエッチング
形成する。このゲート窓54は、光学リソグラフィと、
20:1BHF溶液を用いたウェットエッチングとによ
り形成する。ついで、10nmの二酸化シリコン層54
を熱酸化により形成する。
させ、酸化物層53,52にゲート窓54をエッチング
形成する。このゲート窓54は、光学リソグラフィと、
20:1BHF溶液を用いたウェットエッチングとによ
り形成する。ついで、10nmの二酸化シリコン層54
を熱酸化により形成する。
【0116】次に、酸化物層51,52,53にコンタ
クト窓32Dをエッチング形成することにより、ドレイ
ン層2に対する電気接続を可能とする。このコンタクト
窓32Dは、光学リソグラフィと、20:1BHF溶液
を用いたウェットエッチングとにより形成する。同時
に、コンタクト窓32Sをソース5に対して形成する。
クト窓32Dをエッチング形成することにより、ドレイ
ン層2に対する電気接続を可能とする。このコンタクト
窓32Dは、光学リソグラフィと、20:1BHF溶液
を用いたウェットエッチングとにより形成する。同時
に、コンタクト窓32Sをソース5に対して形成する。
【0117】次に、図25(b)で説明したと同じ方法
で、金属化およびパターン化を行うことにより、図2
7、図28に示した構造を完成する。
で、金属化およびパターン化を行うことにより、図2
7、図28に示した構造を完成する。
【0118】図27、図28を参照して説明したデバイ
スは、他の多層構造3を、例えば図10〜図21を参照
して前述したように、利用してもよい。また、ドレイン
2をメモリノードにより置換することにより、トランジ
スタではなくメモリデバイスを設けてもよい。
スは、他の多層構造3を、例えば図10〜図21を参照
して前述したように、利用してもよい。また、ドレイン
2をメモリノードにより置換することにより、トランジ
スタではなくメモリデバイスを設けてもよい。
【0119】本発明の範囲内における多くの他の変形・
変更は、当業者には明らかであろう。例えば、上記実施
例では、多層構造3の絶縁層を設けるために窒化シリコ
ンを用いたが、酸化シリコンや他の絶縁材料の膜を用い
ることも可能である。また、n型領域およびp型領域は
相互に交換することができ、使用するドーパントの型を
変えることもできる。例えば、p型のゲートとともに、
n型のソースおよびドレイン(またはメモリノード)を
使用することが可能である。
変更は、当業者には明らかであろう。例えば、上記実施
例では、多層構造3の絶縁層を設けるために窒化シリコ
ンを用いたが、酸化シリコンや他の絶縁材料の膜を用い
ることも可能である。また、n型領域およびp型領域は
相互に交換することができ、使用するドーパントの型を
変えることもできる。例えば、p型のゲートとともに、
n型のソースおよびドレイン(またはメモリノード)を
使用することが可能である。
【図1】従来のトランジスタ構造の概略断面図である。
【図2】(a)(b)は、異なるバイアス条件下での、
図1に示したトランジスタのエネルギー図である。
図1に示したトランジスタのエネルギー図である。
【図3】従来のメモリデバイスの断面図である。
【図4】(a)は本発明によるトランジスタデバイスの
概略断面図であり、(b)は本発明によるメモリデバイ
スの概略断面図である。
概略断面図であり、(b)は本発明によるメモリデバイ
スの概略断面図である。
【図5】図4(a)(b)に示したデバイスのエネルギ
ーバンド図である。
ーバンド図である。
【図6】(a)は本発明によるトランジスタデバイスの
概略平面図であり、(b)は(a)のトランジスタデバ
イスの線I−I’に沿った概略断面図である。
概略平面図であり、(b)は(a)のトランジスタデバ
イスの線I−I’に沿った概略断面図である。
【図7】(a)(b)は図6に示したトランジスタデバ
イスを製造するための製造工程を示す図である。
イスを製造するための製造工程を示す図である。
【図8】(a)〜(c)は図6に示した製造工程に続く
製造工程を示す図である。
製造工程を示す図である。
【図9】(a)〜(c)は図8に示した製造工程に続く
製造工程を示す図である。
製造工程を示す図である。
【図10】本発明によるデバイスにおいて使用される、
変形されたピラー構造を示す図である。
変形されたピラー構造を示す図である。
【図11】図10に示したデバイスのエネルギーバンド
図である。
図である。
【図12】本発明によるデバイスに使用するための他の
ピラー構造を示す図である。
ピラー構造を示す図である。
【図13】図11に示したデバイスのエネルギーバンド
図である。
図である。
【図14】本発明によるデバイスに使用するための他の
ピラー構造を示す図である。
ピラー構造を示す図である。
【図15】図14に示したデバイスのエネルギーバンド
図である。
図である。
【図16】本発明によるデバイスに使用するためのピラ
ーの他の実施例を示す図である。
ーの他の実施例を示す図である。
【図17】図16に示したデバイスのエネルギーバンド
図である。
図である。
【図18】本発明によるデバイスに使用するための別の
ピラー構造を示す図である。
ピラー構造を示す図である。
【図19】接合ダイオードサイドゲートを内蔵した、本
発明によるデバイスに使用するピラー構造のさらに他の
実施例を示す図である。
発明によるデバイスに使用するピラー構造のさらに他の
実施例を示す図である。
【図20】図19に示したデバイスのエネルギーバンド
図である。
図である。
【図21】ショットキゲートを用いるサイドゲート構造
の説明図である。
の説明図である。
【図22】図21のデバイスのエネルギーバンド図であ
る。
る。
【図23】本発明によるトランジスタデバイスの他の実
施例を製造するための処理工程図である。
施例を製造するための処理工程図である。
【図24】図23に続く処理工程図である。
【図25】図24に続く処理工程図である。
【図26】図23〜図25により製造されたトランジス
タデバイスの平面図である(図25(b)はラインII−
II'での断面図である)。
タデバイスの平面図である(図25(b)はラインII−
II'での断面図である)。
【図27】本発明によるラテラルトランジスタ構造の平
面図である。
面図である。
【図28】図27のトランジスタの、ラインIII−III’
に沿った断面図である。
に沿った断面図である。
1…基板、2…ドレイン領域、3…層構造、4…ソース
領域、5…ドレイン領域、6…ポリシリコン層、7…絶
縁層、8…障壁、10…メモリノード、11…制御電
極、20…ピラー構造、23…サイドゲート、21…頂
部表面、22…側壁。
領域、5…ドレイン領域、6…ポリシリコン層、7…絶
縁層、8…障壁、10…メモリノード、11…制御電
極、20…ピラー構造、23…サイドゲート、21…頂
部表面、22…側壁。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI
H01L 29/792
29/80
(72)発明者 水田 博
イギリス国、ケンブリッジ シー・ビ
ー・3 0 エイチ・イー、マディング
レー ロード(番地なし) キャベンデ
ィッシュ ラボラトリー、ヒタチ ケン
ブリッジ ラボラトリー、ヒタチ ヨー
ロッパ リミテッド内
(72)発明者 嶋田 壽一
東京都国分寺市東恋ケ窪一丁目280番地
株式会社日立製作所 中央研究所内
(72)発明者 角南 英夫
東京都国分寺市東恋ケ窪一丁目280番地
株式会社日立製作所 中央研究所内
(72)発明者 伊藤 清男
東京都国分寺市東恋ケ窪一丁目280番地
株式会社日立製作所 中央研究所内
(72)発明者 手嶋 達也
東京都国分寺市東恋ケ窪一丁目280番地
株式会社日立製作所 中央研究所内
(72)発明者 峰 利之
東京都国分寺市東恋ケ窪一丁目280番地
株式会社日立製作所 中央研究所内
(56)参考文献 特開 平8−97305(JP,A)
特開 平5−291591(JP,A)
特開 平9−116106(JP,A)
特開 平8−181295(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 29/06
H01L 29/66
H01L 29/788
H01L 29/792
H01L 29/80
H01L 21/8247
H01L 27/115
Claims (20)
- 【請求項1】側壁と頂部表面と底面とを有する直立ピラ
ー構造と、前記頂部表面と前記底面に設けられた 電極と、前記直立 ピラー構造の側壁に沿ったサイドゲート構造
と、 を備え、 前記直立ピラー構造は、エネルギーバンド構造において、前記頂部表面の電極に
対して、第1の障壁高さと第1の厚さとを有する第1の
障壁成分と、前記第1の障壁高さより高い第2の障壁高
さと前記第1の厚さより薄い第2の厚さとを有する第2
の障壁成分と、をすくなくとも有し、前記第1および第
2の障壁成分により構成されるエネルギーバンドプロフ
ァイルをもたらす、導電性の材料の第1の障壁と非導電
性の材料の第2の障壁とを有し、 第1の状態では、前記直立ピラー構造を通して電荷が前
記エネルギーバンドプロファイルの障壁構造をトンネル
することにより電荷キャリアフローが発生可能であり、
第2の状態では、前記エネルギーバンドプロファイルを
有する直立ピラー構造において、前記エネルギーバンド
プロファイルは電荷キャリアフローを阻止するトンネル
障壁構造を呈し、 前記サイドゲート構造は、側壁を介して前記直立ピラー
構造に電界を印加することにより前記エネルギーバンド
プロファイルの障壁構造において電荷キャリアをトンネ
ルさせたりトンネルを阻止することによりその電気伝導
度を制御するよう構成された、制御可能なデバイス。 - 【請求項2】前記第2の障壁成分は、3nm以下の厚さ
の非導電性の材料により得られる、請求項1記載のデバ
イス。 - 【請求項3】前記トンネル障壁構造のエネルギーバンド
プロファイルは、前記第2の障壁成分を複数個有する、
請求項1または2記載のデバイス。 - 【請求項4】前記障壁構造は、前記導電性の材料と前記
非導電性の材料の交互の層を有し、前記導電性の材料 の層は、前記非導電性の材料の層を挟
んで互いに隣接する前記導電性の材料の層の全体が1つ
として前記第1の障壁成分をもたらし、前記非導電性の材料の材料の層は、 個々の非導電性の材
料の層が前記第2の障壁成分をもたらす、請求項1、2
および3記載のいずれか1項に記載のデバイス。 - 【請求項5】前記交互の層は、それぞれ、ポリシリコ
ン、および、窒化シリコンまたは酸化シリコンである、
請求項4記載のデバイス。 - 【請求項6】前記導電性層は、各々、10nmより小さ
い厚さであり、 前記非導電性の材料の層は、2nmのオーダーである、
請求項4または5記載のデバイス。 - 【請求項7】前記障壁構造は、不純物をドーピングした
半導体材料からなる導電性材料と非導電性材料との交互
の層を有する、請求項4記載のデバイス。 - 【請求項8】前記ピラー構造は、複数の伝導島を有す
る、請求項1に記載のデバイス。 - 【請求項9】前記伝導島は、絶縁マトリクス内に分散さ
れた3〜10nmの直径を有する伝導島である、請求項
8記載のデバイス。 - 【請求項10】前記伝導島は、半導体材料のナノ結晶を
有する、請求項9に記載のデバイス。 - 【請求項11】前記伝導島は、金属により構成される、
請求項9に記載のデバイス。 - 【請求項12】側壁と頂部表面と底面とを有する直立ピ
ラー構造と、前記頂部表面と前記底面に設けられた 電極と、前記直立 ピラー構造の側壁に沿ったサイドゲート構造
と、 を備え、 前記直立ピラー構造は、エネルギーバンド構造において、前記頂部表面の電極に
対して、第1の障壁高さと第1の厚さとを有する第1の
障壁成分と、前記第1の障壁高さより高い第2の障壁高
さと前記第1の厚さより薄い第2の厚さとを有する第2
の障壁成分と、をすくなくとも有し、前記第1および第
2の障壁成分により構成されるエネルギーバンドプロフ
ァイルをもたらす、導電性の材料の第1の障壁と非導電
性の材料の第2の障壁とを有し、 第1の状態では、前記直立ピラー構造を通して電荷が前
記エネルギーバンドプロファイルの障壁構造をトンネル
することにより電荷キャリアフローが発生可能であり、
第2の状態では、前記エネルギーバンドプロファイルを
有する直立ピラー構造において、前記エネルギーバンド
プロファイルは電荷キャリアフローを阻止するトンネル
障壁構造を呈し、 前記サイドゲート構造は、側壁を介して前記直立ピラー
構造に電界を印加することにより前記エネルギーバンド
プロファイルの障壁構造において電荷キャリアをトンネ
ルさせたりトンネルを阻止することによりその電気伝導
度を制御するよう構成された、制御可能な伝導デバイス
において、 前記直立ピラー構造を通るソース・ドレイン電荷キャリ
アフロー経路を設けるためのソース領域およびドレイン
領域を前記頂部表面と前記底面に有し、前記サイドゲー
ト構造が前記ソース・ドレイン電荷キャリアフロー経路
に沿った電荷キャリアフローを制御するよう動作可能で
あるデバイス。 - 【請求項13】側壁と頂部表面と底面とを有する直立ピ
ラー構造と、前記頂部表面と前記底面に設けられた 電極と、前記直立 ピラー構造の側壁に沿ったサイドゲート構造
と、 を備え、 前記直立ピラー構造は、エネルギーバンド構造におい
て、前記頂部表面の電極に対して、第1の障壁高さと第
1の厚さとを有する第1の障壁成分と、前記第1の障壁
高さより高い第2の障壁高さと前記第1の厚さより薄い
第2の厚さとを有する第2の障壁成分とをすくなくとも
有し、前記第1および第2の障壁成分により構成される
エネルギーバンドプロファイルをもたらす、導電性の材
料の第1の障壁と非導電性の材料の第2の障壁とを有
し、 第1の状態では、前記直立ピラー構造を通して電荷は前
記エネルギーバンドプロファイルの障壁構造をトンネル
することにより電荷キャリアフローが発生可能であり、
第2の状態では、前記エネルギーバンドプロファイルを
有する直立ピラー構造において、前記エネルギーバンド
プロファイルは電荷キャリアフローを阻止するトンネル
障壁構造を呈し、 前記サイドゲート構造は、側壁を介して前記直立ピラー
構造に電界を印加することにより前記エネルギーバンド
プロファイルの障壁構造において電荷キャリアをトンネ
ルさせたりトンネルを阻止することによりその電気伝導
度を制御するよう構成された、制御可能な伝導デバイス
において、 前記直立ピラー構造を通る経路に沿って通過する電荷キ
ャリアを受け取るためのメモリノードを有し、前記サイ
ドゲート構造は、当該メモリノードに蓄積された電荷を
制御するために、前記経路に沿った電荷キャリアフロー
をトンネルさせたりトンネルを阻止することにより制御
するよう動作可能であるデバイス。 - 【請求項14】前記メモリノードに蓄積された電荷のレ
ベルに依存してチャネルの伝導度が制御されるソース・
ドレイン経路を前記メモリノードの下に有する、請求項
13記載のデバイス。 - 【請求項15】前記サイドゲート構造はショットキゲー
トを有する、請求項1、12および13のいずれか1項
に記載のデバイス。 - 【請求項16】前記サイドゲート構造は、接合ゲートを
有する、請求項1、12および13のいずれか1項に記
載のデバイス。 - 【請求項17】導電性の材料の領域と非導電性の材料の
領域とを交互に積層したピラー構造であって、電荷キャ
リア経路を構成するピラー構造と、 前記ピラー構造を通る電荷キャリア経路に沿って通過す
る電荷を受け取るためのメモリノードと、 前記電荷キャリアを前記経路に供給して前記ピラー構造
を通過させ前記メモリノードに電荷を蓄積させる制御電
極と、 を備え、 前記非導電性材料の領域は、それぞれ前記メモリノード
および前記制御電極に隣接し第1の厚さを有する複数の
第1の障壁成分を形成し、前記導電性材料の領域は、非
導電性材料の領域の第1の障壁成分の間に前記第1の厚
さより厚い第2の厚さを有する第2の障壁成分を形成す
ることによりエネルギーバンドプロファイルをもたらす
よう前記ピラー構造が構成され、第1の状態では、前記ピラー構造を通して、電荷が、前
記導電性の材料の領域と前記非導電性の材料の領域によ
り形成される、前記エネルギーバンドプロファイルの障
壁構造をトンネルすることにより、電荷キャリアフロー
が発生可能であり、第2の状態では、前記エネルギーバ
ンドプロファイルを有するピラー構造において、前記エ
ネルギーバンドプロファイルが電荷キャリアフローを阻
止するトンネル障壁構造を呈して電荷キャリアフローを
阻止し、 前記第1及び第2の障壁成分が前記メモリノードに不揮
発性電荷蓄積をもたらすよう構成されたメモリデバイ
ス。 - 【請求項18】基板(1)と、該基板上に横方向に離間し
て配置されソースおよびドレイン領域(2,5)を構成す
る電極領域(2,5)と、前記電極領域に電気的に接続さ
れるとともにそれらの間に延びるチャンネル構造(3)
と、前記チャネル構造の上にゲート電極 ( 28G)とを備
え、 前記チャネル構造は、導電性の材料の領域と非導電性の
材料の領域とにより構成され、第1の状態では、前記チ
ャネル構造を通して電荷が前記導電性の材料の領域と非
導電性の材料の領域により形成されるエネルギーバンド
プロファイルの障壁構造をトンネルすることにより電荷
キャリアフローが発生可能であり、第2の状態では、前
記エネルギーバンドプロファイルを有するチャネル構造
において、前記エネルギーバンドプロファイルが電荷キ
ャリアフローを阻止するトンネル障壁構造を呈して電荷
キャリアフローを阻止するトンネル障壁構造を呈し、 前記ゲート電極は、前記チャンネル構造内に前記電荷キ
ャリアフローをトンネルさせたりトンネルを阻止するこ
とによりその電気伝導度を制御する電界を印加するよう
構成され、前記チャンネル構造(3)は、前記基板上で一
端において前記電極領域の一方の下に重なるとともに、
他端において前記電極領域の他方の上に重なる、制御可
能な伝導デバイス。 - 【請求項19】前記電極領域の一方はメモリノードを構
成する、請求項18記載のデバイス。 - 【請求項20】前記ゲート電極は、前記チャネル構造を
被覆し、前記電極領域の間に配置される、請求項18記
載のデバイス。
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