JP2637186B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2637186B2 JP2637186B2 JP63249381A JP24938188A JP2637186B2 JP 2637186 B2 JP2637186 B2 JP 2637186B2 JP 63249381 A JP63249381 A JP 63249381A JP 24938188 A JP24938188 A JP 24938188A JP 2637186 B2 JP2637186 B2 JP 2637186B2
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- transistor
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- insulating film
- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、メモリ機能を有する半導体装置に係わり、
特に絶縁膜上のシリコン膜（SOI膜）を利用してトラン
ジスタメモリを作成した半導体装置に関する。
特に絶縁膜上のシリコン膜（SOI膜）を利用してトラン
ジスタメモリを作成した半導体装置に関する。
（従来の技術） 従来、半導体メモリとして各種構造が開発されている
が、そのうち最も簡単な構造は、１つのメモリセルをト
ランジスタとキャパシタを各々１つずつで構成したDRAM
セルである。このメモリセルは、典型的には第４図に示
したようにトランジスタの隣にキャパシタ部を設けた構
造となっている。なお、図中40はシリコン基板、41は素
子分離用絶縁膜、42はゲート酸化膜、43はゲート電極、
44,45はｎ型拡散層（ソース・ドレイン領域）、46はｎ
型拡散層、47はキャパシタ電極、48は層間絶縁膜を示し
ている。
が、そのうち最も簡単な構造は、１つのメモリセルをト
ランジスタとキャパシタを各々１つずつで構成したDRAM
セルである。このメモリセルは、典型的には第４図に示
したようにトランジスタの隣にキャパシタ部を設けた構
造となっている。なお、図中40はシリコン基板、41は素
子分離用絶縁膜、42はゲート酸化膜、43はゲート電極、
44,45はｎ型拡散層（ソース・ドレイン領域）、46はｎ
型拡散層、47はキャパシタ電極、48は層間絶縁膜を示し
ている。
しかしながら、この種の半導体装置にあっては次のよ
うな問題があった。即ち、メモリ容量を増大するために
は素子の微細化をはかる必要があるが、キャパシタ容量
は一定以上必要であるから、キャパシタ部の面積を余り
小さくすることはできない。つまり、キャパシタ部の面
積が素子の微細かを妨げる要因となっていた。また、キ
ャパシタ部に蓄積された電荷は徐々に放電するので、一
定時間毎にリフレッシュの動作が必要であり、そのため
の回路が必要となる。
うな問題があった。即ち、メモリ容量を増大するために
は素子の微細化をはかる必要があるが、キャパシタ容量
は一定以上必要であるから、キャパシタ部の面積を余り
小さくすることはできない。つまり、キャパシタ部の面
積が素子の微細かを妨げる要因となっていた。また、キ
ャパシタ部に蓄積された電荷は徐々に放電するので、一
定時間毎にリフレッシュの動作が必要であり、そのため
の回路が必要となる。
（発明が解決しようとする課題） このように従来、１トランジスタ/1キャパシタからな
るメモリセルでは、キャパシタ部の面積が素子の微細化
を妨げる要因となっており、セル面積の縮小をはかるこ
とが困難であった。また、リフレッシュの動作が必要と
なり、そのための余分な回路を設けなければならない。
るメモリセルでは、キャパシタ部の面積が素子の微細化
を妨げる要因となっており、セル面積の縮小をはかるこ
とが困難であった。また、リフレッシュの動作が必要と
なり、そのための余分な回路を設けなければならない。
本発明は、上記事情を考慮してなされたもので、その
目的とするところは、キャパシタを用いることなく簡易
な構成でメモリセルを実現することができ、セル面積が
小さく且つ十分なメモリ機能を果たす半導体装置を提供
することにある。
目的とするところは、キャパシタを用いることなく簡易
な構成でメモリセルを実現することができ、セル面積が
小さく且つ十分なメモリ機能を果たす半導体装置を提供
することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、通常のMOSトランジスタのソース領域直上
に薄膜トランジスタを設け、下部トランジスタを書込み
用トランジスタとして用い、上部トランジスタのしきい
値電圧を変化させることによって、メモリ機能を持たせ
るようにしたものである。
に薄膜トランジスタを設け、下部トランジスタを書込み
用トランジスタとして用い、上部トランジスタのしきい
値電圧を変化させることによって、メモリ機能を持たせ
るようにしたものである。
即ち本発明は、トランジスタを用いてメモリセルを構
成した半導体装置において、半導体基板の一主面に所定
距離だけ離間して高濃度不純物拡散領域を設けると共
に、該拡散領域で挟まれたチャネル領域上にゲート絶縁
膜を介してゲート電極を設けた第１のMOSトランジスタ
と、このトランジスタ上に絶縁膜を介して形成された単
結晶半導体層に所定距離だけ離間して高濃度不純物拡散
領域を設けると共に、該拡散領域で挟まれたチャネル領
域上にゲート絶縁膜を介してゲート電極を設けた第２の
MOSトランジスタとを具備し、前記第２のMOSトランジス
タのチャネル領域を前記第１のトランジスタの不純物拡
散領域の一方の直上に配置し、且つ第２のMOSトランジ
スタのチャネル領域における半導体層の膜厚を該トラン
ジスタの動作状態においてチャネル領域が完全に空乏化
する膜厚以下に設定するようにしたものである。
成した半導体装置において、半導体基板の一主面に所定
距離だけ離間して高濃度不純物拡散領域を設けると共
に、該拡散領域で挟まれたチャネル領域上にゲート絶縁
膜を介してゲート電極を設けた第１のMOSトランジスタ
と、このトランジスタ上に絶縁膜を介して形成された単
結晶半導体層に所定距離だけ離間して高濃度不純物拡散
領域を設けると共に、該拡散領域で挟まれたチャネル領
域上にゲート絶縁膜を介してゲート電極を設けた第２の
MOSトランジスタとを具備し、前記第２のMOSトランジス
タのチャネル領域を前記第１のトランジスタの不純物拡
散領域の一方の直上に配置し、且つ第２のMOSトランジ
スタのチャネル領域における半導体層の膜厚を該トラン
ジスタの動作状態においてチャネル領域が完全に空乏化
する膜厚以下に設定するようにしたものである。
（作 用） 本発明によれば、書込み用トランジスタ（第１のMOS
トランジスタ）のゲート・ドレインに電圧を加えること
によってソース部の電位を上げることができる。この上
に作られている読出し用トランジスタ（第２のMOSトラ
ンジスタ）は、チャネル領域における半導体層の厚さが
ゲート電圧印加によって生じる最大空乏層幅よりも薄い
ため、下部絶縁膜にゲート電圧がかかり易くなってい
る。従って、読出し用トランジスタのゲート電圧印加時
に、半導体層全体の電位が上がることになる。これによ
り、書込み用トランジスタのソースの電位によって、読
出し用トランジスタのしきい値が変化する。つまり、書
込まれているときは書込み用トランジスタのソース電位
が高くなり、書込まれていない時に比べ、読出し用トラ
ンジスタのしきい値が下がる。この機能を用いることに
よって、トランジスタメモリとして機能させることがで
きる。
トランジスタ）のゲート・ドレインに電圧を加えること
によってソース部の電位を上げることができる。この上
に作られている読出し用トランジスタ（第２のMOSトラ
ンジスタ）は、チャネル領域における半導体層の厚さが
ゲート電圧印加によって生じる最大空乏層幅よりも薄い
ため、下部絶縁膜にゲート電圧がかかり易くなってい
る。従って、読出し用トランジスタのゲート電圧印加時
に、半導体層全体の電位が上がることになる。これによ
り、書込み用トランジスタのソースの電位によって、読
出し用トランジスタのしきい値が変化する。つまり、書
込まれているときは書込み用トランジスタのソース電位
が高くなり、書込まれていない時に比べ、読出し用トラ
ンジスタのしきい値が下がる。この機能を用いることに
よって、トランジスタメモリとして機能させることがで
きる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は本発明の一実施例に係わる半導体装置の概略
構成を示す断面図である。図中10はｐ型の単結晶シリコ
ン基板であり、この基板10の素子分離用絶縁膜11で囲ま
れた素子形成領域には、所定距離だけ離間してn+型不純
物拡散層（ソース・ドレイン領域）14,15が形成されて
いる。ソース・ドレイン領域14,15間のチャネル領域上
にはゲート酸化膜12を介してゲート電極13が形成されて
いる。ここで、ゲート電極13及びソース・ドレイン14,1
5等から第１のMOSトランジスタが構成されている。
構成を示す断面図である。図中10はｐ型の単結晶シリコ
ン基板であり、この基板10の素子分離用絶縁膜11で囲ま
れた素子形成領域には、所定距離だけ離間してn+型不純
物拡散層（ソース・ドレイン領域）14,15が形成されて
いる。ソース・ドレイン領域14,15間のチャネル領域上
にはゲート酸化膜12を介してゲート電極13が形成されて
いる。ここで、ゲート電極13及びソース・ドレイン14,1
5等から第１のMOSトランジスタが構成されている。
また、第１のMOSトランジスタの上には、ゲート酸化
膜12及び絶縁膜13を介して単結晶シリコン層（SOI膜）2
0が形成されている。このシリコン層20には書込み用ト
ランジスタと同様にソース・ドレイン領域24,25が形成
され、さらにソース・ドレイン領域24,25間のチャネル
領域上にはゲート酸化膜22を介してゲート電極23が形成
されている。ここで、ゲート電極23及びソースドレイン
24,25等から第２のMOSトランジスタが構成されている。
膜12及び絶縁膜13を介して単結晶シリコン層（SOI膜）2
0が形成されている。このシリコン層20には書込み用ト
ランジスタと同様にソース・ドレイン領域24,25が形成
され、さらにソース・ドレイン領域24,25間のチャネル
領域上にはゲート酸化膜22を介してゲート電極23が形成
されている。ここで、ゲート電極23及びソースドレイン
24,25等から第２のMOSトランジスタが構成されている。
なお、第２のMOSトランジスタのチャネル領域は第１
のMOSトランジスタのソース領域14の直上に配置されて
いる。また、第２のMOSトランジスタのチャネル領域に
おけるシリコン層20の厚さＴは、第２のMOSトランジス
タの動作状態においてチャネル領域が完全に空乏化する
ように薄膜化されている。つまり、シリコン層20の厚さ
Ｔは、 Ｔ≦２［εφF/（qNsub）］1/2 に設定されている。但し、φＦはフェルエネルギー（e
V）であり、 φＦ＝（kT/q）log（Nsub/Ni） である。また、Nsubはシリコ層20の不純物濃度（c
m-3）、εは誘電率、ｑは電子の基本電荷（クーロ
ン）、ｋはボルツマン定数、Ｔは温度（Ｋ）、Niは真性
キャリア濃度を示している。
のMOSトランジスタのソース領域14の直上に配置されて
いる。また、第２のMOSトランジスタのチャネル領域に
おけるシリコン層20の厚さＴは、第２のMOSトランジス
タの動作状態においてチャネル領域が完全に空乏化する
ように薄膜化されている。つまり、シリコン層20の厚さ
Ｔは、 Ｔ≦２［εφF/（qNsub）］1/2 に設定されている。但し、φＦはフェルエネルギー（e
V）であり、 φＦ＝（kT/q）log（Nsub/Ni） である。また、Nsubはシリコ層20の不純物濃度（c
m-3）、εは誘電率、ｑは電子の基本電荷（クーロ
ン）、ｋはボルツマン定数、Ｔは温度（Ｋ）、Niは真性
キャリア濃度を示している。
第２図は上記半導体装置の製造工程を示す断面図であ
る。
る。
まず、第２図（ａ）に示す如く、ｐ型シリコン基板10
の表面を選択酸化して素子分離用絶縁膜11を形成する。
続いて、第２図（ｂ）に示す如く、通常のMOSトランジ
スタ製造工程と同様にして、ゲート酸化膜12を介してポ
リシリコンからなるゲート電極13を形成し、さらにゲー
ト電極13をマスクに隣をイオン注入し、n+型拡散層（ソ
ース・ドレイン領域）14,15を形成する。ここまでの工
程で第１のMOSトランジスタが形成される。
の表面を選択酸化して素子分離用絶縁膜11を形成する。
続いて、第２図（ｂ）に示す如く、通常のMOSトランジ
スタ製造工程と同様にして、ゲート酸化膜12を介してポ
リシリコンからなるゲート電極13を形成し、さらにゲー
ト電極13をマスクに隣をイオン注入し、n+型拡散層（ソ
ース・ドレイン領域）14,15を形成する。ここまでの工
程で第１のMOSトランジスタが形成される。
次いで、第２図（ｃ）に示す如く、ゲート電極13を酸
化して絶縁膜16を形成する。続いて、第２図（ｄ）に示
す如く、素子分離用酸化膜11にシードとなる開口部17を
形成した後、CVD法で全面にポリシリコン膜18を厚さ150
0Å程度堆積する。その後、電子ビーム或いはレーザビ
ームを用いたアニールによりポリシリコン膜18を溶融再
結晶化し、必要な部分を残して選択エッチングする。さ
らに、この単結晶化した膜（SOI膜）にボロンをイオン
注入して１×1016cm-3の濃度を持つｐ型単結晶シリコン
膜20を形成する。
化して絶縁膜16を形成する。続いて、第２図（ｄ）に示
す如く、素子分離用酸化膜11にシードとなる開口部17を
形成した後、CVD法で全面にポリシリコン膜18を厚さ150
0Å程度堆積する。その後、電子ビーム或いはレーザビ
ームを用いたアニールによりポリシリコン膜18を溶融再
結晶化し、必要な部分を残して選択エッチングする。さ
らに、この単結晶化した膜（SOI膜）にボロンをイオン
注入して１×1016cm-3の濃度を持つｐ型単結晶シリコン
膜20を形成する。
次いで、第２図（ｅ）に示す如く、シリコン層20の表
面を酸化し、ゲート酸化膜22を形成する。その後、ゲー
ト電極23を形成し、さらにソース・ドレイン形成のため
の燐のイオン注入を行い第２のMOSトランジスタを形成
することによって、前記第１図に示す構造が実現され
る。
面を酸化し、ゲート酸化膜22を形成する。その後、ゲー
ト電極23を形成し、さらにソース・ドレイン形成のため
の燐のイオン注入を行い第２のMOSトランジスタを形成
することによって、前記第１図に示す構造が実現され
る。
なお、上記工程ではSOI膜を得るのに、電子ビーム或
いはレーザビームを用いたが、下層素子の熱ダメージを
避けるためには、固相エピタキシャル成長を用いてもよ
い。そのためには、前記開口部17を開けた後、ポリシリ
コン膜の代わりに高真空中でアモルファスシリコン膜15
00Åを堆積し、600℃の熱処理を施す。その結果、前記
開口部17から単結晶シリコンが成長する。その後の工程
は先と同様である。
いはレーザビームを用いたが、下層素子の熱ダメージを
避けるためには、固相エピタキシャル成長を用いてもよ
い。そのためには、前記開口部17を開けた後、ポリシリ
コン膜の代わりに高真空中でアモルファスシリコン膜15
00Åを堆積し、600℃の熱処理を施す。その結果、前記
開口部17から単結晶シリコンが成長する。その後の工程
は先と同様である。
かくして製造された半導体装置において、第１のMOS
トランジスタのゲート電極13及びドレイン領域15に電圧
を印加すると、該トランジスタがONとなり、ソース領域
14の電位が上がる。ソース領域14の電位が上がると、第
２のMOSトランジスタのチャネル領域の電位が上り、該
トランジスタのしきい値が低下する。なお、ゲート電極
13及びドレイン領域15への電圧印加を停止しても、浮遊
状態にあるソース領域14の電位はそのままである。
トランジスタのゲート電極13及びドレイン領域15に電圧
を印加すると、該トランジスタがONとなり、ソース領域
14の電位が上がる。ソース領域14の電位が上がると、第
２のMOSトランジスタのチャネル領域の電位が上り、該
トランジスタのしきい値が低下する。なお、ゲート電極
13及びドレイン領域15への電圧印加を停止しても、浮遊
状態にあるソース領域14の電位はそのままである。
この状態で、第２のMOSトランジスタのゲート電極23
に電圧を印加すると、該トランジスタのソース・ドレイ
ン領域24,25間に電流が流れる。このとき、ゲート電極2
3に印加する電圧Ｖを、本来のしきい値V1とソース領域1
3の電位が高くなっているときのしきい値V2との間に設
定すれば、第１のMOSトランジスタによる書込み動作を
行ったか否かにより、第２のMOSトランジスタのドレイ
ン電流が変わる。つまり、第１のMOSトランジスタを書
込み用として用い、第２のMOSトランジスタを読み出し
として用いることにより、トランジスタメモリが実現さ
れることになる。なお、第１のMOSトランジスタのソー
ス電位が第２のMOSトランジスタのチャネル電位に影響
を与えるのは、第２のMOSトランジスタを形成する半導
体層20の厚みを前記式で示す値に設定しているからであ
る。
に電圧を印加すると、該トランジスタのソース・ドレイ
ン領域24,25間に電流が流れる。このとき、ゲート電極2
3に印加する電圧Ｖを、本来のしきい値V1とソース領域1
3の電位が高くなっているときのしきい値V2との間に設
定すれば、第１のMOSトランジスタによる書込み動作を
行ったか否かにより、第２のMOSトランジスタのドレイ
ン電流が変わる。つまり、第１のMOSトランジスタを書
込み用として用い、第２のMOSトランジスタを読み出し
として用いることにより、トランジスタメモリが実現さ
れることになる。なお、第１のMOSトランジスタのソー
ス電位が第２のMOSトランジスタのチャネル電位に影響
を与えるのは、第２のMOSトランジスタを形成する半導
体層20の厚みを前記式で示す値に設定しているからであ
る。
かくして本実施例によれば、第１のMOSトランジスタ
を書込み用として用い、第２のMOSトランジスタを読出
し用として用いることにより、トランジスタメモリを実
現することができる。そしてこの場合、キャパシタ部を
設ける必要がなく、１セルの面積を縮小することができ
る。また、リフレッシュが不要であり、MOSトランジス
タ２つの極めて簡易な構成でスタティックRAMとして用
いることができる。
を書込み用として用い、第２のMOSトランジスタを読出
し用として用いることにより、トランジスタメモリを実
現することができる。そしてこの場合、キャパシタ部を
設ける必要がなく、１セルの面積を縮小することができ
る。また、リフレッシュが不要であり、MOSトランジス
タ２つの極めて簡易な構成でスタティックRAMとして用
いることができる。
なお、本発明は上述した実施例に限定されるものでは
ない。例えば、前記第１のMOSトランジスタの作成に際
し、第３図に示す如く、ゲート電極を設ける部分におい
て基板に凹部を設けることにより、第２のMOSトランジ
スタのドレイン領域が薄くなるのを避けることができ
る。さらに、この考えを積極的に利用し、第２のMOSト
ランジスタのチャネル領域を除く部分を厚く形成するこ
とにより、チャネル領域を前記式で示す値に設定し、ソ
ース・ドレイン領域をこれよりも十分厚くすることがで
きる。これにより、ソース・ドレイン拡散領域の抵抗を
小さくすることが可能である。また、基板，半導体層及
び拡散層の導電型は実施例に何等限定されるものではな
く、仕様に応じて適宜変更可能であり、要は上下の素子
がMOSトランジスタとして機能するものであればよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施することができる。
ない。例えば、前記第１のMOSトランジスタの作成に際
し、第３図に示す如く、ゲート電極を設ける部分におい
て基板に凹部を設けることにより、第２のMOSトランジ
スタのドレイン領域が薄くなるのを避けることができ
る。さらに、この考えを積極的に利用し、第２のMOSト
ランジスタのチャネル領域を除く部分を厚く形成するこ
とにより、チャネル領域を前記式で示す値に設定し、ソ
ース・ドレイン領域をこれよりも十分厚くすることがで
きる。これにより、ソース・ドレイン拡散領域の抵抗を
小さくすることが可能である。また、基板，半導体層及
び拡散層の導電型は実施例に何等限定されるものではな
く、仕様に応じて適宜変更可能であり、要は上下の素子
がMOSトランジスタとして機能するものであればよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施することができる。
［発明の効果］ 以上詳述したように本発明によれば、通常のMOSトラ
ンジスタのソース領域直上に薄膜トランジスタを設け、
下部トランジスタを書込み用トランジスタとして用い、
上部トランジスタのしきい値電圧を変化させることによ
って、メモリ機能を持たせることができる。このため、
キャパシタ部を用いることなくメモリセルを構成するこ
とができ、セル面積が小さく且つ十分なメモリ機能を果
たす半導体装置を実現することが可能となる。
ンジスタのソース領域直上に薄膜トランジスタを設け、
下部トランジスタを書込み用トランジスタとして用い、
上部トランジスタのしきい値電圧を変化させることによ
って、メモリ機能を持たせることができる。このため、
キャパシタ部を用いることなくメモリセルを構成するこ
とができ、セル面積が小さく且つ十分なメモリ機能を果
たす半導体装置を実現することが可能となる。
第１図は本発明の一実施例に係わる半導体装置の概略構
成を示す断面図、第２図は同実施例装置の製造工程を示
す断面図、第３図は本発明の変形例を示す断面図、第４
図は従来装置の概略構成を示す断面図である。 10……ｐ型シリコン基板、11……素子分離用絶縁膜、1
2,22……ゲート酸化膜、13,23……ゲート電極、14,15,2
4,25……n+型拡散層（ソース・ドレイン領域）、16……
絶縁膜、17……開口部、18……多結晶シリコン膜、20…
…ｐ型単結晶シリコン層。
成を示す断面図、第２図は同実施例装置の製造工程を示
す断面図、第３図は本発明の変形例を示す断面図、第４
図は従来装置の概略構成を示す断面図である。 10……ｐ型シリコン基板、11……素子分離用絶縁膜、1
2,22……ゲート酸化膜、13,23……ゲート電極、14,15,2
4,25……n+型拡散層（ソース・ドレイン領域）、16……
絶縁膜、17……開口部、18……多結晶シリコン膜、20…
…ｐ型単結晶シリコン層。
Claims (2)
- 【請求項１】半導体基板の一主面に所定距離だけ離間し
て高濃度不純物拡散領域を設けると共に、該拡散領域で
挟まれたチャネル領域上にゲート絶縁膜を介してゲート
電極を設けた第１のMOSトランジスタと、このトランジ
スタ上に絶縁膜を介して形成された単結晶半導体層に所
定距離だけ離間して高濃度不純物拡散領域を設けると共
に、該拡散領域で挟まれたチャネル領域上にゲート絶縁
膜を介してゲート電極を設けた第２のMOSトランジスタ
とを具備し、前記第２のMOSトランジスタのチャネル領
域は前記第１のトランジスタの不純物拡散領域の一方の
直上に配置され、且つ第２のMOSトランジスタのチャネ
ル領域における半導体層の膜厚は第２のMOSトランジス
タの動作状態においてチャネル領域が完全に空乏化する
膜厚以下に設定されていることを特徴とする半導体装
置。 - 【請求項２】前記第２のMOSトランジスタのチャネル領
域における半導体層の膜厚Ｔは、 Ｔ≦２［εφF/（qNsub）］1/2 であることを特徴とする請求項１記載の半導体装置。 但し、Nsubは該半導体層の不純物濃度（cm-3）、εは誘
電率、ｑは電子の基本電荷（クーロン）、φＦはフェル
ミエネルギー（eV）である。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249381A JP2637186B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249381A JP2637186B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0297063A JPH0297063A (ja) | 1990-04-09 |
| JP2637186B2 true JP2637186B2 (ja) | 1997-08-06 |
Family
ID=17192167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63249381A Expired - Fee Related JP2637186B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637186B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799251A (ja) * | 1992-12-10 | 1995-04-11 | Sony Corp | 半導体メモリセル |
| KR102049472B1 (ko) * | 2010-02-19 | 2019-11-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
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1988
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