KR100520015B1 - Controlable conduction device - Google Patents
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Abstract
메모리 또는 트랜지스터구조에 사용되는 제어가능한 콘덕션디바이스(전도디바이스)에 관하여 특히, 개량된 저감전류특성을 갖는 제어가능한 전도디바이스에 관한 것으로서, 전도디바이스를 보다 한층 소형화하고 누설전류의 문제를 더욱 경감시키기 위해서 측벽과 정상부표면을 갖는 직립필러구조와 이 필러구조의 측벽을 따른 사이드게이트구조를 구비하고, 직립필러구조는 비교적 도전성 재료의 영역과 비도전성 재료의 영역을 갖고, 제1 상태에서는 필러구조를 통과해서 전하캐리어흐름이 발생가능하고, 제2 상태에서는 그들 영역이 필러구조를 통과하는 전하캐리어흐름을 저지하는 터널장벽구성을 나타내고, 사이드게이트구조는 측벽을 거쳐서 필러구조에 전계를 인가하는 것에 의해 그 전기전도도를 제어하도록 구성하였다. Controllable conduction devices (conducting devices) used in memory or transistor structures, in particular, controllable conducting devices with improved reduced current characteristics, which further reduce conduction devices and further reduce the problem of leakage current. And an upright filler structure having a sidewall and a top surface, and a sidegate structure along the sidewall of the filler structure, wherein the upright filler structure has a region of a relatively conductive material and a region of a nonconductive material, and in the first state, The charge carrier flow can be generated through the passage, and in the second state, the region shows a tunnel barrier structure that prevents the charge carrier flow through the filler structure, and the side gate structure is applied by applying an electric field to the filler structure through the side wall. It was configured to control the electrical conductivity.
이렇게 하는 것에 의해서, 전도디바이스를 한층 소형화할 수 있음과 동시에 누설전류의 문제가 더욱 경감되고, 또 디바이스의 사이즈를 현저히 축소할 수 있다는 효과가 얻어진다. By doing so, the conduction device can be further miniaturized, and the problem of leakage current is further reduced, and the size of the device can be significantly reduced.
Description
본 발명은 메모리 또는 트랜지스터구조에 사용되는 제어가능한 콘덕션디바이스(전도디바이스)에 관한 것으로서, 특히, 개량된 저감전류특성을 갖는 제어가능한 전도디바이스에 관한 것이다.FIELD OF THE INVENTION The present invention relates to controllable conduction devices (conducting devices) used in memory or transistor structures, and more particularly to controllable conducting devices having improved reduced current characteristics.
집적회로는 1959년에 발명된 이래 점차 더욱 소형화되어 왔다. 당초에 그의 성능은 회로에 사용되는 트랜지스터의 사이즈를 축소하는 것에 의해 개량되었다. 이것은 사이즈의 축소에 의해 회로의 기생용량이 저감됨과 동시에, 전력소비가 저감되기 때문이다. 그의 소형화는 제조공정에 사용되는 리도그래픽마스크의 치수를 작게 하는 것에 의해서 집적회로의 각 부 사이즈를 직선적으로 축소하는 것에 의해 달성되었다.Integrated circuits have become increasingly smaller since they were invented in 1959. Initially, its performance was improved by reducing the size of the transistors used in the circuit. This is because the parasitic capacitance of the circuit is reduced and power consumption is reduced by reducing the size. Its miniaturization has been achieved by linearly reducing the size of each part of the integrated circuit by reducing the dimensions of the lithographic mask used in the manufacturing process.
그러나, 디바이스의 규모가 더욱 축소되면 완성된 회로의 전기적 특성은 직선적으로는 축소되지 않고, 그 결과 성능을 최적화하기 위해 회로내의 개개의 트랜지스터의 구성을 변경할 필요가 있다는 것이 판명되었다.However, as the device scales further down, the electrical characteristics of the finished circuit do not scale linearly, resulting in the need to change the configuration of the individual transistors in the circuit to optimize performance.
예를 들면, 디바이스가 더욱 소형화되면 회로의 개개의 트랜지스터로부터의 전류누설이 디바이스성능을 저하시키는 현저한 요인으로 되고, 고용량다이나믹 랜덤액세스메모리(DRAM)에서는 누설전류를 보상하기 위해 복잡한 3차원 콘덴서가 제안되었다. 그러나, 이와 같은 콘덴서의 제조는 매우 곤란하게 된다.For example, as devices become smaller, current leakage from individual transistors in the circuit becomes a significant factor that degrades device performance. In high-capacity dynamic random access memory (DRAM), a complex three-dimensional capacitor is proposed to compensate for leakage current. It became. However, manufacture of such a capacitor becomes very difficult.
근래, 집적회로에 적용가능한 대체접근이 논증되고 있다. 이것은 전자의 개개의 그룹(이론적으로는 단일전자)의 이동을 제어하는 것이다. “Single-electron memory”, K. Nakazato, R. J. Blaikie 및 H. Ahmed, J. Appl. Phys. 75, 5123(1994)를 참조하기 바란다. 단일전자메모리는 일본국의 국제특허출원 WO94/15340에 개시되어 있다. 이 디바이스에서는 작은 그룹전자(예를 들면, 10개 보다 적은 전자)가 노드에 축적된다. 이 노드는 전자빔리도그래피에 의해 nm스케일로 구성된 섬으로 이루어진다. 노드에 존재할 수 있는 전하는 소위 쿨롱블로케이드효과(Coulomb blockade effect)에 의해 제한된다. 일단, 소그룹의 전자로 하전되면, 그의 전하에너지에 의해 다른 전자는 그의 섬에 들어갈 수 없다. 쿨롱블로케이드효과를 논증하기 위해서는 열전자가 섬의 전하를 압도하는(swamp) 일이 없도록 섬의 전하에너지가 주위의 열에너지를 초과할 필요가 있다. 그 때문에, 다음의 것이 필요하게 된다. 즉, 열에너지를 저감하기 위해 디바이스를 액체질소온도까지 냉각하거나 또는 디바이스가 실온에서 동작할 경우에는 섬의 스케일을 1∼2nm의 수치로 할 필요가 있다. 이것은 현재의 전자빔리도그래피기술에서는 불가능하다.Recently, alternative approaches applicable to integrated circuits have been demonstrated. This controls the movement of individual groups of electrons (in theory, single electrons). “Single-electron memory”, K. Nakazato, R. J. Blaikie and H. Ahmed, J. Appl. Phys. 75, 5123 (1994). A single electronic memory is disclosed in international patent application WO94 / 15340 of Japan. In this device, small group electrons (e.g., less than 10 electrons) accumulate in the node. This node is composed of nm-scale islands by electron beam lithography. The charge that may be present on the node is limited by the so-called Coulomb blockade effect. Once charged to a small group of electrons, its charge energy prevents other electrons from entering his island. To demonstrate the coulomb blockade effect, the charge energy of the island needs to exceed the surrounding thermal energy so that the hot electrons do not swamp the charge of the island. Therefore, the following is required. That is, in order to reduce thermal energy, when the device is cooled to the liquid nitrogen temperature or when the device is operated at room temperature, the scale of the island needs to be set to a value of 1 to 2 nm. This is not possible with current electron beam lithography techniques.
전하는 다중터널접합(multiple tunnel junction)에 의해서 섬에 들어가거나 섬에서 나온다. 상기 WO94/15340에 개시된 디바이스에 있어서 다중터널접합 디바이스는 섬에 여러개의 안정한 전자상태(이것은 메모리로서 사용할 수 있다)를 초래하는 사이드게이트구조를 갖는다.The charge enters or exits the island by multiple tunnel junctions. In the device disclosed in WO94 / 15340, the multi-tunnel junction device has a sidegate structure that causes several stable electronic states (which can be used as memories) on the island.
1초당 기수천의 전자로 이루어지는 종래의 전류를 사용해서 동작하는 종래의 트랜지스터의 특성의 개량이 앞서 제안되고 있다. 이것은 다중터널접합 디바이스를 트랜지스터의 게이트와 관련짓는 것에 의해, 오프상태일 때 다중터널접합 디바이스가 누설전류를 최소화하는 것이다. 일본국의 유럽특허출원EP-A-0 649 174를 참조하기 바란다. 이 디바이스에서는 게이트에 nm스케일로 형성된 핑거형상구조(finger structure)를 마련하는 것에 의해 예를 들면, 전계효과에 의해서 트랜지스터의 소오스-드레인경로에 일련의 터널장벽을 생성하고 있다. 이 다중장벽은 다중터널접합으로서 기능하고, 그 결과 오프상태에서 디바이스를 통과하는 전자이동은 쿨롱블로케이드에 의해서 제한되는 것에 의해, 드레인에서 소오스로의 누설전류가 현저히 저감된다. 그러나, 이 디바이스의 제조는 곤란하다. 왜냐하면, 게이트에 형성되는 핑거형상부재는 nm미터스케일로 형성될 필요가 있지만, 현재의 기술에서는 실온에서 동작하는 충분히 작은 nm스케일로 그와 같은 디바이스를 용이하게 형성할 수는 없기 때문이다.The improvement of the characteristic of the conventional transistor which operates using the conventional electric current which consists of thousands of electrons per second is proposed before. This is done by associating the multi-tunnel junction device with the gate of the transistor so that the multi-tunnel junction device minimizes leakage current when in the off state. See Japanese Patent EP-A-0 649 174. In this device, by providing a finger structure formed in the gate at nm scale, a series of tunnel barriers are generated in the source-drain path of the transistor by, for example, a field effect. This multi-barrier functions as a multi-tunnel junction, and as a result, electron transfer through the device in the off state is limited by the coulomb blockade, so that leakage current from the drain to the source is significantly reduced. However, the manufacture of this device is difficult. This is because the finger-shaped member formed on the gate needs to be formed in the nm meter scale, but in the present technology, such a device cannot be easily formed with a sufficiently small nm scale operating at room temperature.
본 발명은 이것에 대신하는 해결접근을 제공한다.The present invention provides an alternative approach.
또, 일본국의 유럽특허출원EP96308283.9에는 메모리노드를 갖는 메모리디바이스를 개시하고 있고, 그 메모리노드에는 제어전극에서 터널장벽구성을 거쳐서 전하가 라이트되도록 되어 있다. 축적된 전하는 소오스-드레인경로의 전도도에 영향을 주고, 상기 경로의 전도도를 모니터하는 것에 의해 데이타가 리드된다. 전하장벽구성은 다중터널장벽을 갖고, 이 다중터널장벽은 5nm두께의 폴리실리콘과 2nm두께의 질화실리콘의 교대층으로 구성할 수 있다. 이 교대층은 실리콘의 다결정층상에 형성된다. 다결정층의 일부는 메모리노드로서 기능한다. 다른 장벽구성으로서 절연매트릭스내에 분산된 메모리노드로서 기능하는 도전성의 nm스케일의 전도도를 갖는 것이 개시되어 있다. 전하장벽구성은 장벽구조내에 사용된 다른 재료영역의 결과로서, 장벽구성의 폭방향으로 비교적 낮고 넓은 장벽과 그 위에 산재한 비교적 좁고 높은 장벽을 나타낸다. 이 터널장벽구성의 이점은 메모리의 리드라이트시간을 열화시키는 일 없이 메모리노드로부터의 누설전류를 저감시키는 것이다. 다른 형태의 메모리디바이스가 기재되어 있다. 그의 제1 형태에서는 제어전극에 인가된 전압에 따라 제어전극으로부터의 전하캐리어가 터널장벽구성을 빠져나간다. 제2 형태의 디바이스에서는 제어전극에서 메모리노드로의 전하의 이송을 제어하기 위해서 터널장벽구성에 대해서 부가적인 게이트를 마련하고 있다.In addition, Japanese Patent Application EP96308283.9 discloses a memory device having a memory node, and the memory node is configured to write charges through a tunnel barrier structure at a control electrode. Accumulated charge affects the conductivity of the source-drain pathway, and data is read by monitoring the conductivity of the pathway. The charge barrier configuration has a multi-tunnel barrier, which can be composed of alternating layers of 5 nm thick polysilicon and 2 nm thick silicon nitride. This alternating layer is formed on the polycrystalline layer of silicon. Part of the polycrystalline layer functions as a memory node. As another barrier configuration, it is disclosed to have a conductivity-scale nm-scale conductivity that functions as a memory node dispersed in an insulating matrix. The charge barrier configuration results in a relatively low and wide barrier in the width direction of the barrier configuration and a relatively narrow and high barrier scattered thereon as a result of other material regions used in the barrier structure. The advantage of this tunnel barrier configuration is to reduce the leakage current from the memory node without degrading the read write time of the memory. Another type of memory device is described. In its first aspect, the charge carrier from the control electrode exits the tunnel barrier configuration in accordance with the voltage applied to the control electrode. In the second type of device, an additional gate is provided for the tunnel barrier structure in order to control the transfer of charge from the control electrode to the memory node.
1997년 7월 18일에 출원된 일본국의 유럽특허출원EP97305399.4에 기재되어 있는 바와 같이, 전하장벽구성은 트랜지스터와 같은 제어가능한 전도디바이스에도 이용할 수 있다. 즉, 터널장벽구성을 사용해서 소오스-드레인 사이의 전도경로를 마련한다. 스위치온되었을 때 전하캐리어는 소오스-드레인 사이를 흐르지만, 스위치오프되었을 때에는 상기 장벽구성은 경로내의 전하누설을 저지한다. 따라서, 큰 온/오프전류비가 얻어진다.As described in European Patent Application EP97305399.4, filed on July 18, 1997, the charge barrier configuration can also be used for controllable conducting devices such as transistors. In other words, the tunnel-barrier configuration is used to provide a conductive path between the source and the drain. When switched on, the charge carriers flow between source and drain, but when switched off, the barrier configuration prevents charge leakage in the path. Thus, a large on / off current ratio is obtained.
1997년 9월 5일에 출원된 일본국의 유럽특허출원EP97306916.4에는 트랜지스터 또는 메모리에 사용하기 위한 개량된 장벽구조가 기재되어 있다. 이 장벽구조는 비교적 도전성의 재료와 비도전성의 재료의 영역에 의해 구성되고, 제1 상태에서는 전하캐리어흐름이 상기 구조내에 발생하고, 제2 상태에서는 상기 구조내의 전하캐리어흐름을 저지하는 터널장벽구성을 상기 영역이 초래한다. 출력영역은 상기 구조를 통하는 경로를 따라 통과하는 전하캐리어를 수취하고, 입력영역은 상기 구조를 통해서 출력영역으로 통과하도록 전하캐리어를 경로에 공급한다. 비도전성재료의 영역은 각각 입력영역 및 출력영역에 근접한 가드장벽성분과 그들의 가드장벽성분 사이에 메인장벽성분을 갖는 에너지밴드프로파일을 초래하도록 구성된다. 일본국의 유럽특허출원EP97306916.4의 도 36, 도 37을 참조해서 1예를 기재하고 있다.Japanese Patent Application EP97306916.4, filed on September 5, 1997, describes an improved barrier structure for use in transistors or memories. This barrier structure is constituted by regions of relatively conductive material and non-conductive material, and in the first state, the charge carrier flow occurs in the structure, and in the second state, the tunnel barrier structure prevents the charge carrier flow in the structure. This area is brought about. The output region receives charge carriers passing along the path through the structure, and the input region supplies charge carriers to the path to pass through the structure to the output area. The areas of non-conductive material are configured to result in an energy band profile having a main barrier component between the guard barrier components and their guard barrier components, respectively, adjacent to the input and output regions. An example is described with reference to FIGS. 36 and 37 of European Patent Application EP97306916.4 of the Japanese country.
본 발명은 상술한 디바이스에 대한 여러가지의 독창적인 개량 및 변형에 관한 것이다.The present invention is directed to various inventive improvements and modifications to the devices described above.
상기한 일본국의 유럽특허출원EP96308283.9호에 기재된 제2 형태의 메모리디바이스에 대해 고려하면, 그의 터널장벽구성은 직립하는 필러(기둥)와 이것을 피복하는 제어전극으로서 구성된다. 상기 추가된 게이트는 메모리노드에 전하를 라이트하기 위해서 필러구조를 거쳐서 주로 상부에서 하부로 전계를 인가한다. 상기 EP97305399.4호에 기재된 트랜지스터의 게이트의 구조는 동일한 방법에 의해 필러구조에 대해 하부로 전계를 인가하도록 구성되어 있다. 이 구조에서는 메모리디바이스의 경우에는 게이트와 메모리노드 사이에, 또 트랜지스터의 경우에는 게이트와 드레인 사이에 고전계가 인가된다. 이 고전계에 의해 전자/정공의 쌍이 생성되고, 게이트구조의 근방에 전하가 축적된다. 이것에 의해, 감금전위(confinement potential)이 차폐된다.Considering the memory device of the second aspect described in the above-mentioned European Patent Application EP96308283.9 of Japan, its tunnel barrier structure is constituted as an upstanding filler (pillar) and a control electrode covering the same. The added gate applies an electric field mainly from the top to the bottom through the pillar structure in order to write the charge to the memory node. The structure of the gate of the transistor described in EP97305399.4 is configured to apply an electric field downward to the pillar structure by the same method. In this structure, a high electric field is applied between the gate and the memory node in the case of a memory device and between the gate and the drain in the case of a transistor. The high electric field generates electron / hole pairs, and charges are accumulated in the vicinity of the gate structure. This shields the confinement potential.
이들 문제를 극복하기 위해 본 발명은 그의 제1 견지에 있어서, 측벽과 정상부표면을 갖는 직립필러구조와 이 필러구조의 측벽을 따른 사이드게이트구조를 구비하는 제어가능한 전도디바이스를 제공한다. 직립필러구조는 비교적 도전성 재료의 영역과 비도전성 재료의 영역을 갖고, 제1 상태에서는 필러구조를 통해서 전하캐리어흐름이 발생할 수 있고, 제2 상태에서는 그들 영역이 필러구조를 통과하는 전하캐리어흐름을 저지하는 터널장벽구성을 나타낸다. 사이드게이트구조는 측벽을 통해서 필러구조에 대해 전계를 인가하는 것에 의해 그의 전기전도도를 제어하도록 구성된다.To overcome these problems, the present invention provides, in its first aspect, a controllable conducting device having an upright filler structure having sidewalls and a top surface and a sidegate structure along the sidewalls of the pillar structure. The upright filler structure has a region of relatively conductive material and a region of non-conductive material, and in the first state, charge carrier flow may occur through the filler structure, and in the second state, the charge carrier flow may pass through the filler structure. It shows the tunnel barrier structure to block. The sidegate structure is configured to control its electrical conductivity by applying an electric field to the pillar structure through the sidewalls.
본 발명에 의한 디바이스는 필러구조를 통과하는 경로를 따라서 흐르는 전하캐리어를 수취하는 메모리노드를 구비한 메모리에 사용할 수 있다. 상기 경로를 따른 전하캐리어흐름을 제어하도록 사이드게이트를 조작하는 것에 의해 노드에 축적된 전하를 제어할 수 있다.The device according to the present invention can be used for a memory having a memory node that receives a charge carrier flowing along a path through a pillar structure. The charge accumulated at the node can be controlled by manipulating the sidegates to control the charge carrier flow along the path.
이 디바이스는 또 트랜지스터로서 동작시킬 수도 있다. 트랜지스터에서는 필러구조를 통과해서 소오스-드레인전하 캐리어흐름경로가 마련되도록 소오드영역 및 드레인영역이 마련되고, 사이드게이트가 상기 경로의 전하캐리어흐름을 제어하도록 조작된다.The device can also operate as a transistor. In the transistor, a source region and a drain region are provided so as to provide a source-drain charge carrier flow path through the pillar structure, and the side gate is manipulated to control the charge carrier flow of the path.
사이드게이트구조는 쇼트키(schottky)게이트 또는 접합게이트에 의해 구성해도 좋다. The side gate structure may be constituted by a schottky gate or a junction gate.
상기 EP96308283.9호에 기재된 메모리디바이스의 1실시예는 불휘발성의 것이다. 그의 장벽구조는 30nm두께의 언도프실리콘층간에 배치된 5nm두께의 절연질화실리콘장벽을 갖는다. 그 결과 얻어지는 에너지밴드프로파일은 다음과 같은 것으로 된다. 즉, 메모리노드에 축적된 전하는 메모리디바이스에 대해서 제어전하가 인가되지 않을 때 상기 장벽구조에 의해 유지된다.One embodiment of the memory device described in EP96308283.9 is nonvolatile. Its barrier structure has a 5 nm thick insulating silicon nitride barrier disposed between 30 nm thick undoped silicon layers. The resulting energy band profile is as follows. That is, the charge accumulated in the memory node is maintained by the barrier structure when no control charge is applied to the memory device.
본 발명은 개량된 불휘발성의 구조를 제공한다. 본 발명의 다른 견지에 의하면, 다음과 같은 메모리디바이스가 제공된다. 즉, 이 메모리디바이스는 비교적 도전성 재료의 영역과 비도전성 재료의 영역을 갖고, 제1 상태에서는 필러구조를 통과해서 전하캐리어흐름이 발생할 수 있고, 제2 상태에서는 상기 구조의 전하캐리어흐름을 저지하는 터널장벽구성을 상기 영역이 나타내는 장벽구조, 상기 구조를 통과하는 경로를 따라 이동하는 전하캐리어를 수취하는 메모리노드 및 상기 구조를 통과해서 상기 노드에 축적되도록 상기 경로에 대해 전하캐리어를 공급하는 제어전극을 구비하고, 각각 메모리노드와 제어전극에 인접한 치수적으로 비교적 좁은 장벽성분과 상기 좁은 장벽성분간의 치수적으로 비교적 넓은 장벽성분으로 이루어지고, 이 장벽성분이 상기 노드에서의 불휘발성 전하축적을 초래하도록 구성된 에너지프로파일을 초래하도록 상기 비도전성 재료의 영역이 구성된다.The present invention provides an improved nonvolatile structure. According to another aspect of the present invention, the following memory device is provided. That is, the memory device has a region of relatively conductive material and a region of non-conductive material, and in the first state, charge carrier flow may occur through the filler structure, and in the second state, the charge carrier flow of the structure is prevented. A barrier structure representing the tunnel barrier configuration, a memory node receiving charge carriers moving along a path through the structure, and a control electrode supplying a charge carrier to the path to accumulate at the node through the structure And a dimensionally relatively narrow barrier component adjacent to the memory node and the control electrode and a dimensionally relatively wide barrier component between the narrow barrier component, each of which results in nonvolatile charge accumulation at the node. The area of the non-conductive material to yield an energy profile configured to It is made.
일본국의 상기EP97305399.4호에 기재된 트랜지스터의 1실시예는 횡형구조를 갖는다. 소오스와 드레인은 횡방향으로 떨어지고 이들 사이에 게이트가 배치된다.One embodiment of the transistor described in the above EP97305399.4 in Japanese has a horizontal structure. The source and drain fall laterally with a gate disposed between them.
다른 견지에 의한 본 발명은 이 범용의 횡형구조의 개량된 디바이스를 제공한다. 또, 다른 견지에 의한 본 발명에 의하면, 제어가능한 전도디바이스를 제공하는 것으로서, 이것은 기판, 이 기판상에 횡방향으로 떨어져서 배치된 여러개의 제어소자, 이들 제어소자 사이에 연장되어 이들에 전기적으로 접속된 채널구조 및 게이트영역을 구비하고, 이 채널구조는 비교적 도전성 재료의 영역과 비도전성 재료의 영역으로 이루어지고, 제1 상태에서 전하캐리어흐름은 상기 구조를 통과해서 발생할 수 있고, 제2 상태에서는 상기 영역이 전하캐리어흐름을 저지하는 터널장벽구성을 나타내고, 상기 게이트영역은 채널구조에 전계를 인가해서 그의 전기전도도를 제어하도록 구성되고, 상기 채널구조는 기판상에 상기 제어소자의 한쪽 아래에 중첩됨과 동시에, 상기 제어소자의 다른쪽 위에 중첩되도록 구성된다.In another aspect, the present invention provides an improved device of this universal lateral structure. According to another aspect of the present invention, there is provided a controllable conducting device, which is extended between and electrically connected to a substrate, a plurality of control elements disposed laterally apart on the substrate, and these control elements. A channel structure and a gate region, wherein the channel structure consists of a region of a relatively conductive material and a region of a non-conductive material, and in the first state charge carrier flow can occur through the structure, and in the second state The region exhibits a tunnel barrier configuration that prevents charge carrier flow, and wherein the gate region is configured to apply an electric field to the channel structure to control its electrical conductivity, the channel structure overlapping one side of the control element on a substrate. At the same time, it is configured to overlap on the other side of the control element.
본 디바이스는 트랜지스터 또는 메모리디바이스로서 구성할 수 있다. 따라서, 상기 제어소자는 소오스영역 및 드레인영역이여도 좋고 또는 그들의 한쪽은 메모리노드여도 좋다.The device can be configured as a transistor or a memory device. Therefore, the control element may be a source region and a drain region, or one of them may be a memory node.
본 발명의 다른 견지에 의하면, 소오스영역 및 드레인영역, 이 소오스영역 및 드레인영역 사이에 있어서의 전하캐리어를 위한 전도경로, 이 전도경로를 따른 전하캐리어의 흐름을 제어하기 위한 게이트 및 전도경로에 다중터널접합구성을 초래하는 다층구조를 구비하고, 전도경로가 다층구조의 층을 횡단해서 연장되는 제어가능한 전도디바이스가 제공된다.According to another aspect of the invention, the conductive path for the charge carrier between the source region and the drain region, the source region and drain region, the gate and the conductive path for controlling the flow of the charge carrier along the conductive path, A controllable conducting device is provided having a multilayer structure resulting in a tunnel junction configuration, the conduction path extending across a layer of the multilayer structure.
다중터널접합구성은 비교적 도전성 재료와 비도전성 재료로 이루어지는 여러개의 교대층에 의해 구성할 수 있다. 예를 들면, 실리콘과 질화실리콘의 층을 사용할 수 있다. 단, 질화물층 대신에 실리콘의 산화물을 사용하는 것도 가능하다.The multiple tunnel junction structure can be constituted by a plurality of alternating layers made of a relatively conductive material and a non-conductive material. For example, layers of silicon and silicon nitride can be used. However, it is also possible to use the oxide of silicon instead of a nitride layer.
비도전성재료의 교대층은 터널장벽구성을 초래하도록 3nm 또는 그 미만의 두께를 갖는다.The alternating layers of non-conductive material have a thickness of 3 nm or less to result in tunnel barrier construction.
사용시, 소오드-드레인영역 사이의 전도경로를 따라서 종래의 전류가 흐른다. 이것은 게이트에 전압을 인가하는 것에 의해 온상태와 오프상태 사이에서 전환된다. 오프상태에서는 소오스-드레인전도경로내의 다중터널접합구성에 의해 얻어지는 장벽구조에 의해 누설전류는 매우 작아 진다. 상기층은 터널접합디바이스가 실온에서의 전하누설을 저지하는 데에 충분히 작은 두께로 할 수 있다.In use, conventional current flows along the conduction path between the cathode and drain regions. This is switched between on and off states by applying a voltage to the gate. In the off state, the leakage current becomes very small due to the barrier structure obtained by the multiple tunnel junction structure in the source-drain conduction path. The layer can be made small enough for the tunnel junction device to resist charge leakage at room temperature.
본 디바이스는 기판상에 다중터널접합의 교대층과 함께 형성할 수 있다. 이 기판은 간편하게는 절연층이고, 실리콘을 포함하는 여러개의 층으로 디바이스가 구성되는 경우에는 실리콘웨이퍼기판상의 절연이산화실리콘층을 사용해도 좋다. 그러나, 예를 들면 석영과 같은 절연기판을 사용해도 좋다. 이 경우, 디스플레이에 본 발명에 의한 어레이형상 전도디바이스를 조립하는 것이 바람직하다. 세라믹스나 금속과 같은 다른 기판을 사용해도 좋다.The device can be formed with alternating layers of multiple tunnel junctions on a substrate. The substrate is simply an insulating layer, and when the device is composed of several layers containing silicon, an insulating silicon dioxide layer on a silicon wafer substrate may be used. However, for example, an insulating substrate such as quartz may be used. In this case, it is preferable to assemble the array-shaped conducting device according to the present invention to the display. Other substrates such as ceramics or metal may be used.
이와 같이, 본 발명에 의해 종래의 전류로 동작가능하고 제어가능한 전도디바이스를 보다 한층 소형화할 수 있음과 동시에, 누설전류의 문제가 종래보다 경감된다.As described above, the present invention can further reduce the size of the conducting device operable and controllable by the conventional current, and at the same time, the problem of leakage current is alleviated.
다른 전도형의 제1 및 제2 디바이스의 한쪽을 다른쪽 위에 적층한 상보적인 구조도 형성할 수 있다.Complementary structures in which one of the first and second devices of another conductivity type are stacked on the other side can also be formed.
본 발명에 의한 디바이스는 선택적으로 전하를 라이트하기 위한 전하축적콘덴서를 갖는 메모리셀내에 사용할 수 있다. 메모리셀의 어레이를 마련해도 좋다.The device according to the present invention can be used in a memory cell having a charge accumulation capacitor for selectively writing a charge. An array of memory cells may be provided.
본 발명은 또, 제어가능한 전도디바이스의 제조방법도 포함한다. 이 방법은 다중터널접합구성을 초래하기 위한 다층구조를 형성하고, 전하캐리어용 전도경로를 위한 소오스영역과 드레인영역 및 전도경로를 따른 전하캐리어의 흐름을 제어하기 위한 게이트를 형성하고, 상기 경로는 상기 다층구조의 층을 횡단해서 연장되도록 구성된다.The present invention also includes a method for manufacturing a controllable conducting device. The method forms a multi-layered structure to result in a multi-tunnel junction configuration, forms a source region for the conduction path for the charge carrier, a drain region and a gate for controlling the flow of the charge carrier along the conduction path, the path being And extend across the layer of the multilayer structure.
소오스-드레인영역은 중첩된 관계로 형성해도 좋다. 이것은 기판상에 제1 도전성의 도프층을 형성하고, 이 제1 도전성도프층을 피복하는 다층구조를 형성하고, 이 다층구조를 피복하는 제2 도프도전성층을 형성하고, 또 제1 및 제2 도프층을 소오스영역 및 드레인영역으로 하는 것에 의해 실행할 수 있다.The source-drain regions may be formed in an overlapping relationship. This forms a first conductive dope layer on the substrate, forms a multilayer structure covering the first conductive dope layer, forms a second dope conductive layer covering the multilayer structure, and first and second It is possible to carry out by making the dope layer into a source region and a drain region.
이 대신에, 소오스영역 및 드레인영역은 횡방향으로 격리된 관계로 형성해도 좋다.Instead, the source region and the drain region may be formed in a transversely isolated relationship.
본 발명의 다른 견지에 의하면, 메인장벽성분은 2nm 또는 그 이상의 폭을 갖고, 가드장벽성분은 3nm 또는 그 이하의 폭을 갖는다. 장벽은 45nm 또는 그 이하만큼 격리된다.According to another aspect of the present invention, the main barrier component has a width of 2 nm or more, and the guard barrier component has a width of 3 nm or less. The barrier is isolated by 45 nm or less.
본 발명의 하나의 예에서는 메인의 장벽성분은 6nm 또는 그 이상의 폭을 갖고, 장벽은 20nm 또는 그 이하만큼 격리된다.In one example of the present invention, the barrier component of the main has a width of 6 nm or more, and the barrier is isolated by 20 nm or less.
본 디바이스는 장벽구조를 통과하는 전하캐리어흐름을 제어하기 위한 게이트를 갖고 있어도 좋다. 그 게이트는 사이드게이트일 수 있다.The device may have a gate for controlling the charge carrier flow through the barrier structure. The gate may be a sidegate.
입력영역은 전하캐리어를 장벽구조로 공급하기 위한 전극을 갖고 있어도 좋다.The input region may have an electrode for supplying a charge carrier in a barrier structure.
본 디바이스는 출력영역이 경로로부터의 전하를 축적하는 메모리노드를 갖는 메모리로서 구성할 수 있다.The device can be configured as a memory having a memory node whose output area accumulates charge from the path.
그 대신에 본 디바이스는 입력영역이 전하캐리어를 위한 소오스로서 기능함과 동시에, 출력영역이 드레인으로서 기능하는 트랜지스터로서 구성할 수도 있다.Alternatively, the device may be configured as a transistor in which the input region functions as a source for the charge carrier and the output region functions as a drain.
바람직하게는 비도전성영역은 질화실리콘층에 의해 구성되고, 도전성영역은 진성실리콘층에 의해 구성된다.Preferably, the nonconductive region is constituted by a silicon nitride layer, and the conductive region is constituted by an intrinsic silicon layer.
집합적으로 장벽구조의 여러개의 영역은 장벽구조의 폭에 걸쳐 치수적으로 비교적 넓고 비교적 낮은 장벽높이의 장벽성분을 초래함과 동시에, 비도전성영역은 상기 넓은 장벽성분에 비해서 치수적으로 비교적 좁고 비교적 높은 장벽높이의 장벽성분을 초래한다.Collectively, several areas of the barrier structure result in relatively wide and relatively low barrier height barrier components over the width of the barrier structure, while non-conductive areas are relatively narrow and relatively narrow in dimension relative to the wide barrier component. It results in a high barrier height barrier component.
발명의 실시예Embodiment of the Invention
본 발명을 보다 한층 이해하기 위해서 그의 실시예를 이하 첨부 도면을 참조하면서 예시로서 설명한다.In order to further understand this invention, its Example is described as an illustration, referring an accompanying drawing below.
도 1은 본 발명에 의한 제어가능한 전도디바이스의 제1 실시예의 단면도이다. 이 디바이스는 기판(1)에 의해 구성되고, n도프 폴리실리콘층으로 이루어지는 드레인영역(2)와 이것을 피복하는 다층구조(3)(이것이 다층터널접합구성을 초래한다)을 갖는다. 층구조(3)은 비교적 도전성 재료와 비도전성 재료의 교대층으로 이루어지고, 이 예에서는 이하에 상세히 설명하는 바와 같이, 실리콘층과 질화실리콘층으로 이루어진다. 다층구조(3)은 게이트영역(4a), (4b)에 의해 피복되고, 이들 게이트영역 사이에 소오스영역(5)가 배치된다. 소오스영역(5) 및 게이트영역(4)는 n도프 폴리실리콘에 의해 형성할 수 있다. 사용시, 전류는 드레인(2)에서 소오스(5)로 구조(3)의 층의 평면을 횡단하고 경로P를 따라 흐른다. 게이트(4a), (4b)에 인가되는 전압은 드레인-소오스전류를 제어한다. 층구조(3)내에 게이트전압에 의해 형성되는 등전위선F는 점선으로 나타내고 있다.1 is a cross-sectional view of a first embodiment of a controllable conducting device according to the present invention. This device is constituted by a substrate 1, and has a drain region 2 made of an n-doped polysilicon layer and a multilayer structure 3 covering it, which results in a multilayer tunnel junction structure. The layer structure 3 consists of alternating layers of a relatively conductive material and a non-conductive material, and in this example, consists of a silicon layer and a silicon nitride layer, as described in detail below. The multilayer structure 3 is covered by the gate regions 4a and 4b, and a source region 5 is disposed between these gate regions. The source region 5 and the gate region 4 can be formed of n-doped polysilicon. In use, current flows from the drain 2 to the source 5 across the plane of the layer of the structure 3 and along the path P. The voltage applied to the gates 4a and 4b controls the drain-source current. The equipotential lines F formed by the gate voltage in the layer structure 3 are indicated by dotted lines.
다층구조(3)을 참조하면, 이것은 전기적 절연성 질화실리콘재료층(7) 사이에 배치된 실리콘층(6)으로 이루어진다. 이 절연층(7)은 전형적으로는 3nm 수치의 두께를 갖고, 도 2의 (a)에 도시한 바와 같은 에너지밴드도를 초래한다. 절연층은 개개의 층(7)의 폭에 대응하는 비교적 좁은 폭치수w이고 또한 높이B의 비교적높은 장벽(8)을 초래한다. 이 예에서는 폭치수w는 3nm의 수치이다.Referring to the multilayer structure 3, this consists of a silicon layer 6 disposed between the electrically insulating silicon nitride material layer 7. This insulating layer 7 typically has a thickness of 3 nm and results in an energy band diagram as shown in Fig. 2A. The insulating layer is a relatively narrow width dimension w corresponding to the width of the individual layers 7 and also results in a relatively high barrier 8 of height B. In this example, the width dimension w is a value of 3 nm.
개개의 장벽(8)의 간격은 도전성실리콘재료층(6)의 두께에 의해 결정된다. 층구조(3)의 정상부 및 바닥부에 있어서의 층(61)(도 29의 (a)에 상세히 도시한다)는 50nm 수치의 두께W1을 갖고, 스택(적층체)의 중앙영역에 있어서의 층(62)는 5nm 수치의 두께W2를 갖는다.The spacing of the individual barriers 8 is determined by the thickness of the conductive silicon material layer 6. The layer 6 1 (shown in detail in FIG. 29A) at the top and bottom of the layer structure 3 has a thickness W1 of 50 nm value and is in the center region of the stack (laminate). Layer 6 2 has a thickness W 2 of 5 nm value.
집합적으로 구조(3)의 층은 개개의 층(7)의 장벽높이B에 대해 비교적 낮은 높이b의 장벽을 초래한다. 그러나, 이 장벽폭은 전체의 다층구조(3)의 폭WT에 대응하는 그의 물리치수에 관련해서 비교적 넓다.Collectively, the layers of the structure 3 result in barriers of a relatively low height b relative to the barrier height B of the individual layers 7. However, this barrier width is relatively large in relation to its physical dimension corresponding to the width W T of the entire multilayer structure 3.
이 디바이스에 소오스-드레인전압이 인가되면, 다층구조(3)의 에너지도는 도 2의 (b)에 도시한 구조를 나타낸다. 전자는 소오스-드레인전압에 의해 초래되어진 전위구배를 내리고 비교적 좁은 장벽w를 터널링하면서 소오스(5)에서 드레인(2)로 통과할 수 있는 것이 이해될 것이다.When a source-drain voltage is applied to this device, the energy diagram of the multilayer structure 3 shows the structure shown in Fig. 2B. It will be appreciated that electrons can pass from the source 5 to the drain 2 while lowering the potential gradient caused by the source-drain voltage and tunneling a relatively narrow barrier w.
도 2의 (a)에 도시한 구성에서는 소오스-드레인전압이 0일 때, 층구조(3)에 의해 집합적으로 나타내지는 비교적 넓고 낮은 장벽b는 높이B의 비교적 높은 장벽(8)과 함께 소오스(5) 및 드레인(2) 사이의 전하캐리어의 전도를 저지하는 장벽을 초래한다. 스택의 정상부 및 바닥부의 장벽은 스택의 내측 층의 각격W2보다 넓은 간격W1만큼 떨어져 있다는 사실은 넓은 장벽의 높이b를 증가시키도록 기여한다. 이 장벽구조는 부수적으로 게이트영역(4a), (4b)에서 드레인으로의 전류의 누설을 저지한다. 소오스영역(5)로부터의 전도와 마찬가지로, 다층구조(3)이 게이트영역(4a), (4b)에서 드레인으로의 전하캐리어전도에 대해 대응하는 장벽을 초래하는 것이 도 1에서 이해될 것이다.In the configuration shown in Fig. 2A, when the source-drain voltage is zero, a relatively wide and low barrier b collectively represented by the layer structure 3 is obtained with the relatively high barrier 8 of height B. This results in a barrier that impedes conduction of the charge carrier between (5) and drain (2). The fact that the top and bottom barriers of the stack are separated by a wider space W1 than the angle W2 of the inner layer of the stack contributes to increasing the height b of the wide barrier. This barrier structure additionally prevents leakage of current from the gate regions 4a and 4b to the drain. Like conduction from the source region 5, it will be understood in FIG. 1 that the multilayer structure 3 results in a corresponding barrier to charge carrier conduction from the gate regions 4a and 4b to the drain.
소오스-드레인전압이 인가되면, 종래의 트랜지스터의 방법에 의해 드레인에서 소오스로의 전도가 발생하고, 매초 기수천개의 전자로 이루어지는 종래의 전류가 흐른다. 경로를 따른 전도는 게이트전압의 인가에 의해서 종래의 방법에 의해 제어할 수 있다. 이것에 의해서, 게이트전압에 의존한 양만큼 소오스와 드레인 사이의 전도경로P의 폭을 “핀치”하는(조이는) 전계가 발생한다.When the source-drain voltage is applied, conduction from the drain to the source occurs by the conventional transistor method, and a conventional current composed of thousands of electrons flows every second. Conduction along the path can be controlled by conventional methods by application of a gate voltage. This generates an electric field that "pinches" (tightens) the width of the conductive path P between the source and the drain by an amount dependent on the gate voltage.
그러나, 이 구성에 있어서의 문제는 게이트(4)와 드레인(2) 사이에 비교적 높은 전계가 인가된다는 것이다. 이 높은 전계는 전계유기된 전자/정공쌍을 생성시키고, 게이트(4) 근방에서의 캐리어의 축적에 의해 감금전위를 차폐한다.However, a problem with this configuration is that a relatively high electric field is applied between the gate 4 and the drain 2. This high electric field produces an electric field-organized electron / hole pair and shields the confinement potential by accumulation of carriers near the gate 4.
일본국의 상기 EP96308283.9호의 도 29에 대응하는 메모리디바이스의 실시예에 대해서 도 3을 참조하면서 이하에 설명한다. 이 메모리디바이스는 단면으로 나타내고, 실리콘기판(1)상에 형성된다. 이 디바이스는 5nm의 폴리실리콘층으로서 메모리노드(10)을 갖고, 그 위에 도 1에 도시한 것과 대략 동일하고, 다중터널장벽구성을 초래하는 층구조(3)이 마련된다. 층구조(3)은 상술한 방법에 의해 실리콘과 질화실리콘의 교대층으로 형성된다. n형실리콘의 30nm 두께의 층(11)로서의 제어전극에서 층구조(3)을 거쳐서 메모리노드(10)으로 전하캐리어를 라이트할 수 있다. 제어전극(11)은 30nm 두께의 진성실리콘의 도전성층(12)상에 형성된다. 제어전극(11)은 전기절연성의 이산화실리콘층(13), (14)내에 밀폐된다.An embodiment of the memory device corresponding to FIG. 29 of the above EP96308283.9 in Japanese will be described below with reference to FIG. This memory device is shown in cross section and is formed on the silicon substrate 1. This device has a memory node 10 as a 5 nm polysilicon layer, and is provided with a layer structure 3 which is approximately the same as that shown in FIG. 1 and which causes a multi-tunnel barrier structure. The layer structure 3 is formed of alternating layers of silicon and silicon nitride by the above-described method. The charge carrier can be written to the memory node 10 via the layer structure 3 in the control electrode as the 30 nm thick layer 11 of n-type silicon. The control electrode 11 is formed on the conductive layer 12 of intrinsic silicon having a thickness of 30 nm. The control electrode 11 is sealed in the electrically insulating silicon dioxide layers 13 and 14.
폴리실리콘재료의 게이트전극(15)는 층구조에 대해서 주로 하부로 전계를 인가하도록 층구조(3)을 피복하고, 이것에 의해 층(3)에 의해 부가된 전위장벽구조를 선택적으로 올리거나 내려서 메모리노드(10)에 전하를 선택적으로 라이트할 수 있다. 폴리실리콘게이트(15)는 이산화실리콘(13), (14)에 의해 제어전극(11)에서 전기적으로 절연된다. 이 게이트(15)는 또 두꺼운 산화층(16)에 의해 층구조(3)의 옆가장자리에서 절연된다. 층구조(3)의 옆가장자리를 통과해서 게이트(15)에서는 유위한 전계는 들어가지 않고 전도도를 제어하는 전계는 층구조의 최정상부 표면에서 하부로 들어간다.The gate electrode 15 of the polysilicon material covers the layer structure 3 so as to apply an electric field mainly downward to the layer structure, thereby selectively raising or lowering the potential barrier structure added by the layer 3 The charge may be selectively written to the memory node 10. The polysilicon gate 15 is electrically insulated from the control electrode 11 by the silicon dioxides 13 and 14. The gate 15 is also insulated at the edge of the layer structure 3 by the thick oxide layer 16. Through the side edges of the layer structure 3, no electric field enters the gate 15, but the electric field controlling the conductivity enters from the top of the layer structure to the bottom.
메모리노드(10)은 종래의 도핑기술에 의해 기판내에 주입된 소오스(17) 및 드레인(18) 사이의 전류흐름을 제어하기 위한 전계효과게이트로서 기능한다. 전도경로(19)는 소오스(17)과 드레인(18) 사이로 연장되고, 그의 전도도는 메모리노드(10)에 축적된 전하의 레벨에 의존해서 변화한다. 제어전극(11)과 메모리노드(10) 사이에 다중터널접합을 마련하기 위해 다층구조(3)을 사용하는 것은 노드(10)으로부터의 누설전류를 매우 작게 한다. 그러나, 게이트전극(15)는 제어전극(11)하에서 효과적으로 전위장벽구조를 내리거나 올리지 않고 게이트영역과 메모리노드(10) 사이의 영역의 전계를 올린다.The memory node 10 functions as a field effect gate for controlling the current flow between the source 17 and the drain 18 injected into the substrate by conventional doping techniques. The conduction path 19 extends between the source 17 and the drain 18, and its conductivity varies depending on the level of charge accumulated in the memory node 10. Using a multilayer structure 3 to provide a multiple tunnel junction between the control electrode 11 and the memory node 10 makes the leakage current from the node 10 very small. However, the gate electrode 15 raises the electric field of the region between the gate region and the memory node 10 without effectively lowering or raising the potential barrier structure under the control electrode 11.
본 발명은 도 1의 원리에 따른 트랜지스터로서, 또는 도 4의 (a), 도 4의 (b)를 참조해서 이하에 설명하는 도 3의 원리에 따른 메모리디바이스로서 이용할 수 있는 개량된 게이트를 제공한다. 도 4의 (a)에는 도 1을 참조해서 설명한 원리에 따라서 동작하는 트랜지스터에 관한 개량된 게이트구조를 도시하고, 도 4의 (b)에는 도 3의 메모리의 원리에 따라서 동작하는 메모리디바이스에 적용되는 동일 게이트구조를 도시한다.The present invention provides an improved gate that can be used as a transistor in accordance with the principle of FIG. 1 or as a memory device in accordance with the principle of FIG. 3 described below with reference to FIGS. 4A and 4B. do. Fig. 4 (a) shows an improved gate structure for a transistor operating in accordance with the principle described with reference to Fig. 1, and Fig. 4 (b) applies to a memory device operating according to the principle of the memory of Fig. 3. The same gate structure is shown.
도 4의 (a), 도 4의 (b)에 도시된 층구조(3)은 기판(1)에서 직립한 필러(20)으로서 구성되고, 필러의 주위에 확산된 정상부표면(21) 및 주위측벽(22)를 갖는다. 본 발명에 의하면, 사이드게이트(23)은 측벽(22)를 따라서 형성되고, 선택적으로 장벽구조를 올리거나 내리는 것에 의해 측벽을 거쳐서 필러구조내에 전계를 생성해서 그의 전도도를 제어한다. 사이드게이트(23)에 의해 정상부표면(21)에서 유위한 제어전계가 인가되는 일은 없다.The layer structure 3 shown in Figs. 4A and 4B is constituted as a filler 20 standing up from the substrate 1, and the top surface 21 and the periphery diffused around the filler. It has a side wall 22. According to the present invention, the side gate 23 is formed along the side wall 22, and selectively raises or lowers the barrier structure to generate an electric field in the filler structure to control its conductivity. The side gate 23 does not apply a gentle control electric field on the top surface 21.
사용시, 정상부표면(21)상에 형성된 전극에서 수직으로 필러구조를 통과해서 전하캐리어가 흐른다. 도 4의 (a)에 도시한 본 발명에 의한 트랜지스터에서는 정상부전극은 도 1을 참조해서 상술한 방법에 의해 동작가능한 소오스(5)로 이루어지고, 필러의 하면에 드레인(2)가 마련된다. 그러나, 본 디바이스가 도 4의 (b)에 도시한 바와 같은 메모리로서 구성되는 경우, 정상부전극은 도 3에서 상술한 제어전극(11)로서 동작하고, 필러구조의 하면에는 메모리노드(10)이 배치된다. 메모리노드(10)에 축적된 전하는 도 3에서 설명한 방법에 의해 기판(1)에 형성된 소오스영역(17)과 드레인영역(18) 사이의 경로(19)의 전도도를 제어한다.In use, charge carriers flow through the filler structure perpendicularly to the electrodes formed on the top surface 21. In the transistor according to the present invention shown in Fig. 4A, the top electrode is composed of a source 5 operable by the method described above with reference to Fig. 1, and a drain 2 is provided on the bottom surface of the filler. However, when the device is configured as a memory as shown in Fig. 4B, the top electrode operates as the control electrode 11 described above with reference to Fig. 3, and the memory node 10 is formed on the bottom surface of the pillar structure. Is placed. The charge accumulated in the memory node 10 controls the conductivity of the path 19 between the source region 17 and the drain region 18 formed in the substrate 1 by the method described with reference to FIG. 3.
사이드게이트(23)은 이산화실리콘으로 구성할 수 있는 전기절연층(24)상에 예를 들면 도전성폴리실리콘재료에 의해 형성된다. 이 사이드게이트(23)은 최정상부전극(5), (11)에 의해 점거되는 영역내에는 연장되지 않고, 게이트전압은 고전계영역을 저감하도록 장벽구조에 대해서 동작한다.The side gate 23 is formed of, for example, a conductive polysilicon material on the electrically insulating layer 24 which may be composed of silicon dioxide. This side gate 23 does not extend in the region occupied by the top electrodes 5, 11, and the gate voltage operates on the barrier structure so as to reduce the high field region.
층(6), (7)은 전형적으로는 도 1에서 상술한 두께 및 조성으로 형성된다. 그 결과, 정상부전극(5), (11) 또는 사이드게이트(23)에 대해서 전압이 인가되지 않을 때 본 디바이스의 에너지밴드구조는 도 5에 도시한 바와 같이 된다. 절연층(7)은 개개의 층(7)의 폭에 대응하는 비교적 좁은 폭치수w의 비교적 높은 장벽(8)을 초래한다. 이 예에서는 폭치수w는 3nm 이하의 수치이고, 전형적으로는 2nm의 수치이다.Layers 6 and 7 are typically formed with the thickness and composition described above in FIG. As a result, when no voltage is applied to the top electrodes 5, 11 or the side gate 23, the energy band structure of the present device is as shown in FIG. The insulating layer 7 results in a relatively high barrier 8 of relatively narrow width dimension w corresponding to the width of the individual layers 7. In this example, the width dimension w is a value of 3 nm or less, and typically 2 nm.
개개의 장벽(8)의 간격은 도전성실리콘재료의 층(6)의 두께에 의해 결정된다. 층구조(3)의 정상부 및 바닥부의 근방에서는 층(6)의 두께W1은 50nm의 수치이고, 상기 적층체의 중앙영역에서의 층(6)의 두께W2는 10nm 이하, 예를 들면 5nm의 수치이다.The spacing of the individual barriers 8 is determined by the thickness of the layer 6 of conductive silicon material. In the vicinity of the top and bottom of the layer structure 3, the thickness W1 of the layer 6 is a value of 50 nm, and the thickness W2 of the layer 6 in the central region of the laminate is 10 nm or less, for example, a value of 5 nm. to be.
구조(3)의 여러개의 층은 그들 집합으로서 개개의 층의 장벽높이B에 비해 낮지만, 전체의 다층구조(3)의 폭WT에 대응하는 그의 물리적 치수에 관련된 비교적 넓은 장벽높이b를 초래한다.The multiple layers of the structure (3) are a collection of them, which are lower than the barrier height (B) of the individual layers, but result in a relatively wide barrier height (b) related to their physical dimensions corresponding to the width W T of the overall multilayer structure (3). do.
사이드게이트(23)에 전압을 인가하면, 도 5에 도시한 전체의 에너지밴드도가 올라가거나 내려간다. 정상부전극(5), (11)에 전압을 인가하면, 도 2의 (b)에 도시한 방법에서 이 밴드도가 변형하고, 전하캐리어가 정상부전극(5), (11)에서 필러구조를 아래쪽으로 통과해서 본 디바이스가 무엇인가에 따라서 드레인(2) 또는 메모리노드(10)에 도달한다. 정상부전극(5), (11)에 전압이 인가되지 않을 때에는 장벽구조는 필러구조의 정상부와 바닥부 사이의 경로를 따른 전하의 누설을 저지한다.When a voltage is applied to the side gate 23, the entire energy band diagram shown in FIG. 5 goes up or down. When a voltage is applied to the top electrodes 5 and 11, this band diagram is deformed in the method shown in Fig. 2B, and the charge carrier is lowered in the filler structure at the top electrodes 5 and 11, respectively. It passes through to reach drain 2 or memory node 10 depending on what the device is. When no voltage is applied to the top electrodes 5, 11, the barrier structure prevents leakage of charge along the path between the top and bottom of the pillar structure.
도 4의 (b)에 도시한 바와 같은 메모리로서 사용되는 경우, 본 디바이스는 고속의 스테이틱 랜덤액세스메모리로서 동작한다. 장벽높이b는 약 0.2V라는 작은 빌트인전위를 초래하고, 제어전극(11) 및 메모리노드(10)을 0바이어스하는 조건하에서 게이트전극(23)에 필요한 임계값전압은 -1.0V이다. 필러구조에 의해 부가되는 전체 장벽의 높이는 게이트(23)에 인가되는 바이어스에 의해 제어된다. 게이트전극(23)에 약 -4.0V의 부의 게이트바이어스를 인가하면, 축적전하가 메모리노드(10)에 유지된다. 이 부의 게이트바이어스는 약 3eV의 전위장벽을 생성한다. 이 높이는 약 10년의 기간에 걸쳐 상기 노드에 축적전자를 유지하는 데에 충분하다.When used as a memory as shown in Fig. 4B, the device operates as a fast static random access memory. The barrier height b results in a small built-in potential of about 0.2 V, and the threshold voltage required for the gate electrode 23 is -1.0 V under the condition of zero biasing the control electrode 11 and the memory node 10. The height of the entire barrier added by the pillar structure is controlled by the bias applied to the gate 23. When a negative gate bias of about -4.0V is applied to the gate electrode 23, the accumulated charge is retained in the memory node 10. This negative gate bias produces a potential barrier of about 3 eV. This height is sufficient to retain accumulated electrons at the node over a period of about 10 years.
정보를 라이트하기 위해서는 게이트(23)에 인가하는 전압을 0으로 유지하고, 제어전극(11)에 대해서 1.0V의 바이어스전압을 인가한다. 이 때, 필러의 전체 장벽구조는 도 2의 (b)에 도시한 바와 같이, 아래쪽으로 기울어진 경사를 나타내고 그 결과, 전자는 개개의 장벽(8)을 터널링해서 메모리노드(10)으로 도달할 수 있다. 정보를 리드하기 위해서는 게이트전극(23)에 -3.0V의 전압을 인가함과 동시에 도 3에서 상술한 방법에 의해 채널(19)를 흐르는 소오스-드레인전류를 감시한다.In order to write information, the voltage applied to the gate 23 is maintained at 0, and a bias voltage of 1.0 V is applied to the control electrode 11. At this time, the entire barrier structure of the filler exhibits a slope inclined downward, as shown in FIG. 2 (b), and as a result, electrons tunnel through the individual barriers 8 to reach the memory node 10. Can be. In order to read the information, a voltage of -3.0 V is applied to the gate electrode 23 and the source-drain current flowing through the channel 19 is monitored by the method described above with reference to FIG. 3.
본 디바이스를 도 4의 (a)에 도시한 바와 같은 트랜지스터로서 사용하는 경우, 즉 정상부전극(5)가 소오스, 하면영역(2)가 드레인을 구성하는 경우, 본 디바이스는 고속의 노멀온의 트랜지스터로서 동작한다. 이와 같은 트랜지스터의 보다 실제적인 예를 도 6을 참조해서 이하 설명한다.When the device is used as a transistor as shown in Fig. 4A, that is, when the top electrode 5 is a source and the bottom region 2 constitutes a drain, the device is a high-speed normal-on transistor. Acts as. A more practical example of such a transistor is described below with reference to FIG.
도 6의 (b)에 도시한 바와 같이, 기판으로서 기능하는 실리콘웨이퍼(25)에 열적 성장한 이산화실리콘층(1)을 마련한다. 드레인(2)는 산화실리콘층(1)상에 형성된 n+폴리실리콘층으로 이루어진다. 이 드레인은 이산화실리콘의 전기절연연층(26)에 의해 밀폐된다.As shown in Fig. 6B, a silicon dioxide layer 1 thermally grown is provided on a silicon wafer 25 functioning as a substrate. The drain 2 consists of an n + polysilicon layer formed on the silicon oxide layer 1. This drain is sealed by the electrically insulating lead layer 26 of silicon dioxide.
다중터널접합구조를 초래하는 층구조(3)은 드레인(2)를 피복하도록 형성된다. 층구조(3)은 드레인영역(2)에서 직립하도록 필러(20)으로서 형성되고, 절연이산화실리콘층(24)에 의해 둘러싸여진다. 소오스(5)는 필러(20)의 정상부표면을 피복하는 n+폴리실리콘층으로 이루어진다.The layer structure 3 resulting in the multi-tunnel junction structure is formed to cover the drain 2. The layer structure 3 is formed as the filler 20 so as to stand upright in the drain region 2 and is surrounded by the insulating silicon dioxide layer 24. The source 5 consists of an n + polysilicon layer covering the top surface of the filler 20.
게이트(23)은 보호절연층(24)와 접해서 필러(20)의 측벽(22)와의 경계를 형성하지만, 정상부표면(21)은 피복하지 않는다.The gate 23 contacts the protective insulating layer 24 to form a boundary with the sidewall 22 of the filler 20, but does not cover the top surface 21.
이 구조는 이하에 상세히 설명하는 보호절연층(27)에 의해서 피복된다. 도 6의 (a)에서 알 수 있는 바와 같이, 산화층(27)에 콘택트창이 형성되고, 소오스전극(28S), 드레인전극(28D) 및 게이트전극(28G)가 외부와의 접속에 이용된다.This structure is covered by the protective insulating layer 27 described in detail below. As can be seen from Fig. 6A, a contact window is formed on the oxide layer 27, and the source electrode 28S, the drain electrode 28D and the gate electrode 28G are used for connection with the outside.
도 6에 도시한 디바이스의 제조방법을 이하 도 7을 참조해서 설명한다.The manufacturing method of the device shown in FIG. 6 is demonstrated with reference to FIG.
도 7의 (a)를 참조하면, 개시재료는 실리콘웨이퍼(25)로서, 이것을 1000℃에서 열산화하여 SiO2의 600nm층(1)을 형성한다. 이 층은 절연기판으로서 기능한다. 계속해서 드레인형성을 위해 사용하는 층(2)를 SiO2층(1)상에 형성한다. 이 층(2)는 저압화학증착(LPCVD)에 의해 반응실내에서 성장시킨 10nm 두께의 폴리실리콘으로 이루어진다. 다음에, 10nm 두께의 이산화실리콘층을 층(2)의 표면상에 성장시킨다. 다음에, 비소이온을 층(2)내에 주입하는 것에 의해 드레인으로서 사용할 수 있는 n+도프된 도전층을 형성한다. 비소이온은 산화층에 25keV 수치의 에너지이고 3×1015㎝-2의 조사량으로 주입한다(도시하지 않음). 이 산화층은 다음에, 20 : 1의 RHF용액을 사용하는 웨트에칭에 의해 제거한다.Referring to FIG. 7A, the starting material is a silicon wafer 25, which is thermally oxidized at 1000 ° C. to form a 600 nm layer 1 of SiO 2 . This layer functions as an insulating substrate. Subsequently, a layer 2 used for drain formation is formed on the SiO 2 layer 1. This layer 2 consists of 10 nm thick polysilicon grown in the reaction chamber by low pressure chemical vapor deposition (LPCVD). Next, a 10 nm thick silicon dioxide layer is grown on the surface of the layer 2. Next, by implanting arsenic ions into the layer 2, an n + doped conductive layer that can be used as a drain is formed. Arsenic ion is injected into the oxide layer at an energy of 25 keV value and irradiated with 3 × 10 15 cm −2 (not shown). This oxide layer is then removed by wet etching using a 20: 1 RHF solution.
그 후, 층(2)상에 다층구조(3)을 형성한다. 다층구조(3)은 실리콘층(6)과 질화실리콘층(7)의 적층체로 이루어진다. 먼저, 실리콘층(61)을 비교적 큰 두께W1로 형성하고, 다음에 적층체의 대부분에 대해서 층(62)를 W2=5nm 수치의 두께로 형성한다. 또, 상기 적층체의 정상부에 두께W1의 적어도 1층의 층(61)을 형성한다. 이 예에서는 정상부에 2층의 층(61)을 형성한다. 이것은 도 7의 (a)에 도시한 단면의 확대세부에 상세히 볼 수 있다.Thereafter, the multilayer structure 3 is formed on the layer 2. The multilayer structure 3 consists of a laminate of a silicon layer 6 and a silicon nitride layer 7. First, the silicon layer 6 1 is formed to a relatively large thickness W1, and then the layer 6 2 is formed to a thickness of W2 = 5 nm for most of the laminate. Further, at least one layer 6 1 of thickness W1 is formed on the top of the laminate. In this example, two layers 6 1 are formed on the top. This can be seen in detail in the enlarged detail of the cross section shown in Fig. 7A.
층(6), (7)은 LPCVD반응실내에서 형성한다. 이 공정은 M. Moslehi 및 K. C. Saraswat, IEEE Trans. Electron Devices, ED. 32, p106(1985)에 상세히 기재되어 있는 바와 같은 실리콘의 열질화처리를 포함하고, 얇은 터널접합을 형성한다. 여기에 질화물의 장벽두께가 성장온도에 의존해서 약 2∼3nm로 자기제한되고, 터널장벽높이는 2eV의 수치로 된다.Layers 6 and 7 are formed in the LPCVD reaction chamber. This process is described in M. Moslehi and K. C. Saraswat, IEEE Trans. Electron Devices, ED. 32, a thermal nitriding treatment of silicon as described in detail in p106 (1985), and forms a thin tunnel junction. The nitride barrier thickness is self-limiting to about 2 to 3 nm depending on the growth temperature, and the tunnel barrier height is 2 eV.
층구조(3)은 다음과 같이 해서 반복적으로 형성한다. 우선, LPCVD반응실내의 770℃의 SiH4가스중에서 실리콘층을 성장시켜 도 7의 (a)에 도시한 바와 같은 관련된 층을 위해 실리콘의 적당한 두께를 얻는다. 그 후, 이 성장시킨 실리콘의 표면을 반응실내의 1Torr의 100%NH3가스형상 분위기중에서 20분간 930℃에서 직접 질화실리콘으로 변환한다. 다음에, 동일한 실내에서 이 질화실리콘상에 다른 실리콘층을 성장시키고 상기 공정을 반복한다. 따라서, 산화실리콘을 전혀 포함하지 않은 순수한 질화실리콘이 순차 성장시킨 층(7)에 형성된다.The layer structure 3 is repeatedly formed as follows. First, the silicon layer is grown in 770 ° C SiH 4 gas in the LPCVD reaction chamber to obtain a suitable thickness of silicon for the related layer as shown in Fig. 7A. Thereafter, the grown silicon surface is directly converted to silicon nitride at 930 ° C. for 20 minutes in a 1 Torr 100% NH 3 gaseous atmosphere in the reaction chamber. Next, another silicon layer is grown on this silicon nitride in the same room and the above process is repeated. Therefore, pure silicon nitride containing no silicon oxide at all is formed in the layer 7 grown sequentially.
다음에, 폴리실리콘층(5)를 LPCVD에 의해 10nm 두께로 성장시킨다.Next, the polysilicon layer 5 is grown to a thickness of 10 nm by LPCVD.
다음에, 이 층(5)상에 10nm 수치의 두께의 이산화실리콘층을 성장시킨다. 이 산화층에 5×1015㎝-2의 조사량으로 또한 25KeV의 에너지로 비소이온을 주입한다(도시하지 않음). 이것에 의해, 실리콘층(5)를 대량도프된 n형층으로 변환한다. 다음에, 800℃에서 1분간, 열어닐링을 실행하고 비소이온을 활성화해서 층(5)에 대량n도프된 전기적 특성을 갖게 한다. 이 층(5)는 나중에 본 디바이스의 소오스로 하기 위해 사용된다. 다음에, 층(5)상에 100nm 두께의 산화실리콘층(30)을 성장시킨다.Next, a silicon dioxide layer having a thickness of 10 nm is grown on this layer 5. Arsenic ions are implanted into the oxide layer at an irradiation dose of 5x10 15 cm -2 and at an energy of 25 KeV (not shown). This converts the silicon layer 5 into an n-type layer heavily doped. Next, open annealing is performed at 800 ° C. for 1 minute and arsenic ions are activated to give the bulky n doped electrical properties in the layer 5. This layer 5 is later used to source the device. Next, a 100 nm thick silicon oxide layer 30 is grown on the layer 5.
도 7의 (b)를 참조하면, 산화실리콘층(30)은 다음에 광학리도그래피와 CHF3 및 아르곤가스의 분위기중에서의 드라이에칭법을 사용해서 그 자체 기지의 방법에 의해 패턴화된다. 계속해서, 포도레지스트 및 패턴층(30)을 마스크로서 사용하고, CF4가스중에서 종래의 드라이에칭법에 의해 층(5) 및 층(3)을 패턴화한다.Referring to Fig. 7B, the silicon oxide layer 30 is then patterned by its own known method using optical lithography and dry etching in the atmosphere of CHF 3 and argon gas. Subsequently, the grape resist and the pattern layer 30 are used as a mask, and the layers 5 and 3 are patterned by conventional dry etching in CF 4 gas.
다음에, 다른 패턴화공정에 있어서 종래의 광학리도그래피와 CF4가스의 분위기중에서의 드라이에칭을 사용해서 층(2)를 에칭하는 것에 의해, 도 7의 (b)에 도시한 바와 같은 패턴을 형성한다. 이와 같이 해서, 층구조(3)은 드레인영역(2)에서 직립한 정상부표면(21)과 측벽(22)를 갖는 필러(20)의 형태로 에칭된다.Next, in another patterning step, the pattern as shown in Fig. 7B is etched by etching the layer 2 using conventional optical lithography and dry etching in an atmosphere of CF 4 gas. Form. In this way, the layer structure 3 is etched in the form of a filler 20 having a top surface 21 and a sidewall 22 upstanding in the drain region 2.
다음에, 도 8의 (a)에 도시한 바와 같이, 열산화에 의해 이산화실리콘층(24), (26)을 성장시켜서 n+폴리실리콘층(5), (2)의 에칭된 부분 및 필러구조(3)을 피복한다. 필러구조의 주위의 산화층(24)의 두께는 10nm 수치이고, 소오스영역(5) 및 드레인영역(2)를 피복하는 층(26)은 50nm 수치의 두께이다. 대량도프된 영역(5), (2)상의 이산화실리콘의 두께는 SELOCS에 의한 필러(3)의 진성실리콘상의 이산화실리콘의 두께보다 두껍다.Next, as shown in Fig. 8A, the silicon dioxide layers 24 and 26 are grown by thermal oxidation to etch the portions of the n + polysilicon layers 5 and 2 and the fillers. Cover the structure (3). The oxide layer 24 around the filler structure has a thickness of 10 nm, and the layer 26 covering the source region 5 and the drain region 2 has a thickness of 50 nm. The thickness of the silicon dioxide on the heavily doped regions 5 and 2 is thicker than the thickness of the silicon dioxide on the intrinsic silicon of the filler 3 by SELOCS.
도 8의 (b)에 도시한 바와 같이, 폴리실리콘층(23)을 LPCVD에 의해 100nm 두께까지 성장시킨다. 다음에, 이 층(23)의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘층(도시하지 않음)을 성장시킨다. 다음에, 이 산화층에 대해서 5×1015㎝-2의 조사량으로 또한 25KeV의 에너지로 비소이온을 주입하고 폴리실리콘층(23)을 대량도프된 n형층으로 변환한다.As shown in Fig. 8B, the polysilicon layer 23 is grown to a thickness of 100 nm by LPCVD. Next, a thin silicon dioxide layer (not shown) having a thickness of 10 nm is grown on the surface of this layer 23. Next, arsenic ions are implanted into the oxide layer at an irradiation dose of 5 x 10 15 cm -2 and at an energy of 25 KeV, and the polysilicon layer 23 is converted into a largely doped n-type layer.
다음에, 800℃에서 1분간의 열어닐링을 실행해서 비소이온을 활성화하고, 층(23)에 대량n도프된 전기적 특성을 갖게 한다. 이 층(23)은 나중에 본 디바이스의 게이트로 하기 위해 사용된다. 다음에, 광학리도그래피와 CF4가스의 분위기중에서의 드라이에칭법을 사용해서 층(23)을 패턴화한다. 계속해서, 500nm 두께의 BPSG(boron and phosphorous contained silicade glass)와 250nm 두께의 HGS(spin on glass)로 이루어지는 보호층(27)을 형성한다.Next, open annealing is performed at 800 ° C. for 1 minute to activate arsenic ions, and the layer 23 has a large quantity n-doped electrical characteristics. This layer 23 is used later to serve as the gate of the present device. Next, the layer 23 is patterned using optical lithography and dry etching in an atmosphere of CF 4 gas. Subsequently, a protective layer 27 made of 500 nm thick boron and phosphorous contained silicade glass (BPSG) and 250 nm thick spin on glass (HGS) is formed.
도 8의 (c)에 도시한 바와 같이, 다음에 CH2F2 및 아르곤가스의 분위기중에서 드라이에칭법에 의해 BPSG 및 HSG의 층(27)을 에칭해서 폴리실리콘층(23)의 정상부를 노출시킨다.As shown in FIG. 8 (c), the layer 27 of BPSG and HSG is etched by dry etching in the atmosphere of CH 2 F 2 and argon gas to expose the top of the polysilicon layer 23. Let's do it.
도 9의 (a)에 도시한 바와 같이, WF6가스의 분위기중에서의 드라이에칭에 의해 폴리실리콘층(23)의 정상부를 n+폴리실리콘층(5)의 정상부표면과 바닥부표면의 중간의 레벨까지 에칭한다. 다음에, 이산화실리콘층(31)을 1000nm 두께까지 성장시킨다.As shown in Fig. 9A, the top of the polysilicon layer 23 is formed by dry etching in an atmosphere of WF 6 gas, which is halfway between the top surface of the n + polysilicon layer 5 and the bottom surface. Etch to the level. Next, the silicon dioxide layer 31 is grown to a thickness of 1000 nm.
도 9의 (b)에 도시한 바와 같이, CMP(chemical mechanical polish)법에 의해 이 이산화실리콘층(31)을 연마하고 폴리실리콘층(5)의 정상부를 노출시켜서 소오스로 될 부분에 액세스할 수 있도록 한다.As shown in Fig. 9B, the silicon dioxide layer 31 is polished by the chemical mechanical polish (CMP) method, and the top portion of the polysilicon layer 5 is exposed to access a portion to be a source. Make sure
다음에, 도 9의 (c)에 도시한 바와 같이, 산화층(26), (27)에 콘택트창(32D)를 에칭해서 드레인층(3)에 외부전기접속이 가능하도록 한다. 동시에, 게이트(23)에 대해서 콘택트창(32G)를 뚫는다. 이들 콘택트창은 도 6의 (a)에 도시한 디바이스의 평면도에서 명확히 볼 수 있다.Next, as shown in FIG. 9C, the contact windows 32D are etched in the oxide layers 26 and 27 to enable external electrical connection to the drain layer 3. At the same time, the contact window 32G is drilled through the gate 23. These contact windows can be clearly seen in the plan view of the device shown in Fig. 6A.
다음에, 영역(28S), (28D) 및 (28G)의 소오스, 드레인 및 게이트에 대해서 전기접속을 실행하기 위해 스퍼터링에 의해 금속층(28)을 형성한다. 층(28)은 종래의 스퍼터링기술에 의해 생성된 100nm두께의 티탄의 초기층과 이것을 피복하는 두께 1000nm의 알루미늄/실리콘(1%)의 층으로 이루어진다.Next, the metal layer 28 is formed by sputtering to perform electrical connection to the sources, drains, and gates of the regions 28S, 28D, and 28G. Layer 28 consists of an initial layer of 100 nm thick titanium produced by conventional sputtering techniques and a layer of 1000 nm thick aluminum / silicon (1%) covering it.
도 9의 (c)에 도시한 바와 같이, 개개의 부분(28D), (28S) 및 (28G)를 마련하기 위해서 금속층(28)에 전기절연간격을 에칭형성한다.As shown in Fig. 9C, an electrical insulation gap is etched into the metal layer 28 to provide the individual portions 28D, 28S, and 28G.
이와 같이 해서, 부분(28S)는 소오스영역(5)로의 접속을 제공한다. 부분(28G)는 창(32G)를 거쳐서 다중채널디바이스를 초래하는 필러구조(20)을 둘러싸는 층(23)으로의 접속을 제공한다. 층(23)은 얇은 산화층(24)에 의해 필러구조(20)에서 절연되고, 필러구조(20)의 측벽(22)를 따라 연장된 사이드게이트로서 기능한다.In this way, portion 28S provides a connection to source region 5. Portion 28G provides a connection through layer 32G to layer 23 surrounding filler structure 20 resulting in a multichannel device. Layer 23 is insulated from pillar structure 20 by thin oxide layer 24 and functions as a sidegate extending along sidewall 22 of pillar structure 20.
다층구조(3)의 층(6), (7)의 성장중 및 그 후, 웨이퍼전체를 수시간, 900∼1000℃로 가열한다. 그러나, 완성된 디바이스가 충분히 동작하는 것을 보증하기 위해서 대량도프된 소오스영역(5) 및 드레인영역(2)에서 도펀트를 층구조(3)의 실리콘층(62)에 이동시켜서는 않된다. 본 실시예에서는 층구조(3)내의 질화실리콘의 최상 및 최하층(7)은 층(2), (5)내의 n+도펀트에 대한 장벽으로서 기능하고, 가열처리중에 그들이 다층구조(3)의 중앙영역으로 확산하는 것을 방지한다.During and after the growth of the layers 6 and 7 of the multilayer structure 3, the whole wafer is heated to 900 to 1000 ° C. for several hours. However, the dopant should not be moved to the silicon layer 6 2 of the layer structure 3 in the bulk doped source region 5 and drain region 2 to ensure that the finished device is fully operational. In this embodiment, the top and bottom layers 7 of silicon nitride in the layer structure 3 function as barriers to n + dopants in layers 2 and 5, and during heat treatment they are centered in the multilayer structure 3. Prevents diffusion into the area.
도 6의 (a)는 트랜지스터의 활성영역을 X×Y로서 도시한 도면이다. 전형적으로는 X=Y=150nm이다. X=Y＜20nm인 필러치수는 H. I. Lie, D. K. Biegelsen, F. A. Ponse, N. M. Johnson 및 R. F. W. Pease, Appl. Phys. Lett. vol.64, p1383, 1994 및 H. Fukuda, J. L. Hoyt, M. A. McCord 및 R. F. W. Pease, Appl. Phys. Lett. vol.70, p333, 1997에 기재된 자기제한산화처리에 의해 얻을 수 있다. 이 처리에 있어서, 10Gpa에도 도달할 수 있는 실리콘코어/산화물계면 근방의 산화물스킨에 걸리는 큰 압축응력의 결과로서 산화레이트의 지연(retardation)이 발생하고, 이것이 자기제한효과의 원인으로 된다.FIG. 6A shows the active region of the transistor as X × Y. Typically, X = Y = 150 nm. Filler dimensions with X = Y <20 nm were H. I. Lie, D. K. Biegelsen, F. A. Ponse, N. M. Johnson and R. F. W. Pease, Appl. Phys. Lett. vol. 64, p1383, 1994 and H. Fukuda, J. L. Hoyt, M. A. McCord and R. F. W. Pease, Appl. Phys. Lett. It can be obtained by the self-limiting oxidation treatment described in vol. 70, p333, 1997. In this treatment, retardation of the oxidate rate occurs as a result of the large compressive stress applied to the oxide skin near the silicon core / oxide interface, which can reach 10 Gpa, and this causes the self-limiting effect.
이 트랜지스터구조가 기판상에 점유하는 공간은 작고, 사이드게이트(23)의 구성은 고전계영역을 최소화하고 또한 일본국의 상기 EP97305399.4호에 기재된 실시예에 있어서 발생하는 기판상의 공간의 충돌을 최소화한다는 것이 이해될 것이다.The space occupied by the transistor structure on the substrate is small, and the configuration of the side gate 23 minimizes the high field region and also prevents the collision of the space on the substrate generated in the embodiment described in EP97305399.4 of Japan. It will be understood that minimization.
도 7∼도 9를 참조해서 설명한 구성의 원리를 이용해서 사이드게이트구조의 메모리셀을 작성할 수도 있다는 것이 이해될 것이다. 즉, 도 6에 도시한 드레인영역(2)를 예를 들면 30nm의 폴리실리콘층에 의해 치환해서 상술한 메모리노드(10)으로 할 수 있다. 또, 종래의 소오스 및 드레인영역은 그 자체 주지의 방법에 의해 웨이퍼(25)에 형성할 수 있고 이것에 의해서, 도 3 및 도 4의 (b)에 도시한 영역(17), (18)에 대응하는 소오스영역 및 드레인영역이 양자간에 전도소오스-드레인경로를 사이에 배치한 형태로 마련된다.It will be appreciated that a memory cell having a side gate structure can also be created using the principle of the configuration described with reference to FIGS. 7 to 9. That is, the drain region 2 shown in FIG. 6 can be replaced with, for example, a polysilicon layer of 30 nm to form the memory node 10 described above. In addition, the conventional source and drain regions can be formed on the wafer 25 by a method known per se, thereby providing the regions 17 and 18 shown in Figs. 3 and 4 (b). Corresponding source and drain regions are provided in such a manner as to sandwich the conductive source and drain paths therebetween.
다음에, 필러구조(20)의 각종 변형예에 대해서 설명한다. 이들은 본 발명에 의해 제조되는 트랜지스터나 메모리에 다른 동작특성을 초래한다.Next, various modifications of the pillar structure 20 will be described. These result in different operating characteristics for the transistor or memory fabricated by the present invention.
도 8은 통상 오프의 트랜지스터 및 불휘발성메모리를 마련하기 위해 이용할 수 있는 필러구조의 1예를 도시한다. 이 구조는 도 4의 (a), 도 4의 (b)에 도시한 구성의 변형예라고 고려할 수 있고, 도 8에서는 동일 참조부호를 사용하고 있다. 이 필러구조에는 사이드게이트(23) 및 절연영역(24)가 마련된다.FIG. 8 shows an example of a filler structure that can be used to provide a transistor and a nonvolatile memory that are normally off. This structure can be considered to be a modification of the configuration shown in Figs. 4A and 4B, and the same reference numerals are used in Fig. 8. The pillar structure is provided with a side gate 23 and an insulating region 24.
필러구조(20)은 전형적으로는 이산화실리콘 또는 질화실리콘인 비교적 두꺼운 절연층(7′)를 갖는다. 이 절연층은 이산화실리콘에서는 3∼30nm 수치의 두께이고, NH3분위기중에서 300∼500W의 고주파(RF)전력에서 플라즈마질화처리에 의해 형성된 질화실리콘에서는 4∼30nm의 두께이다. 두께 50nm의 진성실리콘층(6′)의 사이에는 절연층이 배치되어 있다. 이 필러구조의 에너지밴드프로파일을 도 11에 도시한다. 이 에너지밴드프로파일은 폭치수가 층(7′)의 두께에 대응하는 높이B′가 비교적 넓은 장벽(8′)를 갖는다.The filler structure 20 has a relatively thick insulating layer 7 ', typically silicon dioxide or silicon nitride. This insulating layer has a thickness of 3 to 30 nm in silicon dioxide and 4 to 30 nm in silicon nitride formed by plasma nitridation treatment at a high frequency (RF) power of 300 to 500 W in NH 3 atmosphere. An insulating layer is arranged between the intrinsic silicon layers 6 'having a thickness of 50 nm. An energy band profile of this filler structure is shown in FIG. This energy band profile has a barrier 8 'with a relatively wide height B' whose width corresponds to the thickness of the layer 7 '.
사용시, 메모리로서 구성된 경우, 본 디바이스는 고속의 불휘발성랜덤액세스메모리(RAM)으로서 동작한다. 왜냐하면, 게이트(23)에 대해서 외부게이트전압을 인가할 필요가 없고 절연층(7′)에 의해 생성된 에너지장벽(8′)가 메모리노드(10)에 축적된 전자를 유지하기 때문이다. 이 에너지장벽의 높이B′는 질화실리콘에서 2.0eV의 수치이고, 이산화실리콘에서 3.0eV의 수치이다.In use, when configured as a memory, the device operates as a high speed nonvolatile random access memory (RAM). This is because it is not necessary to apply an external gate voltage to the gate 23, and the energy barrier 8 ′ generated by the insulating layer 7 ′ retains electrons accumulated in the memory node 10. The height B 'of this energy barrier is 2.0 eV in silicon nitride and 3.0 eV in silicon dioxide.
게이트(23)에 바이어스전압이 인가되면, 에너지장벽B′는 도 11에 점선으로 나타낸 바와 같이 내려간다. 이 효과를 이용해서 장벽을 내리는 것에 의해 메모리노드(10)에 전하를 라이트하는 것을 가능하게 한다. 또, 제어전극(11)에 전압을 인가해서 도 2의 (b)에 도시한 바와 같은 전위의 경사를 얻는다(도 11에는 도시하지 않음). 그 결과, 전하캐리어는 노드(10)을 향해서 이동한다. 질화실리콘장벽 (7′)의 경우에는 사이드게이트(23)에 인가되는 전압은 3V의 수치이고, 제어전극에 인가되는 전압은 1V의 수치이다. 이 구성에서는 전하캐리어는 제어전극(11)로부터의 경로를 따라 절연층(7′)를 통과하여 메모리노드(10)으로 도달한다. 그 후, 전극(11), (23)에서 전압이 제거되면 전하는 장벽B′에 의해 게이트전압에 유지되고, 그 유지시간은 10년의 수치일 수 있다. 따라서, 이 디바이스는 고속불휘발성RAM으로서 동작한다.When a bias voltage is applied to the gate 23, the energy barrier B 'goes down as shown by the dotted line in FIG. By using this effect, it is possible to write electric charges to the memory node 10 by lowering the barrier. Further, a voltage is applied to the control electrode 11 to obtain an inclination of the potential as shown in Fig. 2B (not shown in Fig. 11). As a result, the charge carriers move toward the node 10. In the case of the silicon nitride barrier 7 ', the voltage applied to the side gate 23 is 3V, and the voltage applied to the control electrode is 1V. In this configuration, the charge carriers reach the memory node 10 through the insulating layer 7 'along the path from the control electrode 11. Thereafter, when the voltage is removed from the electrodes 11 and 23, the charge is maintained at the gate voltage by the barrier B ', and the holding time may be a value of 10 years. Thus, the device operates as a high speed nonvolatile RAM.
도 11의 필러구조를 소오스(5) 및 드레인(2)를 갖는 트랜지스터구성에 사용한 경우, 이 디바이스는 통상 오프의 트랜지스터로서 동작한다.When the filler structure of Fig. 11 is used for the transistor structure having the source 5 and the drain 2, the device normally operates as an off transistor.
최상부전극(5), (11) 및 최하부영역(2), (10)의 근방에 비교적 얇은 절연층 (7″)를 추가한 변형예를 도 12에 도시한다. 이것은 도 13에 도시한 바와 같은 대응한 에너지밴드도에 장벽(8″)를 추가한 것이다. 메모리로서 사용될 때 층 (7″)는 절연층(7″), 제어전극(11) 및 메모리노드(10)의 부근에 대량의 전자가 재분배되는 것을 방지하고, 이것에 의해 노드(10)에 전하를 라이트 또는 소거하도록 게이트(23) 및 제어전극(11)에 전압이 인가되었을 때의 하부로의 전위경사를 개선한다. 도 13의 에너지밴드도는 제어전극(11) 및 게이트(23)에 라이트전압이 인가된 경우(그들 값은 도 10에 관련해서 상술하였다)를 도시한 도면이다. 제어전극(11)에 전압을 인가하는 것의 효과는 제어전극(11)에서 메모리노드(10)으로 밴드도를 아래쪽으로 경사지게해서 전자가 장벽B를 터널링하면서 이 경사를 메모리노드를 향해서 하강가능하게 하는 것이다. 게이트전압(23)의 효과는 장벽B의 높이를 낮게 하는 것이다. 장벽B′의 효과는 도 13에 도시한 바와 같다. 이 장벽은 게이트(23)에 인가된 전압의 결과로서 점선의 윤곽으로 나타낸 레벨에서 저감된다. 필러구조(20)이 상술한 바와 같이 질화실리콘층(6) 및 폴리실리콘층(7)에 의해 형성되는 경우, 추가하는 얇은 층(7″)는 전형적으로는 1∼2nm의 두께이고, 폴리실리콘층(6′)의 두께는 5∼30nm의 수치이다.12 shows a modification in which a relatively thin insulating layer 7 ″ is added in the vicinity of the uppermost electrodes 5, 11, and the lowermost regions 2, 10. FIG. This adds a barrier 8 " to the corresponding energy band diagram as shown in FIG. When used as a memory, the layer 7 ″ prevents redistribution of large amounts of electrons in the vicinity of the insulating layer 7 ″, the control electrode 11 and the memory node 10, thereby charging the node 10. The potential inclination to the lower side when a voltage is applied to the gate 23 and the control electrode 11 is improved so as to write or erase. The energy band diagram of FIG. 13 is a diagram showing a case where a write voltage is applied to the control electrode 11 and the gate 23 (these values are described above with reference to FIG. 10). The effect of applying a voltage to the control electrode 11 is to incline the band diagram downwards from the control electrode 11 to the memory node 10 so that the electrons tunnel down the barrier B so that the inclination can be lowered toward the memory node. will be. The effect of the gate voltage 23 is to lower the height of the barrier B. The effect of barrier B 'is as shown in FIG. This barrier is reduced at the level outlined by the dashed line as a result of the voltage applied to the gate 23. When the filler structure 20 is formed by the silicon nitride layer 6 and the polysilicon layer 7 as described above, the additional thin layer 7 ″ is typically 1 to 2 nm thick, and polysilicon The thickness of the layer 6 'is a numerical value of 5-30 nm.
도 14에 스테이틱랜덤액세스메모리(SRAM) 또는 종래의 리프레시회로를 불필요로 하는 다이나믹랜덤액세스메모리(DRAM)을 제작하기 위한 다른 변형예를 도시한다. 범용의 사이드게이트필러구조는 도 4에 도시한 것과 동일하지만, 얇은 p형실리콘층(33)을 추가하고 있다. 이 층은 전형적으로는 1∼2nm의 두께이고, 층(6), (7)의 형성시에 종래의 방법에 의해 LPCVD반응실내에서 형성할 수 있다. 층(33)에 사용하는 도펀트는 1018㎝-3의 도펀트농도의 붕소이다. 이것에 의해 1.2V 수치의 조립전위장벽을 생성하고, 그 결과, 게이트전극(23)에 바이어스를 인가하는 일 없이 수분 수치의 시간, 메모리노드(10)에 전하를 축적할 수 있다. 따라서, 이 메모리디바이스는 통상 고속DRAM에 필요로 되는 종래의 고부담의 리프레시회로를 필요로 하지 않는다. 보다 장시간 정보를 유지할 필요가 있다면 게이트전극(23)에 부의 바이어스전압을 인가한다. -1.0V 또는 -0.5V의 바이어스전압에 의해 각각 10년 및 1시간동안 유지할 수 있다. 정보를 리드라이트하기위해서는 각각 게이트전극(23)에 0.0V 및 1.0V의 게이트전압을 인가한다. 노드에서 정보를 리드하기 위해서는 소오스(17) 및 드레인(19)(도 14에는 도시하지 않음)에 소오스-드레인전압을 인가해서 그 결과 발생하는 소오스-드레인전류를 검출하는 것은 상술한 기재에서 이해될 것이다. 이 전류레벨은 메모리노드(10)에 축적된 전하의 레벨에 의존한다.Fig. 14 shows another modification for producing a dynamic random access memory (SRAM) or a dynamic random access memory (DRAM) which eliminates the need for a conventional refresh circuit. The general purpose side gate filler structure is the same as that shown in Fig. 4, but a thin p-type silicon layer 33 is added. This layer is typically 1 to 2 nm thick, and can be formed in the LPCVD reaction chamber by a conventional method at the time of forming the layers 6 and 7. The dopant used for layer 33 is boron at a dopant concentration of 10 18 cm -3 . As a result, an assembly potential barrier having a value of 1.2 V is generated, and as a result, charges can be accumulated in the memory node 10 at the time of the moisture value without applying a bias to the gate electrode 23. Therefore, this memory device does not require the conventional high-load refresh circuit required for high speed DRAM. If it is necessary to hold the information for a longer time, a negative bias voltage is applied to the gate electrode 23. A bias voltage of -1.0V or -0.5V can hold for 10 years and 1 hour, respectively. To read information, gate voltages of 0.0V and 1.0V are applied to the gate electrode 23, respectively. In order to read information at the node, applying a source-drain voltage to the source 17 and the drain 19 (not shown in FIG. 14) and detecting the resulting source-drain current will be understood in the foregoing description. will be. This current level depends on the level of charge accumulated in the memory node 10.
도 16에 밴드갭의 불연속성을 얻기 위해서 보다 큰 에너지밴드갭을 갖는 재료에 의해 몇개의 영역(6)을 형성한 다른 구성을 도시한다. 도 16에 도시한 실시예에서는 보다 얇은 층(62′)가 금속-반도체화합물(예를 들면, SiC)과 같은 광밴드갭재료로 형성되고, 영역(61)은 상술한 방법에 의해 폴리실리콘에 의해 형성된다. 층(62′)를 형성할 때에는 필러를 제조하는 데에 사용되는 LPCVD처리동안에 적당한 도펀트를 도입할 수 있다는 것이 이해될 것이다. 그 결과 얻어지는 밴드에너지프로파일은 도 17에 도시한 바와 같다. 층(62′)의 영역에서 밴드에지가 상승되고 있고, 이것이 밴드에지불연속성△Ev를 초래한하는 것이 이해될 것이다. 이 예에서는 밴드에지불연속성은 가전자밴드에 형성되지만, 적당한 재료가 사용되고 전자가 캐리어로서 사용되는 경우에는 불연속성은 전도밴드에 있어서도 형성할 수 있는 것이 이해될 것이다. 이 예에서는 가전자밴드불연속성은 0.5eV의 수치이다. 이것은 게이트전극(23)에 바이어스를 인가하는 일 없이 1시간의 수치로 정보를 유지하는 데에 유효하다. 따라서, 본 메모리디바이스는 종래의 DRAM과 같은 고속리프레시회로를 필요로 하지 않는다. 보다 긴 시간 정보를 유지하기 위해서는 게이트전극(23)에 0.5V의 정의 바이어스를 인가할 수 있다. 이것에 의해서 10년 수치의 유지시간이 달성된다. 정보를 리드라이트하기 위해서는 게이트전극(23)에 대해서 -0.5V 및 -1.5V의 바이어스전압을 인가한다. 이 때의 리드 및 라이트는 상술한 방법에 의해 실행된다.FIG. 16 shows another configuration in which several regions 6 are formed of a material having a larger energy band gap in order to obtain discontinuity of the band gap. In the embodiment shown in Fig. 16, a thinner layer 6 2 'is formed of an optical bandgap material such as a metal-semiconductor compound (e.g., SiC), and the region 6 1 is made of poly by the method described above. Formed by silicon. It will be appreciated that when forming layer 6 2 ′, suitable dopants can be introduced during the LPCVD process used to make the filler. The resulting band energy profile is as shown in FIG. It will be appreciated that the band edge is rising in the region of layer 6 2 ′, which leads to band edge discontinuity ΔEv. In this example, the band edge discontinuity is formed in the valence band, but it will be understood that discontinuity can also be formed in the conduction band when suitable materials are used and electrons are used as carriers. In this example, the valence band discontinuity is a value of 0.5 eV. This is effective for holding information at a numerical value of one hour without applying a bias to the gate electrode 23. Therefore, the memory device does not require a high speed refresh circuit like the conventional DRAM. In order to maintain longer time information, a positive bias of 0.5V may be applied to the gate electrode 23. This achieves a retention time of 10 years. To read information, bias voltages of -0.5V and -1.5V are applied to the gate electrode 23. Read and write at this time are executed by the above-described method.
트랜지스터로서 이용하는 경우, 도 16의 필러구조는 통상 오프의 트랜지스터를 초래한다.When used as a transistor, the filler structure of FIG. 16 usually results in an off transistor.
도 18에 사이드게이트필러구조(3)의 다른 예를 도시한다. 이 구조에서는 절연매트릭스(35)내에 형성된 1군의 입자형상반도체 또는 전도섬(34)에 의해 장벽구조가 얻어진다. 이 예에서는 매트릭스(35)는 50nm 두께의 폴리실리콘재료(6)의 층간에 배치된다. 섬(34)는 실리콘, 게르마늄, 비정질(아몰퍼스)실리콘 또는 금 또는 알루미늄의 금속도트에 의해 구성할 수 있다. nm스케일의 섬을 마련하기 위한 여러가지의 다른 방법을 이하 설명한다.Another example of the side gate pillar structure 3 is shown in FIG. In this structure, a barrier structure is obtained by a group of particulate semiconductors or conductive islands 34 formed in the insulating matrix 35. In this example, the matrix 35 is disposed between the layers of the polysilicon material 6 having a thickness of 50 nm. The island 34 may be made of silicon, germanium, amorphous (amorphous) silicon, or a metal dot of gold or aluminum. Various other methods for preparing the island of nm scale are described below.
1. Si-Ge-O혼합막에서 nm스케일의 Ge의 정자(晶子)를 분리하는 방법.1. Method of separating sperm of nm scale Ge from Si-Ge-O mixed film.
Si-Ge-O혼합막은 고주파마그네트론스퍼터링(RFMS) 또는 이온빔스퍼터링(IBS)에 의해 마련하였다. 스퍼터링타겟은 직경 100mm의 99.99%순도의 SiO2유리플레이트로 이루어지고, 그 위에 5mm2의 몇개의 고순도Ge칩을 배치하였다. 타겟에서 스퍼터된 재료는 Si기판상에 200nm의 두께로 피착하였다. 원형의 SiO2유리플레이트상에 분산시킨 Ge칩의 상기 개수는 타겟상에 스퍼터되는 Ge의 양을 제어하기 위해 선택하였다.The Si-Ge-O mixed film was prepared by high frequency magnetron sputtering (RFMS) or ion beam sputtering (IBS). The sputtering target consisted of 99.99% purity SiO 2 glass plates with a diameter of 100 mm, and several high purity Ge chips of 5 mm 2 were disposed thereon. The material sputtered at the target was deposited on a Si substrate at a thickness of 200 nm. The number of Ge chips dispersed on a circular SiO 2 glass plate was chosen to control the amount of Ge sputtered on the target.
RFMS의 경우에는 3mTorr 압력의 아르곤가스분위기중에서 1.25kW, 13.56 MHz의 고주파전력에서 스퍼터링을 실행하였다. IBS의 경우에는 0.3mTorr 압력의 아르곤가스분위기중에서 1kW의 직류전원에서 스퍼터링을 실행하였다.In the case of RFMS, sputtering was performed at a high frequency power of 1.25 kW and 13.56 MHz in an argon gas atmosphere at a pressure of 3 mTorr. In the case of IBS, sputtering was performed at 1 kW of DC power in an argon gas atmosphere of 0.3 mTorr.
더욱 상세하게는 이 공정은 우선, 크라이오펌프에 의해 3×10-7Torr의 압력까지 공기를 배출한 성장실내에서 실행하였다. 다음에, 아르곤가스를 도입하고 상술한 스퍼터링을 위한 전력을 인가하였다. 7분후에 Ge로 과포화된 타겟상에 SiO2유리가 형성되었다. 계속해서, 이 샘플을 아르곤가스중에서 30분에서 4시간, 300∼800℃에서 어닐링하였다. 그 결과, Ge의 nm스케일의 정자가 유리내에 분리되었다. Ge칩의 개수, 어닐링온도 및 어닐링시간은 유리내에 형성된 Ge의 nm스케일정자의 밀도 및 사이즈를 제어하도록 선정하였다. 다음 표는 몇개의 예이다.More specifically, this process was first performed in a growth chamber in which air was discharged to a pressure of 3 × 10 −7 Torr by a cryopump. Next, argon gas was introduced and power for sputtering described above was applied. After 7 minutes SiO 2 glass was formed on the supersaturated target with Ge. Subsequently, the sample was annealed at 300 to 800 ° C. for 30 minutes to 4 hours in argon gas. As a result, Ge-scale sperm were separated in the glass. The number of Ge chips, annealing temperature and annealing time were chosen to control the density and size of the nm scale sperm of Ge formed in the glass. The following table shows some examples.
2. 플라즈마CVD법에 의한 수소화된 비정질실리콘의 준비2. Preparation of Hydrogenated Amorphous Silicon by Plasma CVD
이 방법에서는 극히 얇고 수소화된 비정질실리콘을 준비하기 위해 용량결합고주파플라즈마 화학기상성장(CVD)를 사용하였다. 성장실은 우선 반응가스 도입전에 10-7Torr의 압력까지 공기를 배출하였다. 반응실내의 접지전극상에 배치된 실리콘기판을 250℃의 온도까지 가열하였다. SiH4 및 H2의 혼합가스를 매스플로컨트롤러에 의해 성장실내에 도입하였다. 가스플로레이트는 각각 10 및 40sccm으로 하였다. 자동압력컨트롤러에서 0.2Torr의 기압을 유지하였다. 성장시에 PH3 또는 P2H6을 도입하는 것에 의해, 치환도핑을 실행하는 것에 의해서 각각 n형 및 p형의 수소화된 비정질실리콘을 얻었다. 이 예에서는 n형 도펀트로서 H2내에서 희석한 5sccm 또는 0.2%PH3을 첨가하였다. 포워드전력을 최대화해서 반사를 최소한으로 억제하도록 자동정합에 의해 성장실내의 전극에 대해 13.56MHz의 고주파전력을 10W의 레벨로 인가하고 이것에 의해 실내에 플라즈마를 확립하였다. 이 경우의 성장레이트는 0.08nm/sec였다. 이 성장을 50초간 실행하고 수소화된 비정질실리콘을 포함하는 4nm 두께의 층을 얻었다.In this method, capacitively coupled high-frequency plasma chemical vapor growth (CVD) was used to prepare extremely thin and hydrogenated amorphous silicon. The growth chamber first discharged air to a pressure of 10 −7 Torr before introducing the reaction gas. The silicon substrate disposed on the ground electrode in the reaction chamber was heated to a temperature of 250 ° C. A mixed gas of SiH 4 and H 2 was introduced into the growth chamber by a mass flow controller. Gas florates were 10 and 40 sccm, respectively. The air pressure of 0.2 Torr was maintained in the automatic pressure controller. By introducing PH 3 or P 2 H 6 at the time of growth, substitutional doping was carried out to obtain n-type and p-type hydrogenated amorphous silicon, respectively. In this example, 5 sccm or 0.2% PH 3 diluted in H 2 was added as the n-type dopant. A high frequency power of 13.56 MHz was applied at a level of 10 W to the electrodes in the growth chamber by automatic matching to maximize forward power and minimize reflection, thereby establishing plasma indoors. The growth rate in this case was 0.08 nm / sec. This growth was carried out for 50 seconds to obtain a 4 nm thick layer containing hydrogenated amorphous silicon.
3. 플라즈마CVD법에 의한 미정질실리콘의 준비3. Preparation of microcrystalline silicon by plasma CVD
미정질(microcrystalline)실리콘을 마련하기 위해 용량결합 고주파플라즈마 CVD를 사용하였다. 주반응실은 고립시켜 용이하게 개방할 수 있는 셔터에 의해 로드록실(load lock chamber)에 접속하였다. 이 로드록실을 통해서 주반응실로의 샘플의 로드 및 언로드를 실행하였다. 실내의 압력은 자동압력컨트롤러에 의해 결정하였다. 반응가스도입전에 성장실은 터보분자펌프에 의해 10-7Torr의 압력으로 될때까지 공기를 배출하였다. 성장층을 받는 기판은 250℃의 온도까지 가열된 직경15㎝의 접지전극상에 탑재하였다. 전극의 간격은 3㎝로 고정시켰다. SiH4 및 H2의 혼합가스를 매스플로컨트롤러에 의해 성장실에 도입하였다. SiH4 및 H2의 가스플로레이트는 각각 1 및 100sccm으로 선정하였다. 이 처리동안 자동압력컨트롤러에 의해 가스압을 0.15Torr로 유지하였다. 동일한 플라즈마내에서 성장공정중에 포스핀 또는 디볼란가스에 의한 치환도핑을 실행해서 각각 n형 및 p형 비정질실리콘을 생성하였다. 이 예에서는 수소내에서 희석한 2sccm 또는 0.2%의 포스핀을 n형 도펀트로서 첨가하였다. AMC에 의해 실내의 전극에 대해 80W의 전력을 13.56MHz에서 인가하는 것에 의해 포워드전력을 최대화함과 동시에 반사전력을 최소화하였다. 성장레이트는 0.05nm/sec였다. 이 성장처리는 80초간 실행하고 4nm두께의 미정질실리콘층을 얻었다.Capacitively coupled high-frequency plasma CVD was used to prepare microcrystalline silicon. The main reaction chamber was connected to a load lock chamber by a shutter that can be easily isolated and opened. The load lock chamber was used to load and unload samples into the main reaction chamber. The pressure in the room was determined by an automatic pressure controller. Before introducing the reaction gas, the growth chamber discharged air until the pressure was 10 -7 Torr by the turbo molecular pump. The substrate receiving the growth layer was mounted on a ground electrode having a diameter of 15 cm heated to a temperature of 250 ° C. The spacing of the electrodes was fixed at 3 cm. A mixed gas of SiH 4 and H 2 was introduced into the growth chamber by a mass flow controller. Gas florates of SiH 4 and H 2 were selected to be 1 and 100 sccm, respectively. During this process, the gas pressure was maintained at 0.15 Torr by an automatic pressure controller. Substitution doping with phosphine or divolane gas was performed in the same plasma to produce n-type and p-type amorphous silicon, respectively. In this example, 2 sccm or 0.2% of phosphine diluted in hydrogen was added as an n-type dopant. By applying 80W of power at 13.56 MHz to the electrodes in the room by the AMC, the forward power was maximized and the reflected power was minimized. The growth rate was 0.05 nm / sec. This growth treatment was carried out for 80 seconds to obtain a 4 nm thick microcrystalline silicon layer.
4. 플라즈마CVD법에 의한 질화실리콘 및 비정질 또는 미정질실리콘의 적층구조의 준비4. Preparation of laminated structure of silicon nitride and amorphous or microcrystalline silicon by plasma CVD method
질화실리콘 또는 미정질실리콘층의 적층구조는 비정질 또는 미정질실리콘을 생성하는 상술한 제2 또는 제3 방법을 사용해서 실현할 수 있고, 산재한 질화실리콘층도 SiH4, NH3 및 H2의 혼합가스를 사용하는 것에 의해 마찬가지의 방법에 의해서 준비할 수 있다. 실리콘층과 질화실리콘층 사이의 오염을 방지하기 위해 진공이송기구에 의해 결합된 개개의 성장실내에서 개개의 막을 준비한다.The laminated structure of the silicon nitride or microcrystalline silicon layer can be realized using the above-described second or third method of producing amorphous or microcrystalline silicon, and the interspersed silicon nitride layer is also a mixed gas of SiH 4, NH 3 and H 2 . By using, it can be prepared by the same method. In order to prevent contamination between the silicon layer and the silicon nitride layer, individual films are prepared in individual growth chambers joined by a vacuum transfer mechanism.
5. 그 밖의 방법에 의한 실리콘막의 준비5. Preparation of Silicon Film by Other Methods
비정질 또는 미정질실리콘막을 준비하기 위해 사용할 수 있는 그 밖의 방법의 예는 다음과 같다. 즉, 열화학분해, 광화학기상분해, 스퍼터링, 이온빔성장, 클러스터이온빔성장 및 분자빔성장이 있다. 이들 방법은 열어닐링, 고속열어닐링 및 레이저어닐링과 조합해서 광범위한 미정질실리콘구조를 얻을 수 있다.Examples of other methods that can be used to prepare an amorphous or microcrystalline silicon film are as follows. Namely, there are thermochemical decomposition, photochemical vapor decomposition, sputtering, ion beam growth, cluster ion beam growth, and molecular beam growth. These methods can be combined with open annealing, high speed thermal annealing and laser annealing to obtain a wide range of microcrystalline silicon structures.
구체적인 1예로서 실리콘입자는 절연입자경계와 함께 형성되고 그 직경은 3∼10nm의 범위, 바람직하게는 5nm 이하이다. 도 18에 모식적으로 도시한 결과구조에 있어서는 약 0.5V의 전류임계값이 형성된다. 그 결과, 게이트전극(23)에 바이어스를 인가하지 않고, 수분 수치의 시간 메모리노드(10)에 정보를 축적할 수 있다. 보다 긴 시간동안 정보를 유지하기 위해서는 게이트전극(23)에 대해서 -1.0V∼-0.5V의 바이어스전압을 인가하는 것에 의해 각각 10년 및 1시간의 유지시간을 달성할 수 있다. 축적정보를 리드라이트하기 위해서는 각각 0V 및 1V의 게이트바이어스전압을 게이트전극(23)에 대해 인가한다.As a specific example, the silicon particles are formed together with the insulating particle boundary, and the diameter thereof is in the range of 3 to 10 nm, preferably 5 nm or less. In the resultant structure schematically shown in Fig. 18, a current threshold value of about 0.5V is formed. As a result, information can be accumulated in the time memory node 10 having a moisture value without applying a bias to the gate electrode 23. In order to hold information for a longer time, a holding time of 10 years and 1 hour can be achieved by applying a bias voltage of -1.0 V to -0.5 V to the gate electrode 23, respectively. In order to read-write the accumulated information, gate bias voltages of 0V and 1V are applied to the gate electrode 23, respectively.
트랜지스터로서 사용하는 경우에는 도 18의 필러구조(20)은 통상 오프의 트랜지스터디바이스를 초래한다.When used as a transistor, the pillar structure 20 of FIG. 18 usually results in an off transistor device.
상술한 구조내의 진성폴리실리콘층(6)의 입자사이즈는 3∼10nm정도로 작게 형성할 수 있다는 것을 이해할 것이다. 열질화처리 동안, 입자경계도 질화실리콘으로 변환해서 입자도 2∼3nm 두께의 절연에 의해 둘러싸여지도록 한다. 또, 도 18의 도전 및 절연의 복합층의 구조는 상술한 필러구조중의 어느 하나와도 함께 사용할 수 있는 것도 가능하다. 작은 입자사이즈는 하전에너지 및 양자사이즈효과에 의해서 에너지장벽효과를 향상시킴과 동시에 전자국재화를 촉진한다. 이와 같이 되는 것은 각 터널접합의 저항을 접합면적의 저하에 따라서 증가시킬 수 있기 때문이다. 또, 전자-정공쌍의 생성에 의한 누설전류는 그 생성된 전자-정공쌍이 입자영역내부에서 재결합하므로 저감시킬 수 있다. 입자외부에서의 분리는 하전에너지가 증가하므로 에너지적으로 바람직하지 않기 때문이다.It will be understood that the particle size of the intrinsic polysilicon layer 6 in the above-described structure can be formed as small as about 3 to 10 nm. During the thermal nitriding treatment, the grain boundaries are also converted to silicon nitride so that the particles are also surrounded by 2 to 3 nm thick insulation. In addition, the structure of the conductive and insulating composite layer of FIG. 18 can also be used with any of the above-described filler structures. Small particle size improves energy barrier effect by charged energy and quantum size effect and promotes electronic localization. This is because the resistance of each tunnel junction can be increased as the junction area decreases. In addition, the leakage current due to the generation of the electron-hole pair can be reduced because the generated electron-hole pair recombines in the particle region. Separation outside the particles is because it is not energy-efficient because the charged energy increases.
도 18에 있어서, 본 디바이스는 노드(10) 및 층(6)을 갖는다. 그러나, 노드(10) 및 층(6)을 삭제할 수 있다. 왜냐하면, 입자(34)를 노드로서 이용할 수 있기 때문이다. 여기서, 도 19를 참조하면, 이 도면은 사이드게이트구조의 변형예를 도시한다. 이것은 도 4에 도시한 구조의 변형예로 고려할 수 있다. 이 디바이스는 도 4의 절연산화물층(22)를 반도체층(36)으로 치환하는 것에 의해 접합게이트를 형성한다. 도 20에 도시한 예에서는 영역(36)은 p형 실리콘으로 이루어진다. 필러구조(20)은 도 4에서 상술한 바와 같이 도전성의 폴리실리콘층(6)과 절연성의 질화실리콘층(7)을 갖는다. 사이드게이트(23)은 상술한 바와 같이 폴리실리콘으로 형성한다.In FIG. 18, the device has a node 10 and a layer 6. However, node 10 and layer 6 may be deleted. This is because the particles 34 can be used as nodes. Here, referring to FIG. 19, this figure shows a modification of the side gate structure. This can be considered as a modification of the structure shown in FIG. This device forms a junction gate by replacing the insulating oxide layer 22 of FIG. 4 with the semiconductor layer 36. In the example shown in FIG. 20, the region 36 is made of p-type silicon. The filler structure 20 has a conductive polysilicon layer 6 and an insulating silicon nitride layer 7 as described above in FIG. The side gate 23 is made of polysilicon as described above.
p형 영역(36)의 효과는 도 20에 도시한 바와 같이, 에너지밴드프로파일에 있어서 1.0V의 빌트인전위b를 생성하는 점이다. 그 결과로서 이 디바이스의 전류임계값전압은 -0.1V의 수치이다. 따라서, 메모리디바이스로서 사용하는 경우, 종래의 DRAM에 비해 리프레시동작의 빈도를 저감할 수 있으므로, 저전압동작을 실현할 수 있다. 게이트전극(23)에 대해 -1.6V 및 -1.1V의 부의 바이어스전압을 인가하면, 각각 10년 및 1시간의 수치로 노드(10)으로의 유지시간이 얻어진다. 노드(10)에 정보를 리드라이트하기 위해서는 게이트전극(23)에 대해 각각 -0.8V 및 0.4V의 게이트바이어스전압을 인가한다. The effect of the p-type region 36 is to generate a built-in potential b of 1.0 V in the energy band profile as shown in FIG. As a result, the current threshold voltage of the device is -0.1V. Therefore, when used as a memory device, since the frequency of the refresh operation can be reduced as compared with the conventional DRAM, the low voltage operation can be realized. When negative bias voltages of -1.6 V and -1.1 V are applied to the gate electrode 23, the holding time to the node 10 is obtained at values of 10 years and 1 hour, respectively. In order to read information to the node 10, gate bias voltages of -0.8 V and 0.4 V are applied to the gate electrode 23, respectively.
트랜지스터로서 사용하는 경우에는 도 19의 필러구조(20)은 통상 오프의 트랜지스터디바이스를 초래한다.When used as a transistor, the pillar structure 20 of FIG. 19 usually causes an off transistor device.
도 21에 관련된 쇼트키 사이드게이트구조를 갖는 필러구조를 도시한다. 이것은 도 4의 구조의 변형예로 고려할 수 있다. 도 21의 실시예에서는 절연층(22)를 삭제하고 필러구조(3)에 대해 그 측벽(22)에 직접 금속사이드게이트(37)을 추가하고 이것에 의해 쇼트키게이트를 구성하고 있다.Fig. 21 shows a pillar structure having a schottky sidegate structure. This can be considered as a modification of the structure of FIG. In the embodiment of Fig. 21, the insulating layer 22 is removed, and the metal side gate 37 is added directly to the side wall 22 with respect to the pillar structure 3, thereby forming a schottky gate.
사이드쇼트키게이트(37)은 필러구조(20)내에 0.4V에 도달하는 조립전위b를 생성한다. 그 결과 얻어지는 전류임계값전압은 0.3V의 수치이다. 따라서, 메모리디바이스로서 사용하는 경우에는 저전압동작을 실현할 수 있고, 리프레시동작은 종래의 DRAM보다 저빈도로 좋다. 게이트전극(37)에 대해 -1.8V 및 -1.3V의 부의 바이어스전압을 인가하면, 각각 10년 및 1시간의 유지시간이 얻어진다. 메모리노드(10)에서 정보를 리드라이트하기 위해서는 -1.0V 및 0.2V의 게이트바이어스전압을 게이트전극(37)에 인가한다. 전형적인 예에서는 쇼트키금속게이트(37)은 WSi 또는 알루미늄으로 형성된다. 도 7∼도 9에서 설명한 처리공정을 적당히 변경하는 것에 의해 적절한 재료의 쇼트키게이트가 형성되는 것이 이해될 것이다.The side schottky gate 37 generates an assembly potential b reaching 0.4V in the pillar structure 20. The resulting current threshold voltage is a value of 0.3V. Therefore, when used as a memory device, low voltage operation can be realized, and the refresh operation is lower in frequency than conventional DRAM. When negative bias voltages of -1.8V and -1.3V are applied to the gate electrode 37, a retention time of 10 years and 1 hour is obtained, respectively. In order to read information from the memory node 10, gate bias voltages of −1.0 V and 0.2 V are applied to the gate electrode 37. In a typical example, the Schottky metal gate 37 is formed of WSi or aluminum. It will be appreciated that a Schottky gate of suitable material is formed by appropriately changing the processing steps described in FIGS. 7 to 9.
도 22의 필러구조는 트랜지스터구조에도 이용할 수 있다. 즉, 통상 노멀온의 트랜지스터가 얻어진다.The filler structure of FIG. 22 can also be used for the transistor structure. In other words, a normal-on transistor is usually obtained.
도 19의 접합게이트 및 도 21의 쇼트키게이트는 상술한 필러구조(도 4의 필러구조뿐만 아니라)의 임의의 것과 함께 사용할 수 있다는 것이 이해될 것이다.It will be appreciated that the junction gate of FIG. 19 and the schottky gate of FIG. 21 can be used with any of the filler structures described above (as well as the pillar structure of FIG. 4).
도 23을 참조해서 본 발명에 의한 트랜지스터디바이스를 제조하는 다른 방법을 다음에 설명한다. 개시재료는 도 7∼도 9에서 상술한 방법에 사용한 것과 동일하다. 즉, 도 23의 (a)를 참조하면, 실리콘웨이퍼(25)를 1000℃에서 열산화하는 것에 의해 600nm 두께의 이산화실리콘의 층(1)을 형성한다. 이 층(1)은 절연기판으로서 기능한다. 다음에, 이 이산화실리콘층(1)상에 드레인을 형성하기 위해 사용되는 층(2)를 형성한다. 이 층(2)는 반응실내에서 LPCVD에 의해 성장시킨 100nm 두께의 폴리실리콘으로 이루어진다. 이 층(2)의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘층(도시하지 않음)을 성장시킨다. 다음에, 층(2)에 대해 비소이온을 주입하는 것에 의해 n+도프도전층을 형성한다. 이 층은 드레인으로서 사용할 수 있다. 비소이온은 상기 산화물층에 대해 25KeV 수치의 에너지이고 또한 3×1015㎝-2의 조사량으로 주입한다. 다음에, 이 산화물층은 20 : 1BHF용액을 사용해서 웨트에칭에 의해 제거한다. 그 후, 실리콘층(6)과 질화실리콘층(7)의 적층체를 성장시키는 것에 의해, 다층터널접합을 초래하는 다층구조(3)을 형성한다. 최초에 실리콘층(61)을 비교적 두꺼운 두께W1=50nm로 형성하고, 계속해서 적층체의 대부분에 대해 W2=5nm 수치의 두께의 층(62)를 형성한다. 이 적층체의 정상부에 적어도 또 1층, 두께W1의 층(61)을 형성한다. 이 예에서는 또 30nm 두께의 실리콘층(63)을 형성한다.Another method of manufacturing the transistor device according to the present invention will be described next with reference to FIG. The starting materials are the same as those used in the method described above with reference to Figs. That is, referring to FIG. 23A, the silicon wafer 25 is thermally oxidized at 1000 ° C. to form a layer 1 of silicon dioxide having a thickness of 600 nm. This layer 1 functions as an insulating substrate. Next, on this silicon dioxide layer 1, the layer 2 used for forming a drain is formed. This layer 2 consists of 100 nm thick polysilicon grown by LPCVD in the reaction chamber. On the surface of this layer 2, a thin silicon dioxide layer (not shown) having a thickness of 10 nm is grown. Next, an n + dope conductive layer is formed by implanting arsenic ions into the layer 2. This layer can be used as a drain. Arsenic ions are injected at an irradiation dose of 3 × 10 15 cm −2 with energy of 25 KeV value to the oxide layer. Next, this oxide layer is removed by wet etching using a 20: 1 BHF solution. Thereafter, the laminate of the silicon layer 6 and the silicon nitride layer 7 is grown to form a multilayer structure 3 that causes a multilayer tunnel junction. Initially, the silicon layer 6 1 is formed with a relatively thick thickness W1 = 50 nm, and then a layer 6 2 with a thickness of W2 = 5 nm is formed for most of the laminate. At least one layer and a layer 6 1 of thickness W1 are formed at the top of the laminate. In this example, a 30 nm thick silicon layer 6 3 is formed.
층(6), (7)은 LPCVD반응실내에서 형성한다. 이 처리는 상기 Moslehi 및 Sarawat에 기재된 바와 같은 실리콘의 열질화처리를 포함한다.Layers 6 and 7 are formed in the LPCVD reaction chamber. This treatment includes thermonitriding the silicon as described in Moslehi and Sarawat above.
도 7∼도 9에서 상술한 바와 같이, 층구조는 다음과 같이 해서 순차 조립된다. 우선, LPCVD반응실내의 770℃의 SiH4가스중에서 실리콘층을 성장시키는 것에 의해 도 23의 (a)로의 삽입도내에 도시한 관련된 층을 위한 적당한 두께의 실리콘을 얻는다. 그 후, 이 성장한 실리콘의 표면을 직접 반응실내의 1Torr의 100% NH3가스형상 분위기중에서 20분간, 930℃에서 질화실리콘으로 변환한다. 다음에, 이 질화실리콘상에 다른 실리콘층을 동일한 실내에서 성장시킨다. 그 결과, 순차 성장된 실리콘층 사이에 이산화실리콘을 전혀 포함하지 않는 순수한 질화실리콘이 형성된다.As described above in Figs. 7 to 9, the layer structure is sequentially assembled as follows. First, by growing a silicon layer in 770 ° C SiH 4 gas in the LPCVD reaction chamber, silicon of appropriate thickness for the relevant layer shown in the inset in Fig. 23A is obtained. Thereafter, the surface of the grown silicon is directly converted to silicon nitride at 930 ° C. for 20 minutes in a 1 Torr 100% NH 3 gas atmosphere in the reaction chamber. Next, another silicon layer is grown on the silicon nitride in the same room. As a result, pure silicon nitride containing no silicon dioxide is formed between the sequentially grown silicon layers.
도 23의 (b)에 있어서, 층구조(3)상에 열산화에 의해 10nm 두께의 이산화실리콘층(38)을 형성하고, 160nm 두께의 질화실리콘층(39)를 740℃의 온도에서 성장시킨다.In FIG. 23B, a 10 nm thick silicon dioxide layer 38 is formed on the layer structure 3 by thermal oxidation, and a 160 nm thick silicon nitride layer 39 is grown at a temperature of 740 ° C. .
다음에, 도 23의 (c)에 있어서, 광학리도그래피와 CHF3 및 아르곤가스의 분위기중에서의 드라이에칭법을 그 자체 기지의 방법에 의해 사용하여 층(38), (39)를 패턴화한다. 완성된 구조는 도 26에 도시한 횡방향폭치수AA 및 치수Y의 폭을 갖는다. 도 23의 (d)에 도시한 바와 같이, 다음에 이들 패턴화된 층(38), (39)를 마스크로서 사용해서 다층구조(3)을 드라이에칭하는 것에 의해 치수AA의 외측의 층(6), (7)의 대부분을 제거하고, 마스크패턴의 외측에 구조(3)의 약 30nm의 두께를 남긴다. 다음에, 이 영역(3)의 잔존부분을 열산화에 의해 이산화실리콘으로 변환해서 영역(40)을 형성하는 것에 의해 동일 기판(1)상에 본 발명의 방법에 의해 형성되는 인접하는 트랜지스터(도시하지 않음)와 절연한다. 이 전기절연영역(40)을 도 23의 (e)에 도시한다.Next, in Fig. 23C, the layers 38 and 39 are patterned using optical lithography and dry etching in an atmosphere of CHF 3 and argon gas by a method known per se. . The completed structure has a width in the transverse width dimension AA and the dimension Y shown in FIG. As shown in Fig. 23D, the layer 6 on the outer side of the dimension AA is then subjected to dry etching of the multilayer structure 3 using these patterned layers 38 and 39 as masks. ), Most of (7) are removed, leaving the thickness of about 30 nm of the structure (3) outside the mask pattern. Next, an adjacent transistor formed by the method of the present invention on the same substrate 1 by converting the remaining portion of the region 3 into silicon dioxide by thermal oxidation to form the region 40 (not shown). Insulated). This electrically insulating region 40 is shown in Fig. 23E.
도 24의 (a)에 있어서, 다음에 160℃의 올트인산과 20 : 1BHF용액을 사용해서 질화실리콘층(38) 및 이산화실리콘층(39)를 제거한다. 계속해서, LPCVD에 의해 100nm 두께의 폴리실리콘층(5)를 성장시킨다. 이 층(5)의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘층(도시하지 않음)을 성장시킨다. 이 산화층에 대해 5×1015㎝-2의 조사량으로 또한 25KeV의 에너지로 비소이온을 주입하는 것에 의해 실리콘층(5)를 트랜지스터의 소오스로서 이용하기 위한 대량도프n형층으로 변환한다. 다음에, 800℃의 열어닐링을 1분간 실행하는 것에 의해, 비소이온을 활성화함과 동시에 층(5)에 대량도프된 전기적특성을 얻는다. 다음에, 층(5)상에 100nm두께의 이산화실리콘층(41)을 성장시킨다. 도 24의 (b)에 있어서, 전자빔리도그래피와 드라이에칭을 사용해서 이산화실리콘층(41)을 패턴화하는 것에 의해 폭X의 가늘고 긴 영역을 마련한다. 이 영역은 트랜지스터의 소오스의 범위를 결정하는 마스크를 결정하기 위해 이용된다.In Fig. 24 (a), the silicon nitride layer 38 and the silicon dioxide layer 39 are then removed using 160 ° C. oligophosphoric acid and a 20: 1 BHF solution. Subsequently, the polysilicon layer 5 having a thickness of 100 nm is grown by LPCVD. On the surface of this layer 5, a thin silicon dioxide layer (not shown) having a thickness of 10 nm is grown. The silicon layer 5 is converted into a large-doped n-type layer for use as a source of a transistor by injecting arsenic ions at an irradiation amount of 5 x 10 15 cm -2 and energy of 25 KeV with respect to the oxide layer. Next, by performing annealing at 800 ° C. for 1 minute, arsenic ions are activated and electrical properties doped with a large amount of the layer 5 are obtained. Next, a 100 nm thick silicon dioxide layer 41 is grown on the layer 5. In FIG. 24 (b), a thin long region of width X is formed by patterning the silicon dioxide layer 41 using electron beam lithography and dry etching. This area is used to determine the mask that determines the range of the source of the transistor.
도 24의 (c)에 있어서, 에칭된 층(41)의 부분아래를 제거하고 층구조(3)의 약 30nm 두께를 남겨서 폴리실리콘층(5) 및 다층구조(3)을 CF4가스중에서 에칭한다.In FIG. 24C, the polysilicon layer 5 and the multilayer structure 3 are etched in CF 4 gas by removing underneath the portion of the etched layer 41 and leaving about 30 nm thick of the layer structure 3. do.
도 24의 (d)에 도시한 바와 같이, 열산화에 의해 각각 약 10nm 및 50nm 두께의 이산화실리콘층영역(24), (26)을 산화시키는 것에 의해, 다층구조(3)의 에칭된 부분 및 n형의 소오스 및 드레인영역(5), (2)의 노출부분을 피복한다. 대량도프영역(5), (2)상의 이산화실리콘층(26)의 두께는 SELOCS처리를 위해 층구조(3)의 진성실리콘상의 산화물(24)의 두께보다 크다. As shown in Fig. 24 (d), by etching the silicon dioxide layer regions 24 and 26 having a thickness of about 10 nm and 50 nm, respectively, by thermal oxidation, the etched portions of the multilayer structure 3 and The exposed portions of the n-type source and drain regions 5 and 2 are covered. The thickness of the silicon dioxide layer 26 on the bulk doped regions 5 and 2 is greater than the thickness of the oxide 24 on the intrinsic silicon of the layer structure 3 for SELOCS processing.
도 24의 (e)에 도시한 바와 같이 LPCVD에 의해 10nm 두께의 폴리실리콘층(23′)를 성장시킨다. 이 층(23′)의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘층(도시하지 않음)을 성장시킨다. 이 산화물층에 대해 5×1015㎝-2의 조사량으로 또한 25KeV의 에너지로 비소이온을 주입하는 것에 의해, 폴리실리콘층(23′)를 대량도프n형층으로 변환한다. 다음에, 800℃에서 1분간의 열어닐링을 실행하는 것에 의해 비소이온을 활성화함과 동시에 층(23′)내에 대량도프n형 전기특성을 얻는다. 이 층(23′)는 후에 디바이스의 게이트를 형성하기 위해 사용된다. 다음에, 광학리도그래피와 CF4가스분위기중에서의 드라이에칭법을 사용해서 이 층 (23′)를 패턴화한다. 계속해서, 도 25의 (a)에 도시한 바와 같이, 본 디바이스상에 1000nm 두께의 이산화실리콘층(42)를 성장시키고, 산화물층(42), (26)에 콘택트창(32D)를 에칭생성하는 것에 의해, 드레인층(2)에 대한 전기접속을 가능하게 한다. 이 콘택트창(32D)는 광학리도그래피와 20 : 1BHF용액을 사용한 웨트에칭에 의해 형성한다. 그 처리의 일부로서 게이트(23′)를 위해 콘택트창(32G)를 형성한다.As shown in Fig. 24E, a 10 nm thick polysilicon layer 23 'is grown by LPCVD. A thin silicon dioxide layer (not shown) having a thickness of 10 nm is grown on the surface of this layer 23 '. The polysilicon layer 23 'is converted into a large-doped n-type layer by injecting arsenic ions with a dose of 5x10 15 cm -2 and an energy of 25 KeV with respect to the oxide layer. Next, by performing open annealing at 800 ° C. for 1 minute, arsenic ions are activated, and bulk doped n-type electrical characteristics are obtained in the layer 23 ′. This layer 23 'is later used to form the gate of the device. Next, this layer 23 'is patterned using optical lithography and dry etching in a CF 4 gas atmosphere. Subsequently, as shown in FIG. 25A, a silicon dioxide layer 42 having a thickness of 1000 nm is grown on the device, and the contact window 32D is etched on the oxide layers 42 and 26. This enables electrical connection to the drain layer 2. This contact window 32D is formed by optical lithography and wet etching using a 20: 1 BHF solution. As part of the processing, a contact window 32G is formed for the gate 23 '.
도 25의 (b)에 도시한 바와 같이, 스퍼터링에 의해 금속층(28)을 형성하고 게이트 및 드레인으로의 전기접속을 실행한다. 이 층(28)은 100nm 두께의 티탄의 초기층과 종래의 스퍼터링기술에 의해 생성된 1000nm의 알루미늄/실리콘(1%)의 피복층으로 이루어진다. 도 25의 (b)에 도시한 바와 같이, 층(28)에 전기절연공간(43)을 에칭형성하는 것에 의해, 제1 및 제2의 콘택트부(28D), (28G)를 마련한다. 이들은 각각 콘택트창(32D), (32G)를 거쳐 게이트영역 및 드레인영역으로의 접속을 초래한다.As shown in Fig. 25B, the metal layer 28 is formed by sputtering and electrical connection to the gate and the drain is performed. This layer 28 consists of an initial layer of titanium 100 nm thick and a coating layer of 1000 nm aluminum / silicon (1%) produced by conventional sputtering techniques. As shown in FIG. 25B, the electrical insulating space 43 is etched into the layer 28 to provide the first and second contact portions 28D and 28G. These result in connection to the gate region and the drain region via the contact windows 32D and 32G, respectively.
도 26에 완성된 디바이스의 개략평면도를 도시한다. 도 26에서 콘택트창(32D), (32G)를 형성한 도 25의 (a)에서 설명한 처리공정은 이산화실리콘피복층(41)에 콘택트창(32S)를 형성하기 위해서도 이용할 수 있고, 이것에 의해서 소오스를 구성하는 대량도프n형영역(5)로의 외부전기접속을 실행할 수 있다. 또, 절연갭(43)을 형성할 때, 도 26에 도시한 절연갭(44)도 형성하는 것에 의해, 스퍼터된 금속콘택트층(28)의 부분(28S)를 결정한다. 이것에 의해 콘택트창(32S)를 거쳐서 소오스(5)에 대한 전기접속을 실행할 수 있다.Fig. 26 shows a schematic plan view of the completed device. The process described in FIG. 25A in which the contact windows 32D and 32G are formed in FIG. 26 can also be used to form the contact window 32S in the silicon dioxide coating layer 41, thereby providing a source. The external electrical connection to the bulk-doped n-type region 5 constituting the circuit can be executed. When the insulating gap 43 is formed, the insulating gap 44 shown in FIG. 26 is also formed to determine the portion 28S of the sputtered metal contact layer 28. This makes it possible to carry out electrical connection to the source 5 via the contact window 32S.
다층구조(3)의 층(6), (7)의 성장의 도중 및 그 후, 웨이퍼전체를 수시간 900∼1000℃로 가열한다. 그러나, 완성된 디바이스가 순조롭게 동작하는 것을 보증하기 위해 대량도프된 소오스영역(5) 및 드레인영역(2)에서 도펀트를 층구조(3)의 실리콘층(62)로 이동시켜서는 안된다. 본 실시예에서는 질화실리콘의 최상 및 최하층(7)은 층(2), (5)내의 n+도펀트에 대한 장벽으로서 기능하고, 열처리중에 그들이 다층구조(3)의 중앙영역으로 확산하는 것을 방지한다. 도 4에는 트랜지스터의 활성영역을 X×Y로서 표시한다. 전형적으로는 X=50nm, Y=200nm이다.During and after the growth of the layers 6 and 7 of the multilayer structure 3, the entire wafer is heated to 900 to 1000 ° C. for several hours. However, do not move the dopant from the bulk doped source region 5 and the drain region 2 to the silicon layer 6 2 of the layer structure 3 to ensure that the finished device operates smoothly. In this embodiment, the top and bottom layers 7 of silicon nitride serve as a barrier to the n + dopants in layers 2 and 5, and prevent them from diffusing into the central region of the multilayer structure 3 during heat treatment. In Fig. 4, the active region of the transistor is indicated as X x Y. Typically X = 50 nm and Y = 200 nm.
재차 도 25의 (b)를 참조하면, 에칭된 다층구조(3)은 드레인영역(2)에서 직립한 필러(20)을 형성하는 것을 알 수 있다. 영역(23′)는 필러(20)의 측벽(21)을 따라서 확산된 사이드게이트로서 기능한다. 콘택트영역(28G)에 대해 게이트전압을 인가하면, 제어전계가 사이드게이트에서 그 측벽(22)를 거쳐서 층구조(3)에 인가되고, 이것에 의해서 상술한 방법에 의해 그의 터널장벽구성이 제어된다. 이 제어전계는 실질적으로 측벽(22)를 거쳐서만 인가되고, 필러구조의 정상부표면(21)에서는 유위한 전계는 인가되지 않는다. 영역(23′)는 필러를 타고 넘지만, 이 영역은 소오스영역(5)와 이것을 피복하는 절연층(41)의 두께분만큼 필러정상부표면(21)에서 떨어져 있고, 따라서 상기 정상부표면에서는 유위한 전계는 인가되지 않는다. 상기 설명한 구조는 다음의 이점을 갖는다. 즉, 게이트전계가 측벽에서 인가되므로, 게이트와 드레인 사이의 높은 전계영역이 실질적으로 저감되고 이것에 의해서 트랜지스터의 소오스/드레인특성이 개선된다.Referring again to FIG. 25B, it can be seen that the etched multilayer structure 3 forms a filler 20 standing upright in the drain region 2. Region 23 ′ functions as a sidegate diffused along sidewall 21 of pillar 20. When a gate voltage is applied to the contact region 28G, a control electric field is applied to the layer structure 3 via the sidewalls 22 at the side gates, thereby controlling the tunnel barrier structure by the above-described method. . This control electric field is applied substantially only through the side wall 22, and no useful electric field is applied to the top surface 21 of the pillar structure. The region 23 'is over the filler, but this region is spaced apart from the filler top surface 21 by the thickness of the source region 5 and the insulating layer 41 covering it, and thus is useful at the top surface. The electric field is not applied. The structure described above has the following advantages. That is, since the gate electric field is applied on the sidewalls, the high electric field region between the gate and the drain is substantially reduced, thereby improving the source / drain characteristics of the transistor.
도 24, 도 25, 도 26을 참조해서 설명한 디바이스는 다른 다층구조(3)을 사용하는 것에 의해 예를 들면 도 10∼도 21을 참조해서 상술한 방법에 의해 필러구조(20)을 형성해도 좋다.The device described with reference to FIGS. 24, 25 and 26 may form the pillar structure 20 by the method described above with reference to FIGS. 10 to 21 by using another multilayer structure 3. .
또, 도 24, 도 25를 참조해서 설명한 사이드게이트구조는 트랜지스터가 아니고 메모리디바이스에도 이용할 수 있다는 것이 이해될 것이다. 메모리디바이스에 있어서 드레인영역(2)는 폴리실리콘 또는 마찬가지의 도전메모리노드(10)에 의해서 치환되고, 상술한 영역(17), (18)에 대응하는 소오스 및 드레인영역이 디바이스기판에 형성된다.It will be understood that the side gate structure described with reference to FIGS. 24 and 25 can also be used for a memory device rather than a transistor. In the memory device, the drain region 2 is replaced by polysilicon or the same conductive memory node 10, and source and drain regions corresponding to the regions 17 and 18 described above are formed on the device substrate.
상술한 구조에 있어서, 전자가 주로 필러의 표면영역을 전도하도록 설계할 수 있다. 이 구성에서는 동작이 MOS트랜지스터와 유사한 것으로 되고, 필러의 가로치수에 의한 영향을 그다지 받지 않게 된다. 전자가 필러의 표면영역 및 중심영역의 양쪽을 전도하도록 설계하는 것도 가능하다(특히, 가로치수가 작은 필러에 있어서).In the above-described structure, the electrons can be designed to mainly conduct the surface area of the filler. In this configuration, the operation is similar to that of the MOS transistor, and is not affected by the horizontal dimension of the filler. It is also possible to design the electrons to conduct both of the surface area and the center area of the filler (especially for fillers with small horizontal dimensions).
상술한 구조는 평면도인 도 27 및 도 27의 Ⅲ-Ⅲ′선에서의 단면도인 도 28에 도시한 바와 같이, 횡방향으로 배열할 수 있다. 게이트전극(28G)는 다중터널접합내에 전계를 유기하고, 이것에 의해 소오스와 드레인 사이의 전자이동을 제어한다. 이 게이트는 소오스 및 드레인콘택트영역과 중복하고 있지 않다. 이 구조에 있어서는 횡형패턴화(leteral patterning)에 의해 게이트영역을 설계할 수 있고 제조프로세스를 간략화할 수 있다.The above-described structure can be arranged in the transverse direction, as shown in FIG. 28 which is a sectional view in the III-III 'line | wire of FIG. 27 which is a top view. The gate electrode 28G induces an electric field in the multiple tunnel junction, thereby controlling the electron movement between the source and the drain. This gate does not overlap the source and drain contact regions. In this structure, the gate region can be designed by leteral patterning, and the manufacturing process can be simplified.
이 디바이스의 제조방법을 이하 도 28을 참조해서 상세하게 설명한다. 개시재료는 실리콘웨이퍼(25)로 이루어지고, 이것을 1000℃에서 열산화하는 것에 의해 600nm 두께의 SiO2층(1)을 형성한다. 이것은 절연기판으로서 기능한다. 다음에, SiO2층(1)상에 드레인의 생성에 사용되는 층(2)를 형성한다. 이 층(2)는 LPCVD에 의해 성장시킨 100nm 두께의 폴리실리콘으로 이루어진다. 이 층의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘을 성장시킨다. 다음에, 층(2)에 대해 비소이온을 주입하는 것에 의해 n+도프도전층을 형성한다. 이 층은 드레인으로서 사용할 수 있다. 비소이온은 상기 산화물층(도시하지 않음)에 대해 25KeV 수치의 에너지이고 또한 3×1015㎝-2의 조사량으로 주입한다. 10nm의 산화물 및 실리콘층(2)는 광학리도그래피와 드라이에칭에 의해 패턴화한다. 계속해서, 두께60nm의 산화실리콘층(51)을 성장시키고 이 산화물층(51) 및 10nm산화물에 콘택트창(55)를 에칭형성하는 것에 의해, 드레인층(2)에 대한 전기접속을 가능하게 한다. 이 콘택트창(55)는 광학리도그래피와 20 : 1BHF용액을 사용한 웨트에칭에 의해 형성한다.The manufacturing method of this device is demonstrated in detail with reference to FIG. The starting material consists of a silicon wafer 25, which is thermally oxidized at 1000 占 폚 to form a 600 nm thick SiO 2 layer 1. This functions as an insulating substrate. Next, on the SiO 2 layer 1, a layer 2 used for generating a drain is formed. This layer 2 is made of 100 nm thick polysilicon grown by LPCVD. On the surface of this layer, thin silicon dioxide of 10 nm thickness is grown. Next, an n + dope conductive layer is formed by implanting arsenic ions into the layer 2. This layer can be used as a drain. Arsenic ions are injected at an irradiation dose of 3 × 10 15 cm −2 with an energy of 25 KeV value to the oxide layer (not shown). The 10 nm oxide and silicon layer 2 is patterned by optical lithography and dry etching. Subsequently, by growing the silicon oxide layer 51 having a thickness of 60 nm and etching the contact window 55 on the oxide layer 51 and the 10 nm oxide, electrical connection to the drain layer 2 is enabled. . This contact window 55 is formed by optical lithography and wet etching using a 20: 1 BHF solution.
그 후, 상술한 것과 동일한 방법에 의해, 실리콘층과 질화실리콘층의 적층체를 성장시키는 것에 의해, 다층터널접합을 초래하는 다층구조(3)을 형성한다. 이 다층구조(3)을 광학리도그래피와 드라이에칭에 의해 패턴화한다. After that, by growing the laminate of the silicon layer and the silicon nitride layer by the same method as described above, the multilayer structure 3 causing the multilayer tunnel junction is formed. This multilayer structure 3 is patterned by optical lithography and dry etching.
다음에 60nm 두께의 산화실리콘층(52)를 성장시키고, 이 산화물층(52)에 콘택트창(56)을 에칭형성하는 것에 의해 전기적 접속을 가능하게 한다. 콘택트창(56)은 광학리도그래피와 20 : 1BHF용액을 사용한 웨트에칭에 의해 형성한다.Next, the silicon oxide layer 52 having a thickness of 60 nm is grown, and the contact window 56 is etched to the oxide layer 52 to enable electrical connection. The contact window 56 is formed by optical lithography and wet etching using a 20: 1 BHF solution.
다음에, 소오스를 마련하기 위해 사용하는 층(5)를 형성한다. 이 층(5)는 LPCVD에 의해 성장시킨 100nm 두께의 폴리실리콘으로 이루어진다. 층(5)의 표면상에 10nm 수치의 두께의 얇은 이산화실리콘층을 성장시킨다. 다음에, 층(5)에 대해 비소이온을 주입하는 것에 의해 n+도프도전층을 형성한다. 이 층은 소오스로서 사용할 수 있다. 비소이온은 상기 산화물층(도시하지 않음)에 대해 25KeV 수치의 에너지이고 또한 3×1015㎝-2의 조사량으로 주입한다. 계속해서, 10nm산화물 및 실리콘층(5)를 광학리도그래피와 드라이에칭에 의해 패턴화한다.Next, the layer 5 used for providing a source is formed. This layer 5 is made of 100 nm thick polysilicon grown by LPCVD. On the surface of layer 5, a thin silicon dioxide layer with a thickness of 10 nm is grown. Next, an n + dope conductive layer is formed by implanting arsenic ions into the layer 5. This layer can be used as a source. Arsenic ions are injected at an irradiation dose of 3 × 10 15 cm −2 with an energy of 25 KeV value to the oxide layer (not shown). Subsequently, the 10 nm oxide and silicon layer 5 are patterned by optical lithography and dry etching.
두께60nm의 산화실리콘층(53)을 성장시키고, 산화물층(53), (52)에 게이트창(54)를 에칭형성한다. 이 게이트창(54)는 광학리도그래피와 20 : 1BHF용액을 사용한 웨트에칭에 의해 형성한다. 계속해서, 10nm의 이산화실리콘층(54)를 열산화에 의해 형성한다.The silicon oxide layer 53 having a thickness of 60 nm is grown, and the gate window 54 is etched into the oxide layers 53 and 52. The gate window 54 is formed by optical lithography and wet etching using a 20: 1 BHF solution. Subsequently, a 10 nm silicon dioxide layer 54 is formed by thermal oxidation.
다음에, 산화물층(51), (52), (53)에 콘택트창(32D)를 에칭형성하는 것에 의해 드레인층(2)에 대한 전기접속을 가능하게 한다. 이 콘택트창(32D)는 광학리도그래피와 20 : 1BHF용액을 사용한 웨트에칭에 의해 형성한다. 동시에 콘택트창(32S)를 소오스(5)에 대해 형성한다.Next, the contact windows 32D are etched into the oxide layers 51, 52, and 53 to enable electrical connection to the drain layer 2. This contact window 32D is formed by optical lithography and wet etching using a 20: 1 BHF solution. At the same time, the contact window 32S is formed with respect to the source 5.
다음에, 도 25의 (b)에 설명한 것과 동일한 방법에 의해 금속화 및 패턴화를 실행하는 것에 의해 도 27, 도 28에 도시한 구조를 완성한다.Next, by performing metallization and patterning by the same method as described in Fig. 25B, the structures shown in Figs. 27 and 28 are completed.
도 27, 도 28을 참조해서 설명한 디바이스는 다른 다층구조(3)을 예를 들면 도 10∼도 21을 참조해서 상술한 바와 같이 이용해도 좋다. 또, 드레인(2)를 메모리노드에 의해 치환하는 것에 의해 트랜지스터가 아니고 메모리디바이스를 마련해도 좋다.The device described with reference to FIGS. 27 and 28 may use another multilayer structure 3 as described above with reference to FIGS. 10 to 21, for example. In addition, the memory device may be provided instead of the transistor by replacing the drain 2 with the memory node.
본 발명의 범위내에 있어서의 많은 다른 변형, 변경은 당업자에게는 명확할 것이다. 예를 들면, 상기 실시예에서는 다층구조(3)의 절연층을 마련하기 위해 질화실리콘을 사용하였지만, 산화실리콘이나 다른 절연재료의 막을 사용하는 것도 가능하다. 또, n형영역 및 p형영역은 서로 교환할 수 있으며 사용하는 도펀트의 형태를 변경할 수도 있다. 예를 들면, p형의 게이트와 함께 n형의 소오스 및 드레인(또는 메모리노드)을 사용하는 것이 가능하다.Many other variations and modifications within the scope of the invention will be apparent to those skilled in the art. For example, in the above embodiment, silicon nitride is used to provide an insulating layer of the multilayer structure 3, but a film of silicon oxide or another insulating material may be used. In addition, the n-type region and the p-type region can be exchanged with each other, and the shape of the dopant to be used can also be changed. For example, it is possible to use an n-type source and drain (or memory node) with a p-type gate.
다음에, 본 디바이스의 다른 제조방법을 이하, 도 29∼도 31을 참조해서 상세하게 설명한다.Next, another manufacturing method of the present device will be described in detail with reference to FIGS. 29 to 31.
도 29의 (a)에 있어서, 개시재료는 실리콘웨이퍼(1)로 이루어지고, 이것을 1000℃에서 열산화시켜 600nm의 SiO2의 층(10)을 형성한다. 이 층은 절연기판으로서 기능한다. 다음에, 드레인(2)를 생성하기 위해 사용되는 층(11)을 SiO2층상에 형성한다. 층(11)은 저압화학증착(LPCVD)에 의해 반응로내에서 성장시킨 50nm 두께의 폴리실리콘으로 이루어진다. 이 층(11)의 표면상에 열산화에 의해 10nm 수치의 두께의 얇은 이산화실리콘을 형성한다. 다음에, 층(11)에 비소이온을 주입하는 것에 의해 n+도프된 도전성층(이것은 드레인(2)로서 사용할 수 있다)을 형성한다. 비소이온은 산화층(도시하지 않음)을 거쳐서 25KeV 수치의 에너지이고 또한 3×1015㎝-2의 도즈량으로 주입한다. 계속해서, 이 산화층을 20 : 1BHF용액을 사용해서 웨트에칭에 의해 제거한다.In the Fig. 29 (a), a starting material is formed of a silicon wafer (1), by this thermal oxidation at 1000 ℃ to form a layer 10 of SiO 2 in 600nm. This layer functions as an insulating substrate. Next, a layer 11 used to create the drain 2 is formed on the SiO 2 layer. Layer 11 consists of 50 nm thick polysilicon grown in a reactor by low pressure chemical vapor deposition (LPCVD). On the surface of this layer 11, thermal oxidation forms thin silicon dioxide with a thickness of 10 nm. Next, by implanting arsenic ions into the layer 11, an n + doped conductive layer (which can be used as the drain 2) is formed. Arsenic ions are injected at an dose of 3 × 10 15 cm −2 with an energy of 25 KeV value through an oxide layer (not shown). Subsequently, this oxide layer is removed by wet etching using a 20: 1 BHF solution.
그 후, 다중터널접합을 초래하는 다층구조(3)을 형성하도록, 실리콘층(6)과 질화실리콘층(7)의 적층체를 성장시킨다. 우선, 실리콘층(6)을 비교적 큰 두께W1=50nm로 되도록 형성한다. 그 때, 적층체의 대부분에 대해서 층(62)의 두께는 W2=5nm의 수치이다. 적층체의 정상부에는 폭W1의 적어도 또 다른 하나의 층(61)을 형성한다. 이 예에서는 또 30nm의 두께로 층(63)을 형성한다.Thereafter, a laminate of the silicon layer 6 and the silicon nitride layer 7 is grown to form a multi-layer structure 3 resulting in multiple tunnel junctions. First, the silicon layer 6 is formed to have a relatively large thickness W1 = 50 nm. In that case, the thickness of the layer 6 2 is the numerical value of W2 = 5 nm with respect to the majority of laminated bodies. At the top of the stack, at least another layer 6 1 of width W1 is formed. In this example, the layer 6 3 is formed to a thickness of 30 nm.
층(6), (7)은 LPCVD반응로내에서 형성한다. 이 프로세서는 M. Moslehi 및 K. C. Saraswat에 의한 IEEE Trans. Electron Device, ED-32, 106(1985)에 상세히 기재되어 있는 바와 같은 실리콘의 열질화를 포함하고, 이것에 의해서 얇은 터널접합을 형성한다. 이 질화물의 두께는 약2∼3nm의 자기제한되고, 2eV 수치의 터널장벽높이B를 초래한다.Layers 6 and 7 are formed in the LPCVD reactor. This processor is described in IEEE Trans. By M. Moslehi and K. C. Saraswat. Thermal nitriding of silicon as described in detail in Electron Device, ED-32, 106 (1985), thereby forming a thin tunnel junction. The thickness of this nitride is self-limiting of about 2 to 3 nm, resulting in a tunnel barrier height B of 2 eV value.
층구조(3)은 우선 도 29의 (a)에 도시한 관련된 층의 실리콘의 적당한 두께를 실현하기 위해, LPCVD반응로내에서 770℃의 SiH4가스중에서 실리콘층을 성장시키는 것에 의해 초격자를 형성하도록 구성한다. 그 후, 성장한 실리콘의 표면을 반응로내에서 1Torr의 100%NH3의 기상분위기중에서 20분간, 930℃에서 직접 질화실리콘으로 변화시킨다. 계속해서, 동일 노내에서 질화실리콘상에 또 실리콘층을 성장시킨다. 따라서, 순차 성장된 실리콘층 사이에 이산화실리콘을 전혀 포함하지 않는 순수한 질화실리콘이 형성된다.The layer structure (3) is formed by first forming a superlattice by growing a silicon layer in SiH 4 gas at 770 DEG C in an LPCVD reactor in order to realize an appropriate thickness of the silicon of the related layer shown in Fig. 29A. Configure to form. Thereafter, the surface of the grown silicon is changed into silicon nitride directly at 930 ° C. for 20 minutes in a gaseous atmosphere of 1 Torr of 100% NH 3 in the reactor. Subsequently, a silicon layer is further grown on silicon nitride in the same furnace. Thus, pure silicon nitride containing no silicon dioxide is formed between the sequentially grown silicon layers.
도 29의 (b)에 있어서, 층구조(3)상에 열산화에 의해 두께10nm의 이산화실리콘층(12)를 형성함과 동시에 LPCVD반응로내에서 740℃이고 두께160nm의 질화실리콘층(13)을 형성한다.In FIG. 29B, a silicon dioxide layer 12 having a thickness of 10 nm is formed on the layer structure 3 by thermal oxidation, and at the same time, a silicon nitride layer 13 having a thickness of 740 DEG C and a thickness of 160 nm in an LPCVD reactor. ).
도 29의 (c)에 있어서, 다음에 광학리도그래피 및 CHF3 및 아르곤가스의 분위기중에서의 드라이에칭법을 사용해서 그 자체 주지의 방법에 의해 층(12), (13)을 패턴화한다. 그 결과 얻어지는 구조는 횡폭치수AA 및 깊이폭치수Y(도 30에서 후술)를 갖는다.In FIG. 29C, the layers 12 and 13 are then patterned by a method known per se using optical lithography and dry etching in an atmosphere of CHF 3 and argon gas. The resulting structure has a width width AA and a depth width Y (to be described later in FIG. 30).
도 29의 (d)에 도시한 바와 같이, 패턴화한 층을 다음에 마스크로서 사용하는 것에 의해 다층구조(3)을 드라이에칭한다. 이것에 의해, 마스크된 패턴의 외측의 구조(3)의 약 80nm의 두께를 남기고, 치수AA의 외측의 층(6), (7)의 대부분을 제거한다. 영역(3)의 이 남은 부분은 다음에 절연영역(14)를 형성하도록 열산화에 의해 이산화실리콘으로 변화시킨다. 이것에 의해 동일 기판(1)상에 본 발명의 방법에 의해 형성한 인접하는 트랜지스터(도시하지 않음)와 절연한다.As shown in Fig. 29D, the multilayered structure 3 is dry-etched by using the patterned layer as a mask next. This removes most of the layers 6 and 7 on the outside of the dimension AA, leaving a thickness of about 80 nm of the structure 3 on the outside of the masked pattern. This remaining portion of the region 3 is then changed to silicon dioxide by thermal oxidation to form the insulating region 14. This insulates an adjacent transistor (not shown) formed on the same substrate 1 by the method of the present invention.
도 29의 (e)에 있어서, 광학리도그래피 및 CHF3 및 아르곤가스의 분위기중에서의 드라이에칭법을 사용해서 층(12), (13)을 패턴화한다. 다음에, 이 패턴화된 층(12), (13)을 마스크로서 사용하고, 다층구조(3)을 드라이에칭한다. 이것에 의해, 마스크된 패턴의 외측의 구조(3)의 약 80nm의 두께를 남겨서 치수S의 외측의 층(6), (7)의 대부분을 제거한다. 영역(3)의 남은 부분을 열산화하는 것에 의해 두께50nm의 산화실리콘절연층(14)를 형성한다.In Fig. 29E, the layers 12 and 13 are patterned using optical lithography and dry etching in the atmosphere of CHF 3 and argon gas. Next, the patterned layers 12 and 13 are used as masks, and the multilayer structure 3 is dry etched. This removes most of the layers 6 and 7 on the outside of the dimension S, leaving a thickness of about 80 nm of the structure 3 on the outside of the masked pattern. The remaining portion of the region 3 is thermally oxidized to form a silicon oxide insulating layer 14 having a thickness of 50 nm.
도 30의 (a)에 있어서, 160℃의 올트인산 및 20 : 1BHF용액을 사용해서 질화실리콘 및 산화실리콘층(12), (13)을 제거한다. 그 후, LPCVD에 의해 폴리실리콘층(15)를 100nm두께로 성장시킨다. 계속해서 이 층(15)상에 두께100nm의 산화실리콘층(16)을 성장시킨다. 140KeV의 에너지이고 또한 5×1015㎝-2의 도즈량으로 비소이온을 주입하는 것에 의해, 실리콘층(15)를 고도프n형층으로 변화시킨다. 계속해서 1분간, 800℃에서 어닐링을 실행하는 것에 의해, 비소이온을 활성화시키고, 층(15)에 고n도프전기특성을 초래한다. 이것은 후에 디바이스의 소오스(5)로서 사용된다.In Fig. 30 (a), the silicon nitride and silicon oxide layers 12 and 13 are removed using 160 ° C. oligophosphate and a 20: 1 BHF solution. Thereafter, the polysilicon layer 15 is grown to a thickness of 100 nm by LPCVD. Subsequently, a silicon oxide layer 16 having a thickness of 100 nm is grown on this layer 15. By injecting arsenic ions at an energy of 140 KeV and a dose of 5 × 10 15 cm −2 , the silicon layer 15 is changed into a highly n-type layer. Subsequently, annealing at 800 ° C. for 1 minute activates arsenic ions, resulting in high n-doped electrical characteristics in the layer 15. This is later used as the source 5 of the device.
도 30의 (b)에 있어서, 전자빔리도그래피와 드라이에칭을 사용해서 이산화실리콘층(16)을 패턴화하는 것에 의해 폭X의 가늘고 긴 영역을 형성한다. 이것은 소오스영역(5)를 결정하기 위한 마스크로서 사용된다. 다음에, 이것에 대응해서 실리콘층(15)를 CF4가스중에서 거의 층구조(3)에 도달할 때까지 에칭한다. 도 30의 (c)에 있어서 절연SiO2층을 성장시키고 계속해서 측벽SiO2영역(16)을 남기도록 이 층을 CHF3 및 아르곤가스중에서 에칭한다.In FIG. 30B, the elongated region having a width X is formed by patterning the silicon dioxide layer 16 using electron beam lithography and dry etching. This is used as a mask for determining the source region 5. Next, in response to this, the silicon layer 15 is etched until the layer structure 3 is almost reached in CF 4 gas. In FIG. 30 (c), the layer is etched in CHF 3 and argon gas so as to grow an insulating SiO 2 layer and subsequently leave the sidewall SiO 2 region 16.
도 30의 (d)에 있어서, LPCVD에 의해 게이트를 형성하기위한 폴리실리콘층(4)를 100nm의 두께까지 성장시킨다. 치수"GATE"의 외측에서 이 폴리실리콘층을 광학리도그래피 및 드라이에칭을 사용해서 제거한다. 계속해서, CVD에 의해 절연SiO2층(17)을 두께100nm까지 성장시킨다.In Fig. 30 (d), the polysilicon layer 4 for forming the gate by LPCVD is grown to a thickness of 100 nm. Outside the dimension "GATE" this polysilicon layer is removed using optical lithography and dry etching. Subsequently, the insulating SiO 2 layer 17 is grown to a thickness of 100 nm by CVD.
다음에, 도 30의 (e)에 도시한 바와 같이, 산화층(17), (14′)에 콘택트창(CW1)을 에칭형성하는 것에 의해, 다층구조(3)의 최하층인 층(11)(이것은 드레인(2)를 구성한다)에 전기적인 접속을 실행할 수 있도록 한다. 콘택트창(CW1)은 광학리도그래피 및 20 : 1BHF용액을 사용한 에칭에 의해 형성한다. 동시에, 콘택트창(CW2)를 게이트에 대해 형성한다.Next, as shown in Fig. 30E, the contact window CW1 is etched into the oxide layers 17 and 14 'to form the layer 11 (the lowest layer of the multilayer structure 3) ( This enables electrical connection to the drain 2). The contact window CW1 is formed by optical lithography and etching using a 20: 1 BHF solution. At the same time, a contact window CW2 is formed for the gate.
도 31의 (a)에 도시한 바와 같이, 스퍼터링에 의해 금속층(18)을 형성하는 것에 의해, 게이트 및 드레인으로의 전기접속부를 마련한다. 층(18)은 100nm두께의 티탄의 초기층과 이것을 피복하는 종래의 스퍼터링기술에 의해 형성한 알루미늄/실리콘(1%)의 1000nm두께의 층으로 이루어진다.As shown in Fig. 31A, by forming the metal layer 18 by sputtering, an electrical connection to the gate and the drain is provided. The layer 18 is composed of an initial layer of titanium having a thickness of 100 nm and a layer of 1000 nm thick of aluminum / silicon (1%) formed by a conventional sputtering technique for coating it.
도 31의 (b)에 도시한 바와 같이, 제1 및 제2의 부분(18a), (18b)를 마련하도록 층(18)에 전기절연공간(19)를 에칭형성한다. 부분(18a)는 콘택트창(CW1)을 통해서 층(11)(따라서 드레인영역(2))로의 접속을 실행한다. 부분(18b)는 콘택트창(CW2)를 통해서 다층구조(3)(다층터널 접합 디바이스를 초래한다)의 주변에서 절연층(16)을 피복하는 층(4)로의 접속을 시행하고, 게이트로서 기능한다.As shown in FIG. 31B, an electrically insulating space 19 is etched into the layer 18 so as to provide the first and second portions 18a and 18b. The portion 18a makes a connection to the layer 11 (and thus the drain region 2) through the contact window CW1. The portion 18b makes a connection through the contact window CW2 to the layer 4 covering the insulating layer 16 in the periphery of the multilayer structure 3 (which results in the multilayer tunnel junction device), and functions as a gate. do.
도 32에 완성된 디바이스의 개략평면도를 도시한다. 콘택트창(CW1), (CW2)를 형성한 도 30의 (e)에서 설명한 처리공정은 콘택트창(CW3)을 형성하는 것에도 사용할 수 있다는 것이 도 32에서 이해될 것이다. 콘택트창(CW3)은 소오스영역(5)를 형성하는 고도프n형영역(15)로의 외부전기접속을 초래하도록 SiO2피복층(16)을 관통한다. 또, 절연갭(19)(도 31의 (b))를 형성할 때, 절연갭(20)(도 32)도 마련하는 것에 의해, 스퍼터링된 층(18)의 부분(18c)를 결정한다. 이것은 콘택트창(CW2)를 통해서 도전성층(15)를 거친 소오스(5)로의 전기접속을 초래한다.32 shows a schematic plan view of the completed device. It will be understood in FIG. 32 that the process described in FIG. 30 (e) in which the contact windows CW1 and CW2 are formed can also be used to form the contact window CW3. The contact window CW3 penetrates the SiO 2 coating layer 16 to cause an external electrical connection to the highly n-type region 15 forming the source region 5. In addition, when forming the insulation gap 19 (FIG. 31 (b)), by providing the insulation gap 20 (FIG. 32), the part 18c of the sputtered layer 18 is determined. This results in an electrical connection through the contact window CW2 to the source 5 via the conductive layer 15.
다층구조(3)의 층(6), (7)의 성장도중 또는 그 후, 열산화에 의해 웨이퍼전체를 900∼1000℃에서 수시간 가열해서 절연영역(14), (14′)를 형성한다. 그러나, 완성된 디바이스가 순조롭게 동작하는 것을 보증하기 위해서는 고도프 소오스영역(5) 및 드레인영역(2)에서 도펀트가 층구조(3)의 실리콘층(61)내로 이동되지 않는 것이 중요하다. 본 실시예에서는 질화실리콘의 최상층 및 최하층(7)은 (10), (15)내의 n+도펀트에 대한 장벽으로서 기능하고, 가열처리중에 그들이 다층구조(3)의 중앙영역내로 도펀트가 확산하는 것을 방지한다.During or after the growth of the layers 6 and 7 of the multilayer structure 3, the entire wafer is heated at 900 to 1000 DEG C for several hours by thermal oxidation to form the insulating regions 14 and 14 '. . However, in order to ensure that the finished device operates smoothly, it is important that dopants do not move into the silicon layer 6 1 of the layer structure 3 in the high source and drain regions 5 and 2. In this embodiment, the top and bottom layers of silicon nitride 7 serve as a barrier to the n + dopants in (10) and (15) and prevent them from diffusing into the central region of the multilayer structure 3 during the heat treatment. do.
도 32는 X×Y인 트랜지스터의 활성영역을 도시한 도면이다. 전형적으로는 X=50nm, Y=200nm이다.32 shows an active region of a transistor of XxY. Typically X = 50 nm and Y = 200 nm.
도 33은 완성된 수직트랜지스터의 전기특성을 도시한 도면이다. 이 트랜지스터는 스위치오프되었을 때 매우 낮은 누설전류를 보인다. 전형적으로는 부의 게이트전압이 인가되었을 때 이 트랜지스터는 그 오프상태로 전환되고, 이것에 의해 소오스(5) 및 드레인(2) 사이의 전도를 스위칭오프한다. 1개의 전자의 경과시간은 통상의 실온에서 -4V인 게이트전압에서는 10년의 수치라고 추정되었다. 온상태에서의 전류IDS는 다중터널접합구성(3)의 저항에 의해 종래의 트랜지스터에 비해 작고, 1㎂의 수치이다. 전도경로를 따라서 흐르는 전자의개수를 감소시키는 것에 의해 고속의 스위칭속도를 얻을 수 있다. 이것은 상술한 예에서 이해할 수 있는 바와 같이 종래의 트랜지스터에 비해 치수X×Y를 작게 하는 것에 의해 달성된다. 그 결과, 종래의 트랜지스터에 비해 디바이스의 사이즈를 현저히 축소할 수 있다. 따라서, 여기에 기재한 바와 같이 구성된 디바이스에 의해 하전/방전시간인 Q/IDS는 Q=6000e(여기서 e는 1전자의 전하를 나타낸다)일 때, 약1ns이다. 또, 큰 전류가 필요하면, 트랜지스터를 병렬로 접속할 수 있다.33 is a view showing the electrical characteristics of the completed vertical transistor. This transistor has a very low leakage current when switched off. Typically, when a negative gate voltage is applied, this transistor is turned off, thereby switching off conduction between the source 5 and the drain 2. The elapsed time of one electron was estimated to be 10 years at the gate voltage of -4V at normal room temperature. The current I DS in the on state is smaller than that of the conventional transistor by the resistance of the multi-tunnel junction structure 3, and is 1 ㎂. By reducing the number of electrons flowing along the conduction path, a high switching speed can be obtained. This is achieved by making the dimension X × Y smaller than the conventional transistor, as can be understood in the above example. As a result, the size of the device can be significantly reduced as compared with the conventional transistor. Therefore, the Q / I DS , which is the charge / discharge time by the device configured as described herein, is about 1 ns when Q = 6000e (where e represents a charge of one electron). If a large current is required, the transistors can be connected in parallel.
제2 실시예-횡형구조Second Embodiment-Horizontal Structure
본 발명에 의한 횡형트랜지스터구조를 도 34에 개략단면도로서 도시한다. 도 1에 도시한 디바이스의 부품과 마찬가지의 부품에는 동일참조번호를 붙이고 있다. 이 실시예에서 소오스영역(5) 및 드레인영역(2)는 그들 사이에 게이트(4)를 배치하고, 횡방향으로 거리를 두고 배치된다. 소오스영역(5) 및 드레인영역(2)는 모두 다층구조(3)을 피복하고 게이트(4)는 절연층(9)에 의해 둘러싸여지고, 구조(3)내로 연장하고 있다. 소오스영역(5) 및 드레인영역(2) 사이의 전도경로P는 개략적으로 점선으로 표시되고, 게이트(4) 주의의 구조(3)의 층을 횡단해서 층(3)내를 아래쪽으로 연장하고, 또 층을 횡단해서 층구조(3)내를 수직으로 위쪽을 향하여 드레인(2)까지 연장하고 있다. 등전위선F로 나타낸 바와 같이 게이트(4)에 인가된 전압은 소오스 및 드레인 사이의 전도를 제어한다. 완성된 횡형구조는 상술한 수직구조와 마찬가지로 낮은 누설전류에 의해 특징지어진다. 도 34의 횡형디바이스의 제조방법의 실제적인 1예를 이하, 도 35, 도 36을 참조해서 상세히 설명한다. 이 처리는 도 29∼도 31과 관련해서 설명한 기술과 마찬가지의 기술을 사용한다. 도 35의 (a)에 있어서 초기실리콘웨이퍼(1)을 1000℃에서 열산화하는 것에 의해 이산화실리콘의 600nm 두께의 층(10)을 형성한다. 계속해서, 다층구조(3)을 일반적으로 도 3에서 상술한 방법에 의해(단, 드레인영역(11)을 생략해서) 형성한다.A transverse transistor structure according to the present invention is shown in FIG. 34 as a schematic sectional view. Parts similar to those of the device shown in Fig. 1 are given the same reference numerals. In this embodiment, the source region 5 and the drain region 2 are arranged with a gate 4 therebetween and spaced laterally. The source region 5 and the drain region 2 both cover the multilayer structure 3 and the gate 4 is surrounded by the insulating layer 9 and extends into the structure 3. The conduction path P between the source region 5 and the drain region 2 is schematically indicated by a dashed line and extends downward in the layer 3 across the layer of the structure 3 around the gate 4, Moreover, the layer structure 3 extends vertically upwards to the drain 2 across the layers. As indicated by the equipotential line F, the voltage applied to the gate 4 controls the conduction between the source and the drain. The finished lateral structure is characterized by a low leakage current, as with the vertical structure described above. An actual example of the manufacturing method of the horizontal type device of FIG. 34 is demonstrated in detail below with reference to FIG. 35, FIG. This processing uses the same technique as that described with reference to FIGS. 29 to 31. In FIG. 35A, the initial silicon wafer 1 is thermally oxidized at 1000 ° C. to form a 600 nm thick layer 10 of silicon dioxide. Subsequently, the multilayer structure 3 is generally formed by the method described above with reference to FIG. 3 (with the drain region 11 omitted).
층(10)상에 폴리실리콘의 제1의 층(63)을 성장시키고 계속해서 도 3의 (a)에서 상술한 방법에 의해 각각 두께3nm 및 5nm의 일련의 질화실리콘층(7) 및 폴리실리콘층(61)을 성장시킨다. 또, 그들의 정상부에 두께100nm의 폴리실리콘층(63)을 성장시킨다.A first layer 6 3 of polysilicon is grown on layer 10 and subsequently a series of silicon nitride layers 7 and poly 3 nm and 5 nm thick, respectively, by the method described above in FIG. The silicon layer 6 1 is grown. Further, a polysilicon layer 6 3 having a thickness of 100 nm is grown on the tops thereof.
도 35의 (b)에 있어서, 열산화에 의해 두께100nm의 이산화층(12)를 형성하고 계속해서 140KeV의 에너지레벨이고 또한 5×1015㎝-2의 도즈량으로 비소이온의 이온주입을 실행한다. 다음에, 800℃에서 1분간, 열어닐링을 실행해서 비소이온을 활성화한다. 그 후, 온도 740℃에서 층(12)상에 두께 160nm의 질화실리콘의 층(13)을 성장시킨다.In Fig. 35B, a 100 nm thick dioxide layer 12 is formed by thermal oxidation, followed by ion implantation of arsenic ions at an energy level of 140 KeV and a dose of 5 x 10 15 cm -2 . do. Next, open annealing is performed at 800 ° C. for 1 minute to activate arsenic ions. Thereafter, a layer 13 of silicon nitride having a thickness of 160 nm is grown on the layer 12 at a temperature of 740 ° C.
도 35의 (c)에 도시한 바와 같이, 층(12), (13)에 대해 광학리도그래피 및 CHF3 및 아르곤가스를 사용한 드라이에칭을 실시하고, 폭AA의 패턴을 형성한다. 다음에, 도 35의 (d)에 도시한 바와 같이 도 29의 (d)에서 상술한 방법과 마찬가지로 해서 상기 패턴에 의해 다층구조(3)의 층을 드라이에칭해서 에칭된 영역에 약 80nm의 두께를 남긴다.As shown in Fig. 35C, the layers 12 and 13 are subjected to optical lithography and dry etching using CHF 3 and argon gas to form a pattern of width AA. Next, as shown in FIG. 35 (d), a thickness of about 80 nm is applied to the region etched by dry etching the layer of the multi-layer structure 3 by the pattern in the same manner as described in FIG. 29 (d). Leaves.
계속해서, 도 35의 (e)에 도시한 바와 같이, 다층구조(3)의 남겨진 부분의 주위에 이산화실리콘의 절연영역을 형성한다.Subsequently, as shown in FIG. 35E, an insulating region of silicon dioxide is formed around the remaining portion of the multilayer structure 3.
도 36의 (a)는 층(12), (13)에 게이트(4)를 수용하기 위한 개구(21)이 어떻게 형성되는지를 도시한 도면이다. 개구(21)은 종래의 광학리도그래피 및 CFH3와 아르곤가스의 분위기중에서의 드라이에칭에 의해 층(12), (13)에 에칭형성된다. 다음에, CF4를 사용해서 도 36의 (b)에 도시한 바와 같이 에칭부의 두께가 80nm 수치에 도달할때까지 게이트개구(21)을 통해서 다층구조(3)을 에칭한다.FIG. 36A shows how the openings 21 for receiving the gates 4 are formed in the layers 12 and 13. The openings 21 are etched into the layers 12 and 13 by conventional optical lithography and dry etching in the atmosphere of CFH 3 and argon gas. Next, using CF 4 , the multilayer structure 3 is etched through the gate opening 21 until the thickness of the etching portion reaches 80 nm as shown in FIG. 36B.
계속해서, 도 36의 (c)에 도시한 바와 같이, 종래의 열산화에 의해 게이트개구(21)내에서 층(22)로서 이산화실리콘을 20nm의 두께까지 성장시킨다.Subsequently, as shown in Fig. 36C, silicon dioxide is grown to a thickness of 20 nm as the layer 22 in the gate opening 21 by conventional thermal oxidation.
도 36의 (d)에 도시한 바와 같이, 다음에 160℃의 온도에서 올트인산을 사용해서 질화실리콘층(13)을 제거한다. 계속해서, 광학리도그래피 및 20 : 1BHF용액에 의한 웨트에칭을 사용해서 잔존하는 산화실리콘층(12)를 패턴화하는 것에 의해 각각 소오스(5) 및 드레인(2)를 위한 콘택트창(CW4), (CW5)를 마련한다.As shown in FIG. 36 (d), the silicon nitride layer 13 is removed next using an oligophosphoric acid at the temperature of 160 degreeC. Subsequently, the remaining silicon oxide layer 12 is patterned using wet lithography with optical lithography and a 20: 1 BHF solution to contact windows CW4 for the source 5 and the drain 2, respectively. (CW5).
도 36의 (e)에 도시한 바와 같이, 개구(CW4), (CW5) 및 (21)내에 소오스영역(5), 드레인영역(2) 및 게이트영역(4)를 위한 전극을 스퍼터링형성한다. 스퍼터링형성된 금속은 100nm 두께의 티탄, 1000nm 두께의 알루미늄/실리콘(1%)으로 이루어진다. 이 금속은 연속된 층으로서 부가되고 계속해서 광학리도그래피 및 웨트에칭에 의해 이 연속층을 패턴화하는 것에 의해 도 36의 (e)에 도시한 바와 같은 드레인영역(2), 게이트영역(4) 및 소오스영역(5)를 각각 마련한다. As shown in Fig. 36E, electrodes for the source region 5, the drain region 2 and the gate region 4 are formed in the openings CW4, CW5, and 21 by sputtering. The sputtered metal is composed of 100 nm thick titanium, 1000 nm thick aluminum / silicon (1%). This metal is added as a continuous layer and subsequently patterned the continuous layer by optical lithography and wet etching to drain region 2 and gate region 4 as shown in Fig. 36E. And source regions 5, respectively.
도 37은 완성된 횡형트랜지스터의 평면도이다. 게이트영역의 면적은 P×Q로 부가된다. 전형적인 예에서는 P=150nm, Q=200nm이다.37 is a plan view of a completed lateral transistor. The area of the gate region is added by P × Q. In a typical example, P = 150 nm and Q = 200 nm.
단일 기판상에 본 발명에 의한 트랜지스터의 큰 어레이를 형성해도 좋고, 또 그들은 상술한 수직구조의 것, 또는 횡형구조의 것 또는 양자가 혼재된 것이어도 좋다는 것이 이해될 것이다. 기판은 반드시 실리콘일 필요는 없고, 예를 들면 플랫디스플레이의 용도를 위해 석영이나 금속과 같은 기판상에 형성하는 것도 가능하다. 누설전류가 매우 작으므로 전력소비가 매우 작아진다. 본 발명에 의한 상술한 트랜지스터는 상보적인 전도특성을 갖도록 구성할 수도 있다. 즉, 비소 또는 인과 같은 n형의 불순물로 소오스 및 드레인영역을 도핑하는 것에 의해 n형 트랜지스터를 형성할 수 있고, 붕소와 같은 p형의 불순물로 소오스영역 및 드레인영역을 도핑한 경우에는 p형의 디바이스가 얻어진다. 완성된 이들의 트랜지스터는 상보쌍으로서 중첩될 수 있고, 이 예를 이하, 도 38, 도 39, 도 40을 참조해서 설명한다. 도 38에 상보쌍의 회로도를 도시한다. 이것은 공통의 게이트접속Vin을 갖는 상보적인 n형 트랜지스터T1 및 p형 트랜지스터T2로 이루어진다. 이들 트랜지스터의 소오스-드레인경로는 레일Vcc, Vss 사이에 직접 접속되고, 공통의 출력접속VOUT를 갖는다.It will be appreciated that a large array of transistors according to the invention on a single substrate may be formed, and they may be of the above-mentioned vertical structure, or of a horizontal structure, or a mixture of both. The substrate does not necessarily need to be silicon, and may be formed on a substrate such as quartz or metal, for example, for use in flat displays. Since the leakage current is very small, the power consumption is very small. The above-described transistor according to the present invention can also be configured to have complementary conduction characteristics. That is, an n-type transistor can be formed by doping a source and a drain region with an n-type impurity such as arsenic or phosphorus, and p-type if the source region and the drain region are doped with a p-type impurity such as boron. The device is obtained. These completed transistors can be superimposed as complementary pairs, an example of which will be described below with reference to FIGS. 38, 39, and 40. 38 shows a circuit diagram of a complementary pair. This consists of a complementary n-type transistor T1 and p-type transistor T2 having a common gate connection V in . The source-drain paths of these transistors are directly connected between the rails Vcc and Vss and have a common output connection VOUT .
도 39에 있어서, 트랜지스터T2는 트랜지스터T1상에 중첩해서 도시되어 있다. 트랜지스터T1 자체는 상술한 바와 같이 이산화실리콘일수도 있는 기판층(10)상에 형성된다.In FIG. 39, the transistor T2 is shown superimposed on the transistor T1. Transistor T1 itself is formed on substrate layer 10, which may be silicon dioxide as described above.
트랜지스터T1은 n+폴리실리콘층(111), (151) 사이에 배치된 다층구조(31)로 이루어지고, 이것에 의해 도 29∼도 31에서 설명한 것과 마찬가지인 n도프수직구조가 형성된다.The transistor T1 has a multilayer structure 3 1 disposed between the n + polysilicon layers 11 1 and 15 1 , whereby an n-doped vertical structure similar to that described in FIGS. 29 to 31 is formed.
p형 트랜지스터T2는 도 29∼도 31에서 도시한 구조(3)에 대응하는 다층구조(32)로 이루어지고, 이것은 p+도프폴리실리콘층(112) 및 (152) 사이에 배치되어 있다. 도 31의 (a)에서 상술한 스퍼터링에 의한 금속층(18)일수도 있는 공통게이트영역(25)는 트랜지스터T1, T2의 양쪽에 적용되고 있다. 공통게이트영역(25)에 인가되는 전압Vin은 영역(25a)를 거쳐서 다층구조(31)에 인가되는 전계에 의해 다층구조(31)의 층을 횡단하는 전도경로를 흐르는 전하캐리어흐름을 제어한다. 트랜지스터T2에 대해서도 영역(25b)를 통해서 게이트에서 인가되는 전계의 결과로서 층구조(32)에 있어서 대응하는 전류제어가 실행된다. 트랜지스터는 서로 중첩되어 있으므로, 트랜지스터의 상보쌍은 기판상에서 단일트랜지스터의 면적을 점유할 뿐이다.The p-type transistor T2 has a multilayer structure 3 2 corresponding to the structure 3 shown in Figs. 29 to 31, which is disposed between the p + dope polysilicon layers 1 1 2 and 15 2 . . The common gate region 25, which may be the metal layer 18 by sputtering described above in FIG. 31A, is applied to both transistors T1 and T2. The voltage V in applied to the common gate region 25 is the charge carrier flow flowing through the conductive path crossing the layer of the multilayer structure 3 1 by the electric field applied to the multilayer structure 3 1 via the region 25a. To control. Corresponding current control is also performed in the layer structure 3 2 as a result of the electric field applied to the gate through the region 25b for the transistor T2. Since the transistors overlap each other, the complementary pair of transistors only occupies the area of a single transistor on the substrate.
본 발명에 의한 상술한 수직트랜지스터구조는 예를 들면 랜덤액세스메모리용 메모리셀어레이내의 메모리셀의 형성에 적합하게 사용할 수도 있다. 랜덤액세스 메모리셀의 종래의 회로도는 도 41에 도시한 바와 같이, 트랜지스터T3을 거쳐서 축적콘덴서C에 접속된 로우선X 및 컬럼선Y로 이루어진다. 통상의 방법에서는 선X, Y에 인가되는 로우전압 및 컬럼전압에 의해 트랜지스터T3을 선택적으로 스위칭온/오프시키는 것에 의해 축적콘덴서C에 전하를 라이트하거나 또는 거기에서 리드할 수 있다.The above-described vertical transistor structure according to the present invention can also be used suitably for forming memory cells in a memory cell array for random access memory, for example. A conventional circuit diagram of a random access memory cell is made up of the row line X and the column line Y connected to the storage capacitor C via the transistor T3 as shown in FIG. In the conventional method, charges can be written to or read from the storage capacitor C by selectively switching on / off transistor T3 by the low voltage and the column voltage applied to the lines X and Y.
도 42는 도 41의 회로에 대응하는 메모리셀의 제1 실시예를 도시한 도면으로서, 이것은 본 발명에 의한 수직구조를 갖도록 구성되어 있다. 이 디바이스는 상술한 방법에 의해 기판(1)(도시하지 않음)상에 형성된 이산화실리콘층(10)을 갖는다. 콘덴서C는 두께50nm의 n+도프된 폴리실리콘층으로 형성된 제1 및 제2의 전극플레이트(26), (27)에 의해 구성된다. 전극플레이트(26), (27) 사이에는 유전층(28)이 배치되어 있다. 이 예에서는 유전층은 이산화실리콘의 5nm 두께의 층으로 이루어진다. 콘덴서의 층(27)은 수직트랜지스터구조의 드레인으로서도 기능한다. 이 수직트랜지스터구조는 두께 50nm의 n+도프폴리실리콘층으로 이루어지는 소오스(29)와 상술한 바와 같이 형성된 다층(3)을 갖는다. 즉, 다층(3)은 실리콘과 질화실리콘의 교대의 층을 갖고, 다층터널접합구성을 형성한다. 소오스층(29)는 절연이산화실리콘층(30)에 의해 피복된다. 로우선X는 Y선(29)를 횡단해서 연장하는 n+도프폴리실리콘의 층(31)에 의해 형성된다. 층(31)은 트랜지스터의 게이트로서 기능하고, 도 1에서 설명한 방법에 의해 영역(31a)내의 층구조(3)을 통과하는 전도경로를 제어하는 전계를 인가한다.FIG. 42 shows a first embodiment of a memory cell corresponding to the circuit of FIG. 41, which is configured to have a vertical structure according to the present invention. This device has a silicon dioxide layer 10 formed on the substrate 1 (not shown) by the method described above. The capacitor C is constituted by first and second electrode plates 26 and 27 formed of a 50 nm thick n + doped polysilicon layer. The dielectric layer 28 is disposed between the electrode plates 26 and 27. In this example, the dielectric layer consists of a 5 nm thick layer of silicon dioxide. The layer 27 of the capacitor also functions as a drain of the vertical transistor structure. This vertical transistor structure has a source 29 composed of an n + dope polysilicon layer having a thickness of 50 nm and a multilayer 3 formed as described above. That is, the multilayer 3 has alternating layers of silicon and silicon nitride, forming a multilayer tunnel junction structure. The source layer 29 is covered by an insulating silicon dioxide layer 30. Line X is formed by layer 31 of n + dope polysilicon extending across Y line 29. The layer 31 functions as a gate of the transistor and applies an electric field for controlling the conduction path passing through the layer structure 3 in the region 31a by the method described in FIG.
이와 같이, X선(29) 및 Y선(31)에 전압의 조합을 인가하는 것에 의해 층(26), (27) 및 (28)에 의해 형성된 콘덴서에 선택적으로 라이트하거나 또는 소거할 수 있다. 이산화실리콘의 영역(32)는 콘덴서C 및 트랜지스터T3을 둘러싸고, 2차원 어레이의 요소를 그 요소사이의 유의한 전하누설없이 구성가능하게 한다.In this way, by applying a combination of voltages to the X-rays 29 and Y-lines 31, the capacitors formed by the layers 26, 27, and 28 can be selectively written or erased. The region 32 of silicon dioxide surrounds capacitor C and transistor T3, allowing the elements of the two-dimensional array to be configurable without significant charge leakage between the elements.
메모리셀어레이의 다른 실시예를 도 43에 도시한다. 이 실시예에서는 콘덴서C가 트랜지스터T3상에 위치한다. 콘덴서C는 각각 콘덴서의 플레이트로서 기능하는 n+폴리실리콘층(31)(콘덴서의 기준전위로서 기능한다) 및 n+폴리실리콘층(33)과 양 플레이트 사이에 이산화실리콘으로 형성된 5nm 두께의 절연층(34)로 이루어지는 유전층(34)에 의해 구성된다.Another embodiment of the memory cell array is shown in FIG. In this embodiment, the capacitor C is located on the transistor T3. The capacitor C is an n + polysilicon layer 31 (functioning as a reference potential of the capacitor) and a nnm polysilicon layer 33 and a 5 nm thick insulating layer 34 formed of silicon dioxide between both plates, respectively, functioning as a plate of the capacitor. It is composed of a dielectric layer 34 made of ().
이 실시예에 있어서의 트랜지스터T3은 Y컬럼선으로서 기능하도록 칩상을 연장하는 n+폴리실리콘층(35)를 갖는다. Y컬럼선상에는 상술한 바와 같이 다층구조(3)이 형성된다. 콘덴서C의 플레이트(33)은 트랜지스터T3의 소오스로서 기능한다. 로우X선은 층(31)에서 절연된 n+도프폴리실리콘층(36)으로 이루어지고, 이산화실리콘층(37)에 의해 층(31) 및 콘덴서에서 절연된다. X선(36)에 인가된 전압은 영역(36a)에 있어서 트랜지스터T3에 있어서의 다층구조(3)의 층을 횡단하는 방향의 전도를 제어하는 것에 의해 콘덴서C로의 또는 콘덴서C로부터의 전하의 전송을 제어하도록 기능한다. 절연이산화실리콘층(32)는 메모리셀을 어레이내의 인접하는 셀에서 절연한다.The transistor T3 in this embodiment has an n + polysilicon layer 35 extending on the chip so as to function as a Y column line. As described above, the multilayer structure 3 is formed on the Y column line. The plate 33 of the capacitor C functions as a source of the transistor T3. The low X-rays consist of the n + dope polysilicon layer 36 insulated from the layer 31 and insulated from the layer 31 and the capacitor by the silicon dioxide layer 37. The voltage applied to the X-rays 36 transfers charge to or from the capacitor C by controlling conduction in the direction across the layer of the multilayer structure 3 in the transistor T3 in the region 36a. Function to control. Insulating silicon dioxide layer 32 insulates the memory cells from adjacent cells in the array.
메모리셀의 상술한 트랜지스터T3은 오프상태에서의 누설전류가 매우 작으므로 메모리셀의 전력소비는 매우 작고 그 결과, 종래기술의 디바이스에 비해 리프레시의 듀티사이클을 경감할 수 있다.Since the above-described transistor T3 of the memory cell has a very small leakage current in the off state, the power consumption of the memory cell is very small, and as a result, the duty cycle of refreshing can be reduced as compared with the prior art device.
본 발명의 범위내에 있는 상술한 예에 대한 많은 변형, 변경은 당업자에게는 명확할 것이다. 예를 들면, 터널장벽을 마련하기 위해 층구조(3)에 있어서 질화실리콘을 사용했지만, 이산화실리콘과 같은 다른 절연막도 사용할 수 있는 것은 명확할 것이다.Many modifications and variations of the foregoing examples within the scope of the invention will be apparent to those skilled in the art. For example, although silicon nitride is used in the layer structure 3 to provide a tunnel barrier, it will be clear that other insulating films such as silicon dioxide can also be used.
다음에, 본 발명의 보다 구체적인 실시예를 도 44∼도 50에 의해 설명한다. 또한, 이들 도면에 있어서 상술한 도면에 있어서의 요소와 동일요소에는 반드시 동일 참조부호가 붙여져 있는 것은 아니므로 유의하기 바란다.Next, a more specific embodiment of the present invention will be described with reference to FIGS. 44 to 50. Note that, in these drawings, the same reference numerals are assigned to the same elements as those in the above-mentioned drawings.
도 44의 (a) 및 도 44의 (b)에는 본 발명에 의한 트랜지스터 및 메모리디바이스의 1예를 도시한다. 도 44의 (a)의 트랜지스터는 일본국의 상기 EP97305399.4에 기재된 디바이스의 원리에 따라서 동작하고, 도 44의 (b)의 메모리디바이스는 일본국의 상기 EP96308283.9에 기재된 디바이스의 원리에 따라서 동작한다. 그러나, 어떤 디바이스도 일본국의 동시계속중인 상기 EP97306916.4의 도 36, 도 37을 참조해서 기재된 원리에 따라서 동작하는 개량된 사이드게이트구조를 갖는다.44A and 44B show an example of a transistor and a memory device according to the present invention. The transistor in FIG. 44A operates in accordance with the principle of the device described in EP97305399.4 of the Japanese country, and the memory device in FIG. 44B in accordance with the principle of the device described in EP96308283.9 in the Japanese Country. It works. However, any device has an improved sidegate structure that operates in accordance with the principles described with reference to Figs. 36 and 37 of EP97306916.4, which is being continued in Japan.
도 44의 (a), 도 44의 (b)에 도시한 디바이스는 기판(1)을 갖고, 그 위에 출력영역(2)가 피복된다. 출력영역(2) 자체 상에는 직립한 필러구조(3)이 마련된다. 필러구조(3)은 정상부표면(4)와 측벽(5)를 갖는다. 입력영역(6)은 정상부표면(4)를 피복하고, 사이드게이트(7)은 측벽(5)상에 형성된다. 44 (a) and 44 (b) each have a substrate 1, on which an output area 2 is covered. The upright filler structure 3 is provided on the output area 2 itself. The pillar structure 3 has a top surface 4 and a side wall 5. The input region 6 covers the top surface 4, and the side gates 7 are formed on the side wall 5.
도 44의 (a)의 트랜지스터디바이스에 있어서 출력영역(2)는 드레인으로서 기능하는 n도프폴리실리콘층에 의해 구성된다. 입력영역(6)은 도전성의 폴리실리콘층으로 이루어지고 전하캐리어의 소오스로 된다. 다층구조(3)은 터널장벽구성으로서 기능하고, 이것은 전도중에는 소오스/드레인전류가 흐르는 것을 허용하지만, 오프상태에서는 소오스-드레인경로를 따른 누설전류를 저지한다.In the transistor device of FIG. 44A, the output region 2 is composed of an n-doped polysilicon layer functioning as a drain. The input region 6 consists of a conductive polysilicon layer and becomes a source of the charge carrier. The multilayer structure 3 functions as a tunnel barrier configuration, which allows the source / drain current to flow during conduction, but prevents leakage current along the source-drain path in the off state.
게이트(7)은 도전성의 폴리실리콘층(9)에 의해 피복된 이산화실리콘의 절연층(8)로 이루어진다. 이 게이트에 인가되는 전압은 소오스-드레인경로의 전도도를 제어한다.The gate 7 consists of an insulating layer 8 of silicon dioxide covered by a conductive polysilicon layer 9. The voltage applied to this gate controls the conductivity of the source-drain path.
도 44의 (b)에 도시한 메모리디바이스에 있어서, 출력영역(2)는 폴리실리콘의 메모리노드(2′)를 갖는다. 이 메모리노드는 사이드게이트(7)의 제어하에서 다층구조(3)을 거쳐서 입력전극(6)으로부터의 전하를 수취한다.In the memory device shown in Fig. 44B, the output area 2 has a memory node 2 'of polysilicon. This memory node receives charges from the input electrode 6 via the multilayer structure 3 under the control of the side gate 7.
기판(1)은 채널C의 양측에 배치된 소오스영역S와 드레인영역D를 갖는다. 채널C의 전도도는 메모리노드(2′)에 축적된 전하의 레벨에 영향을 미친다. 따라서, 소오스S 및 드레인D 사이의 채널C의 전도도를 구하는 것에 의해 축적전하의 레벨을 검출할 수 있다. 이들 디바이스의 특성은 상술한 일본국의 출원에 보다 상세히 기재되어 있다.The substrate 1 has a source region S and a drain region D disposed on both sides of the channel C. FIG. The conductivity of channel C affects the level of charge accumulated in the memory node 2 '. Therefore, the level of the accumulated charge can be detected by obtaining the conductivity of the channel C between the source S and the drain D. The characteristics of these devices are described in more detail in the above-mentioned Japanese application.
다층구조(3) 및 그의 관련된 터널장벽구성의 특성을 이하 보다 상세히 설명한다. 다층구조(3)은 비교적 도전성 재료와 비도전성 재료의 교대층에 의해 구성된다. 이 예에서는 비도전성의 질화실리콘과 도전성의 진성실리콘을 사용한다. 이 구성은 진성실리콘의 스페이서층(11), (11′) 사이에 배치된 질화실리콘의 메인장벽층(10)을 갖고, 질화실리콘의 가드장벽(12), (12′)는 각각 진성실리콘층(13), (13′)와 층(11), (11′) 사이에 배치된다.The characteristics of the multilayer structure 3 and its associated tunnel barrier construction will be described in more detail below. The multilayer structure 3 is constituted by alternating layers of relatively conductive and non-conductive materials. In this example, non-conductive silicon nitride and conductive intrinsic silicon are used. This configuration has a main barrier layer 10 of silicon nitride disposed between spacer layers 11 and 11 'of intrinsic silicon, and the guard barriers 12 and 12' of silicon nitride are intrinsic silicon layers, respectively. It is arranged between 13, 13 'and layers 11, 11'.
도 45에 다층구조(3)의 에너지밴드도를 도시한다. 도 45의 (a)에 있어서 0바이어스하에서 다층구조는 거의 그 폭전체에 걸쳐서 확대되는 폭W의 비교적 넓고 비교적 낮은 장벽높이b의 장벽을 초래한다. 또, 메인장벽층(10) 및 가드장벽층(12), (12′)는 비교적 좁지만 높은 장벽성분(14), (15), (16)을 초래한다. 이들 장벽성분(14), (15), (16)의 폭은 층(10), (12), (12′)의 두께의 함수이다. 이 예에서 가드장벽(12), (12′)는 대략 동일한 두께이고, 폭w, 높이B의 장벽을 초래한다. 메인장벽(15)는 높이(B′)를 갖는다. 메인장벽(15)의 두께는 가드장벽(14), (16)의 두께와는 다르며 w′로 표시한다. 메인장벽과 가드장벽은 층(11), (11′)의 두께에 상당하는 거리Wi만큼 떨어져 있다.45 shows an energy band diagram of the multilayer structure 3. In FIG. 45A, the multilayer structure under zero bias results in a barrier having a relatively wide and relatively low barrier height b of a width W that almost extends over the entire width thereof. In addition, the main barrier layer 10 and the guard barrier layers 12, 12 'are relatively narrow but cause high barrier components 14, 15, and 16. The width of these barrier components 14, 15, and 16 is a function of the thickness of the layers 10, 12, 12 ′. In this example, the guard barriers 12, 12 'are approximately the same thickness, resulting in a barrier of width w and height B. The main barrier 15 has a height B '. The thickness of the main barrier 15 is different from the thickness of the guard barriers 14 and 16 and denoted by w '. The main barrier and the guard barrier are separated by a distance Wi corresponding to the thicknesses of the layers 11 and 11 '.
0바이어스의 조건하에서 도 45의 (a)에 도시한 장벽구조는 다음에 상세하게 설명하는 바와 같이 입력영역(6)과 출력영역(2) 사이의 전하캐리어흐름에 대한 효과적인 장벽을 초래한다.Under the condition of zero bias, the barrier structure shown in Fig. 45 (a) results in an effective barrier against charge carrier flow between the input region 6 and the output region 2 as described in detail below.
도 45의 (b)는 바이어스전압이 입력영역(6)에 인가된 상황을 도시한 도면이다. 그 결과, 입력영역(6)과 출력영역(2) 사이에 전위구배가 형성되고 이것에 의해서 비교적 넓은 장벽W의 효과가 극복된다. 따라서, 전자는 좁고 높은 장벽(14), (15), (16)을 빠져나가 입력영역(6)과 출력영역(2) 사이의 전위구배를 감소시켜 가는 것이 가능하게 된다.FIG. 45B is a diagram showing a situation where a bias voltage is applied to the input region 6. As a result, a potential gradient is formed between the input region 6 and the output region 2, thereby overcoming the effect of the relatively wide barrier W. Therefore, it is possible for the electrons to escape the narrow and high barriers 14, 15, and 16 to reduce the potential gradient between the input region 6 and the output region 2.
또, 장벽B'의 전체높이는 사이드게이트(7)로의 전압의 인가에 의해서 변화시킬 수 있다. 사이드게이트상의 전압증가의 효과를 장벽(15)에 대해서 나타내고 있다. 즉, 도 45의 (b)에 있어서 장벽B''의 전체높이는 점선으로 나타낸 높이에서 실선으로 나타낸 높이까지 저하한다.The overall height of the barrier B 'can be changed by applying a voltage to the side gate 7. The effect of the voltage increase on the side gate is shown for the barrier 15. That is, in FIG. 45B, the overall height of the barrier B ″ falls from the height indicated by the dotted line to the height indicated by the solid line.
이 디바이스를 도 44의 (b)에 도시한 바와 같은 메모리로서 이용하는 경우, 메모리노드(2)로 전하가 빠져나가 바이어스전압이 제거된 후에는 그 전하는 노드 (2′)상에 유지되고, 후술하는 바와 같이 유지시간은 10년의 수치로 될 수 있다. 따라서, 이 디바이스는 고속의 불휘발성RAM으로서 동작할 수 있다. 도 44의 (a)의 구성에 대해서는 그 디바이스는 오프상태에서 소오스-드레인간의 누설이 매우 작고 통상 오프상태의 트랜지스터로서 동작한다.When the device is used as a memory as shown in Fig. 44B, after the charge is discharged to the memory node 2 and the bias voltage is removed, the charge is retained on the node 2 'and will be described later. As such, the retention time can be a number of ten years. Thus, the device can operate as a high speed nonvolatile RAM. In the configuration shown in Fig. 44A, the device operates as a transistor in the off state with a very small leakage between the source and drain in the off state.
가드장벽(14), (16)의 효과는 메인장벽(15)를 초래하는 층(10)의 주변에 대량의 전자재분배가 발생하는 것을 방지하는 것이며, 이것에 의해서 게이트(7) 및 입력전극(6)에 전압이 인가되었을 때 개량된 하방향전위경사를 달성한다.The effect of the guard barriers 14 and 16 is to prevent a large amount of electron redistribution around the layer 10 resulting in the main barrier 15, thereby preventing the gate 7 and the input electrode ( Improved down potential slope is achieved when voltage is applied to 6).
도 44의 (b)의 메모리디바이스를 제조하는 방법의 1예를 이하, 도 46을 참조하면서 상세하게 설명한다. 완성된 디바이스의 평면도를 도 47에 도시한다. An example of a method of manufacturing the memory device of FIG. 44B will be described in detail below with reference to FIG. 46. 47 is a plan view of the completed device.
도 46의 (a)에 있어서 개시재료는 p형 실리콘웨이퍼(1)이다. 이 기판(1)상에 400nm 두께의 SiO2층(18)을 형성하고, 계속해서 광학포토마스크L을 사용한 종래의 LOCOS프로세스를 이용해서 포토마스크 하부영역에 두께 5nm의 SiO2의 영역(19)를 형성한다.In FIG. 46A, the starting material is a p-type silicon wafer 1. An SiO 2 layer 18 having a thickness of 400 nm is formed on the substrate 1, and then a region of SiO 2 having a thickness of 5 nm is formed in the lower region of the photomask using a conventional LOCOS process using an optical photomask L. To form.
다음에, 동일 기판상에 형성되는 인접하는 메모리디바이스(도시하지 않음)와의 사이의 전도를 금지하기 위해 이온주입을 실행하는 것에 의해 층(18) 하부에 고도프p형 채널스토퍼영역을 형성한다.Next, a highly p-type channel stopper region is formed under the layer 18 by performing ion implantation to prohibit conduction between adjacent memory devices (not shown) formed on the same substrate.
또, 기판상에 형성된 최종적인 채널C의 임계값전압을 조정하기 위해 이온주입을 실행한다. 이것에 의해 기판(1)상에 형성된 최종적인 MOS트랜지스터S, D, C(도 44의 (b)참조)의 임계값을 조정한다.In addition, ion implantation is performed to adjust the threshold voltage of the final channel C formed on the substrate. This adjusts the threshold values of the final MOS transistors S, D, and C (refer to FIG. 44B) formed on the substrate 1.
도 46의 (b)에 있어서, 메모리축적노드(2)를 형성하기 위해 사용하는 층(2)를 SiO2층(18), (19)상에 형성하고, 포토마스크FG 및 드라이에칭을 사용하는 종래의 광학리도그래피기술에 의해 이 층(2)를 패턴화한다. 층(2)는 저압화학증착(LPCVD)에 의해 성장된 두께 100nm의 폴리실리콘으로 이루어진다. 계속해서, 층(2) 및 기판(1)내에 비소이온을 주입한다. 이것에 의해, 메모리축적노드로서 사용할 수 있는 n+도프도전성층(2)를 형성한다. 동시에 기판(1)내에 형성된 MOS트랜지스터의 소오스영역S 및 드레인영역D를 마련한다. 비소이온은 25KeV 수치의 에너지이고 또한 5×1015㎝-2의 도즈량으로 주입한다.In FIG. 46 (b), the layer 2 used to form the memory accumulation node 2 is formed on the SiO 2 layers 18 and 19, and the photomask FG and dry etching are used. This layer 2 is patterned by conventional optical lithography techniques. Layer 2 consists of polysilicon 100 nm thick grown by low pressure chemical vapor deposition (LPCVD). Subsequently, arsenic ions are implanted into the layer 2 and the substrate 1. This forms an n + dope conductive layer 2 which can be used as a memory accumulation node. At the same time, the source region S and the drain region D of the MOS transistor formed in the substrate 1 are provided. Arsenic ion is an energy of 25 KeV value and is injected at a dose of 5 × 10 15 cm −2 .
도 46의 (c)에 있어서 기판상에 이산화실리콘층(20)을 성장시키고, 포토마스크VN 및 드라이에칭을 사용한 광학리도그래피기술을 그 자체 공지의 방법에 의해이용해서 층(20)에 콘택트창을 형성한다.In (c) of FIG. 46, the silicon dioxide layer 20 is grown on the substrate, and the contact window is applied to the layer 20 by using an optical lithography technique using photomask VN and dry etching by a method known per se. To form.
다음에, 도 46의 (d)에 도시한 바와 같이, 다층구조(3)을 형성하도록 실리콘층과 질화실리콘층의 적층체를 형성한다. 이 예에서 다층구조(3)은 30nm 두께의 저n도프실리콘층(13′), 2nm 두께의 질화실리콘층(12′)(이것은 제1 가드장벽을 초래한다), 45nm 두께의 진성실리콘스페이스층(11′), 6nm 두께의 질화실리콘층(10)(이것은 메인장벽을 초래한다) 및 층(11′), (12′), (13′)에 대응하는 층(11), (12), (13)으로 구성된다. 이것에 의해 메인장벽(10)에서 45nm만큼 떨어져서 2nm의 제2 가드장벽(12)를 초래한다. 이 구조는 전극(6)을 구성하는 n도프실리콘의 100nm 두께의 층에 의해 피복된다.Next, as shown in Fig. 46 (d), a laminate of a silicon layer and a silicon nitride layer is formed so as to form the multilayer structure 3. In this example, the multilayer structure 3 has a low n-doped silicon layer 13 'with a thickness of 30 nm, a silicon nitride layer 12' with a thickness of 2 nm (which results in a first guard barrier), and an intrinsic silicon space layer with a thickness of 45 nm. (11 '), 6 nm thick silicon nitride layer 10 (this results in a main barrier) and layers 11', (12 ') corresponding to layers 11', (12 '), (13'), It consists of (13). This results in a second guard barrier 12 of 2 nm apart from the main barrier 10 by 45 nm. This structure is covered by a 100 nm thick layer of n-doped silicon constituting the electrode 6.
가드장벽을 초래하는 얇은 질화실리콘층(12), (12′)는 900℃ 온도의 NH3분위기중에서 실리콘의 열질화에 의해 성장시킨다. 메인장벽을 초래하는 질화실리콘층(10)은 화학증착(CVD)에 의해 형성한다.The thin silicon nitride layers 12 and 12 'resulting in a guard barrier are grown by thermal nitriding of silicon in an NH 3 atmosphere at 900 ° C. The silicon nitride layer 10 causing the main barrier is formed by chemical vapor deposition (CVD).
그 후, 다층구조(3)상에 50nm 두께의 SiO2층(21)을 성장시킨다. 다음에, 포토마스트SG 및 드라이에칭을 사용한 종래의 화학리도그래피기술에 의해 층(3) 및 (21)의 완성된 구성을 패턴환한다. 이것에 의해 메모리노드영역(2)에 직립한 필러구조를 형성한다.Thereafter, a 50 nm thick SiO 2 layer 21 is grown on the multilayer structure 3. Next, the completed configurations of the layers 3 and 21 are pattern-patterned by conventional chemical lithography techniques using photomask SG and dry etching. As a result, a pillar structure standing upright in the memory node region 2 is formed.
도 46의 (e)에 있어서 열산화 또는 성장에 의해 필러구조의 측벽주변에 절연SiO2의 10nm 두께의 층(8)을 형성하는 것에 의해 전기적인 절연층을 마련한다. 계속해서 비소를 도프한 실리콘을 100nm 두께까지 성장시키고, 포토마스크TG 및 드라이에칭을 사용한 광학리도그래피에 의해 이 층을 패턴화한다. 이하에서 명확하게 되는 바와 같이 도전성의 붕소도프층(9)는 도 44의 (b)에 도시한 바와 같이, 다층구조(3)을 위한 사이드게이트로서 사용한다.In FIG. 46E, an electrical insulating layer is provided by forming a layer 8 having a thickness of 10 nm of insulating SiO 2 around the side wall of the pillar structure by thermal oxidation or growth. Subsequently, arsenic-doped silicon is grown to a thickness of 100 nm, and this layer is patterned by optical lithography using photomask TG and dry etching. As will be apparent below, the conductive boron dope layer 9 is used as a side gate for the multilayer structure 3, as shown in Fig. 44B.
그 후, 도 46의 (f)에 도시한 바와 같이, 상기 구조상에 100nm 두께의 산화실리콘층(22)를 성장시킨다. 또, 포토마스크CONT 및 드라이에칭을 사용한 광학리도그래피에 의해 그 산화층(22)에 콘택트창을 에칭형성한다. 이것에 의해, 사이드게이트층(9)에 전기적으로 접속가능한 콘택트창(23)을 마련한다. 이 처리공정에 의해 도 47에 도시한 바와 같이 입력전극층(6) 및 사이드게이트층(9)로의 콘택트창(24)도 동시에 형성한다.Thereafter, as shown in FIG. 46 (f), a silicon oxide layer 22 having a thickness of 100 nm is grown on the structure. The contact window is etched on the oxide layer 22 by optical lithography using a photomask CONT and dry etching. Thereby, the contact window 23 which can be electrically connected to the side gate layer 9 is provided. By this processing step, as shown in FIG. 47, the contact window 24 to the input electrode layer 6 and the side gate layer 9 is also simultaneously formed.
실제상, 기판(1)상에는 동시에 많은 메모리디바이스가 어레이형상으로 형성되는 것이 이해될 것이다. 따라서, 소오스영역S 및 드레인영역D는 셀에서 셀로 연장하고 기판상의 어딘가 다른 장소에는 그들에 대한 외부접속(도시하지 않음)이 마련된다.In practice, it will be appreciated that many memory devices are formed in an array on the substrate 1 at the same time. Thus, the source region S and the drain region D extend from cell to cell and are provided with external connections (not shown) to them somewhere else on the substrate.
이하, 메인장벽(10) 및 가드장벽의 특성에 대해서 보다 상세하게 살펴본다. 도 48을 참조하면, 가드장벽층(12), (12′)의 특성의 조사를 실험과 시뮬레이션방법에 의해 실행하였다. 장벽(12), (12′)의 한쪽의 전압-전류특성을 도 48의 (a)에 도시하고, 그 달성가능한 전류밀도를 도 48의 (b)에 도시한다. 도 48의 (b)의 결과는 장벽두께w≒2nm의 50㎛×50㎛의 면적을 갖는 접합에서 얻어졌다. w=1.5 nm, 2nm, 3nm의 시뮬레이션결과도 나타낸다. 102A/㎝-2를 초과하는 터널전류밀도가 얻어지는 것을 알 수 있다. 이것은 메모리로서 실시한 경우, 디바이스의 고속의 라이트/소거동작의 달성에 적합하다.Hereinafter, the characteristics of the main barrier 10 and the guard barrier will be described in more detail. Referring to Fig. 48, investigation of the characteristics of the guard barrier layers 12 and 12 'was carried out by an experiment and a simulation method. One voltage-current characteristic of the barriers 12 and 12 'is shown in Fig. 48A, and the attainable current density is shown in Fig. 48B. The result of (b) of FIG. 48 was obtained in the junction which has an area of 50 micrometers x 50 micrometers of barrier thickness w x 2 nm. Simulation results of w = 1.5 nm, 2 nm and 3 nm are also shown. It can be seen that a tunnel current density of more than 10 2 A / cm −2 is obtained. This is suitable for achieving a high speed write / erase operation of the device when implemented as a memory.
다음에, 메인장벽층(10)과 가드장벽층(12), (12′)와 양 장벽사이의 간격(이것은 층(11), (11′)의 두께에 의해 결정된다)와의 관계에 대해서 상세하게 살펴본다. 통상 오프상태의 트랜지스터로서 실시한 경우의 층구조(3)의 온/오프특성을 도 49에 도시한다. 3차원 에너지도로서의 이 도면은 중앙선z에서 x 및 y(도 44의 (a)에도 도시하였다)의 방향으로 층구조를 통과하는 에너지밴드도를 도시한다. 도 49의 (a)는 온상태(즉 소오스(6) 및 드레인(2) 사이에 전류가 흐르는 상태)에 있어서의 에너지밴드도를 도시한 것이고, 도 49의 (b)는 오프상태에 있어서의 에너지도를 도시한 것이다. 온상태에서는 드레인-소오스전압Vds=3.0V이고, 게이트(7)과 소오스(6) 사이의 전압Vgs=3. 0V이다. 오프상태에서는 Vds=1.0V, Vgs=0V이다. 층구조(3)의 횡치수(2y)는 0.1㎛였다. 메인질화실리콘층(10)의 두께는 6nm이고, 층(11), (11′)의 각각의 두께는 45nm이다.Next, the relationship between the main barrier layer 10 and the guard barrier layers 12, 12 'and the distance between the two barriers (this is determined by the thickness of the layers 11 and 11') is detailed. Let's take a look. 49 shows the on / off characteristics of the layer structure 3 when the transistor is normally turned off. This figure, as a three-dimensional energy diagram, shows an energy band diagram passing through the layer structure in the direction of x and y (also shown in Fig. 44 (a)) at the center line z. FIG. 49A shows an energy band diagram in an on state (i.e., a current flows between the source 6 and the drain 2), and FIG. 49B shows an off state in an off state. It shows the energy diagram. In the on state, the drain-source voltage V ds = 3.0 V, and the voltage V gs = 3 between the gate 7 and the source 6. 0V. In the off state, V ds = 1.0V and V gs = 0V. The horizontal dimension 2y of the layer structure 3 was 0.1 micrometer. The thickness of the main silicon nitride layer 10 is 6 nm, and the thickness of each of the layers 11 and 11 'is 45 nm.
도 49의 (b)에 도시한 오프상태에서는 폭w 및 w'의 비교적 좁은 장벽(14), (15), (16)은 모두 폭W의 비교적 넓은 장벽b와 함께 결합하고 전자의 통과를 저지하는 장벽으로서 기능한다. 오프상태에서의 터널링전류는 2.81×10A-34라고 계산되었다. 도 44의 (b)의 메모리디바이스로서 사용되는 경우, 이 장벽구조는 2년이상의 유지시간을 갖는 불휘발성을 보상한다.In the off state shown in (b) of FIG. 49, the relatively narrow barriers 14, 15 and 16 of width w and w 'are all joined together with the relatively wide barrier b of width W and block the passage of electrons. It acts as a barrier. The tunneling current in the off state was calculated to be 2.81 × 10 A -34 . When used as the memory device of Fig. 44B, this barrier structure compensates for the nonvolatileness having the holding time of 2 years or more.
도 49의 (a)의 온상태에서는 메인장벽(16)은 (도 45의 (b)에서 설명한 바와 같이) 저감되고, 이것에 의해 전하캐리어입력영역(6)과 출력영역(2) 사이의 전위구배를 전하캐리어가 터널링하면서 내려가는 것을 허용한다. 메인장벽(16) 높이의 저하는 주로 사이드게이트(7)의 근방에서 발생한다. 그 결과로서의 터널링전류는 0. 6㎂의 수치이다. 도 44의 (b)의 메모리디바이스로서는 센스트랜지스터 디바이스S, D, C에 대한 1.0V의 전압시프트를 얻기 위해 메모리노드(2)에 필요로 되는 전하량은 1700e(여기서 e는 단일전자의 전하이다)의 수치라고 추정된다. 이것으로부터 메모리노드(2)의 하전 및 방전시간은 본 발명의 메모리디바이스에서는 0.45nsec의 수치라고 추정된다.In the ON state of FIG. 49A, the main barrier 16 is reduced (as described in FIG. 45B), thereby reducing the potential between the charge carrier input region 6 and the output region 2. The gradient allows the charge carriers to descend while tunneling. The decrease in the height of the main barrier 16 occurs mainly in the vicinity of the side gate 7. The resulting tunneling current is a value of 0.6 mA. As the memory device of FIG. 44B, the amount of charge required by the memory node 2 to obtain a voltage shift of 1.0 V with respect to the sense transistor devices S, D, and C is 1700e (where e is the charge of a single electron). It is assumed that the figure of. From this, the charge and discharge times of the memory node 2 are estimated to be 0.45 nsec in the memory device of the present invention.
질화실리콘층(10)의 두께에 의해 결정되는 메인장벽(15)의 두께w'의 다른 값에서 얻어지는 온전류 및 오프전류를 스페이서층(11), (11′)의 두께Wi의 다른 값에 대해서 도 50에 도시하였다. 장벽두께w' 및 진성실리콘층(11), (11′)의 폭Wi를 증가시키도록 메인장벽층(10)의 두께를 증가시키면, 오프상태의 터널전류가 저하한다는 것을 알 수 있다. 또, 온상태에서의 전류는 도 50에 도시한 두께의 범위에서는 크게 변하지 않는 것을 알 수 있다. 이 이유는 온상태에서의 전류는 주로 사이드게이트(7)(도 49)에 근접한 층구조를 통해서 흐르는 전류에 의해 결정되기 때문이다. 10년 수치의 데이타유지시간을 달성하기 위해서는 오프상태의 터널링전류가 10-25A보다 작게 되지 않으면 안된다. 이것은 Wi가 20nm 또는 그 이하일 때 w'는 6nm보다 크게 되지 않으면 안되고, 또한 Wi가 45nm 또는 이 이하일 때 w'는 2nm보다 크게 되지 않으면 안되는 것을 의미한다. 이들의 결과에서 본 발명에 의한 통상오프상태의 트랜지스터는 극단의 온/오프전류비를 가능하게 하고, 또한 구조적인 파라미터를 최적화하는 것에 의해 1.0nsec이하의 라이트시간을 갖는 고속의 RAM이라는 형태로 불휘발성메모리디바이스를 실현하는 것이 가능하게 된다.The on-current and off-current obtained at different values of the thickness w 'of the main barrier wall 15 determined by the thickness of the silicon nitride layer 10 are compared with other values of the thickness Wi of the spacer layers 11 and 11'. 50 is shown. It can be seen that when the thickness of the main barrier layer 10 is increased to increase the barrier thickness w 'and the width Wi of the intrinsic silicon layers 11 and 11', the tunnel current in the off state decreases. In addition, it turns out that the electric current in an on state does not change greatly in the thickness range shown in FIG. This is because the current in the on state is mainly determined by the current flowing through the layer structure close to the side gate 7 (Fig. 49). In order to achieve a 10-year data retention time, the off-state tunneling current must be less than 10 -25 A. This means that w 'must be greater than 6 nm when Wi is 20 nm or less, and w' must be greater than 2 nm when Wi is 45 nm or less. As a result of this, the transistor in the normally off state according to the present invention can be used in the form of a high-speed RAM having a write time of 1.0 nsec or less by enabling an extreme on / off current ratio and optimizing structural parameters. It is possible to realize a volatile memory device.
본 발명에 의하면, 종래의 전류로 동작가능하고 제어가능한 전도디바이스를 보다 한층 소형화할 수 있음과 동시에 누설전류의 문제가 종래보다 경감되고, 또 종래의 트랜지스터에 비해 디바이스의 사이즈를 현저히 축소할 수 있다. According to the present invention, it is possible to further reduce the size of the conducting device that can be operated and controllable by the conventional current, and to reduce the problem of leakage current, and to significantly reduce the size of the device compared with the conventional transistor. .
도 1은 본 발명에 의한 수직트랜지스터구조의 개략단면도,1 is a schematic cross-sectional view of a vertical transistor structure according to the present invention;
도 2의 (a), 도 2의 (b)는 각각 소오스-드레인전압이 인가되지 않을 때 및 소오스-드레인전압에서 순바이어스되었을 때의 도 1의 터널장벽구성의 동작을 설명하기 위한 에너지도,2A and 2B are energy diagrams for explaining the operation of the tunnel barrier structure of FIG. 1 when the source-drain voltage is not applied and when forward biased at the source-drain voltage, respectively.
도 3은 종래의 메모리디바이스의 단면도,3 is a cross-sectional view of a conventional memory device;
도 4의 (a)는 본 발명에 의한 트랜지스터디바이스의 개략단면도이고, 도 4의 (b)는 본 발명에 의한 메모리다바이스의 개략단면도,4A is a schematic cross-sectional view of a transistor device according to the present invention, and FIG. 4B is a schematic cross-sectional view of a memory device according to the present invention.
도 5는 도 4의 (a), 도 4의 (b)에 도시한 디바이스의 에너지밴드도,FIG. 5 is an energy band diagram of the device shown in FIGS. 4A and 4B;
도 6의 (a)는 본 발명에 의한 트랜지스터디바이스의 개략평면도이고, 도 6의 (b)는 도 6의 (a)의 트랜지스터디바이스의 선 Ⅰ-Ⅰ′를 따른 개략단면도,FIG. 6A is a schematic plan view of a transistor device according to the present invention, and FIG. 6B is a schematic cross-sectional view along the line I-I 'of the transistor device of FIG.
도 7의 (a), 도 7의 (b)는 도 6에 도시한 트랜지스터디바이스를 제조하기 위한 제조공정을 도시한 도면,7 (a) and 7 (b) show a manufacturing process for manufacturing the transistor device shown in FIG. 6;
도 8의 (a)∼도 8의 (c)는 도 6에 도시한 제조공정에 계속되는 제조공정을 도시한 도면,8 (a) to 8 (c) show a manufacturing process following the manufacturing process shown in FIG. 6;
도 9의 (a)∼도 9의 (c)는 도 8에 도시한 제조공정에 계속되는 제조공정을 도시한 도면,9 (a) to 9 (c) show a manufacturing process following the manufacturing process shown in FIG. 8;
도 10은 본 발명에 의한 디바이스에 있어서 사용되는 변형된 필러구조를 도시한 도면,10 illustrates a modified filler structure used in the device according to the present invention;
도 11은 도 10에 도시한 디바이스의 에너지밴드도,11 is an energy band diagram of the device shown in FIG. 10;
도 12는 본 발명에 의한 디바이스에 사용하기 위한 다른 필러구조를 도시한 도면,12 shows another filler structure for use in the device according to the present invention;
도 13은 도 11에 도시한 디바이스의 에너지밴드도,FIG. 13 is an energy band diagram of the device shown in FIG. 11;
도 14는 본 발명에 의한 다바이스에 사용하기 위한 다른 필러구조를 도시한 도면,14 is a view showing another filler structure for use in the device according to the present invention,
도 15는 도 14에 도시한 디바이스의 에너지밴드도,15 is an energy band diagram of the device shown in FIG. 14;
도 16은 본 발명에 의한 디바이스에 사용하기 위한 필러의 다른 실시예를 도시한 도면,16 shows another embodiment of a filler for use in a device according to the invention,
도 17은 도 16에 도시한 디바이스의 에너지밴드도,17 is an energy band diagram of the device shown in FIG. 16;
도 18은 본 발명에 의한 디바이스에 사용하기 위한 다른 필러구조를 도시한 도면,18 shows another filler structure for use in the device according to the present invention;
도 19는 접합다이오드 사이드게이트를 내장한 본 발명에 의한 디바이스에 사용하는 필러구조의 또 다른 실시예를 도시한 도면,19 shows another embodiment of a pillar structure for use in a device according to the present invention incorporating a junction diode sidegate;
도 20은 도 19에 도시한 디바이스의 에너지밴드도,20 is an energy band diagram of the device shown in FIG. 19;
도 21은 쇼트키게이트를 사용하는 사이드게이트구조의 설명도,21 is an explanatory diagram of a side gate structure using a schottky gate;
도 22는 도 21의 디바이스의 에너지밴드도,FIG. 22 is an energy band diagram of the device of FIG. 21;
도 23은 본 발명에 의한 트랜지스터디바이스의 다른 실시예를 제조하기 위한 처리공정도,23 is a process chart for manufacturing another embodiment of the transistor device according to the present invention;
도 24는 도 23에 계속되는 처리공정도,24 is a process chart following FIG. 23;
도 25는 도 24에 계속되는 처리공정도,25 is a process chart following FIG. 24;
도 26은 도 23∼도 25에 의해 제조된 트랜지스터디바이스의 평면도(도 25의 (b)는 선Ⅱ-Ⅱ′에서의 단면도),Fig. 26 is a plan view of the transistor device manufactured by Figs. 23 to 25 (Fig. 25 (b) is a sectional view taken along line II-II ');
도 27은 본 발명에 의한 횡형트랜지스터구조의 평면도,27 is a plan view of a lateral transistor structure according to the present invention;
도 28은 도 27의 트랜지스터의 선Ⅲ-Ⅲ′를 따른 단면도,FIG. 28 is a sectional view along line III-III 'of the transistor of FIG. 27;
도 29는 터널장벽구성으로서, 도 29의 (a)∼도 29의 (e)는 본 발명에 의한 수직트랜지스터구조의 제조공정을 도시한 도면,29 is a tunnel barrier configuration, and FIGS. 29A to 29E are views illustrating a manufacturing process of the vertical transistor structure according to the present invention;
도 30은 터널장벽구성으로서, 도 30의 (a)∼도 30의 (e)는 도 29에 계속되는 본 발명에 의한 수직트랜지스터구조의 제조공정을 도시한 도면,30 is a tunnel barrier configuration, in which FIGS. 30A to 30E show a manufacturing process of a vertical transistor structure according to the present invention following FIG. 29;
도 31은 터널장벽구성으로서, 도 31의 (a), 도 31의 (b)는 도 30에 계속되는 본 발명에 의한 수직트랜지스터구조의 제조공정을 도시한 도면,31 is a tunnel barrier configuration, in which FIGS. 31A and 31B show a manufacturing process of a vertical transistor structure according to the present invention, which continues from FIG. 30;
도 32는 터널장벽구성으로서, 도 29∼도 31에 도시한 공정에 의해 제조된 디바이스의 개략평면도,32 is a schematic plan view of a device manufactured by the process shown in FIGS. 29 to 31 as a tunnel barrier structure;
도 33은 터널장벽구성으로서, 본 디바이스의 동작특성을 도시한 그래프,33 is a tunnel barrier configuration, which is a graph showing the operation characteristics of the present device;
도 34는 터널장벽구성으로서, 본 발명에 의한 횡형트랜지스터디바이스의 개략단면도,34 is a schematic cross-sectional view of a lateral transistor device according to the present invention having a tunnel barrier structure;
도 35는 터널장벽구성으로서, 도 35의 (a)∼도 35의 (e)는 본 발명에 의한 횡형트랜지스터디바이스의 제조에 있어서의 처리스텝을 도시한 도면,35 is a tunnel barrier configuration, and FIGS. 35A to 35E show processing steps in the manufacture of a lateral transistor device according to the present invention;
도 36은 터널장벽구성으로서, 도 36의 (a)∼도 36의 (e)는 도 35에 계속되는 본 발명에 의한 횡형트랜지스터디바이스의 제조에 있어서의 처리스텝을 도시한 도면,36 is a tunnel barrier configuration, in which FIGS. 36A to 36E show processing steps in the manufacture of a lateral transistor device according to the present invention following FIG. 35;
도 37은 터널장벽구성으로서, 도 35, 도 36의 처리에 의해 제조된 디바이스의 개략평면도,Fig. 37 is a schematic plan view of a device manufactured by the processing of Figs. 35 and 36 as a tunnel barrier configuration;
도 38은 터널장벽구성으로서, 상보트랜지스터쌍의 개략회로도,38 is a schematic circuit diagram of a complementary transistor pair in a tunnel barrier configuration;
도 39는 터널장벽구성으로서, 본 발명에 의한 수직트랜지스터에 의해 제조된 상보쌍의 개략단면도,39 is a schematic cross-sectional view of a complementary pair manufactured by a vertical transistor according to the present invention in a tunnel barrier configuration;
도 40은 터널장벽구성으로서, 도 39에 도시한 구성의 개략평면도,Fig. 40 is a schematic plan view of the structure shown in Fig. 39 as a tunnel barrier structure;
도 41은 터널장벽구성으로서, 랜덤액세스 메모리셀의 개략회로도,41 is a schematic circuit diagram of a random access memory cell having a tunnel barrier structure;
도 42는 터널장벽구성으로서, 본 발명에 의한 수직트랜지스터구조를 사용해서 제조한 경우의 도 41의 메모리셀의 개략단면도,FIG. 42 is a schematic cross-sectional view of the memory cell of FIG. 41 when manufactured using the vertical transistor structure according to the present invention as a tunnel barrier structure; FIG.
도 43은 터널장벽구성으로서, 본 발명에 의해 제조된 랜덤액세스 메모리셀의 대체실시예의 단면도,Fig. 43 is a sectional view of an alternative embodiment of the random access memory cell manufactured by the present invention in the tunnel barrier configuration;
도 44는 터널장벽구성으로서, 도 44의 (a)는 본 발명에 의한 트랜지스터의 대략단면도이고, 도 44의 (b)는 본 발명에 의한 메모리디바이스의 개략단면도,Fig. 44 is a tunnel barrier structure, in which Fig. 44A is a schematic cross-sectional view of a transistor according to the present invention, and Fig. 44B is a schematic cross-sectional view of a memory device according to the present invention.
도 45는 터널장벽구성으로서, 도 45의 (a)는 0바이어스의 조건하에서의 도 44의 (a), 도 44의 (b)의 디바이스의 장벽구조의 개략에너지도이고, 도 45의 (b)는 순바이어스의 조건하에서의 도 45의 (a)에 대응하는 도면,45 is a tunnel barrier configuration, in which FIG. 45A is a schematic energy diagram of the barrier structure of the device of FIGS. 44A and 44B under the condition of 0 bias, and FIG. Is a view corresponding to FIG. 45 (a) under the condition of forward bias,
도 46은 터널장벽구성으로서, 도 46의 (a)∼도 46의 (f)는 본 발명에 의한 메모리디바이스를 제조하기 위한 일련의 프로세스공정의 개략단면도,46 is a tunnel barrier configuration, and FIGS. 46A to 46F are schematic cross-sectional views of a series of process steps for manufacturing a memory device according to the present invention;
도 47은 터널장벽구성으로서, 도 46에 도시한 프로세스에 의해 제작된 메모리디바이스의 평면도,Fig. 47 is a plan view of a memory device fabricated by the process shown in Fig. 46 as a tunnel barrier structure;
도 48은 터널장벽구성으로서, 도 44의 (a), 도 44의 (b)에 도시한 가드장벽의 한쪽의 전압-전류특성을 도시한 도면,FIG. 48 shows the voltage-current characteristics of one of the guard barriers shown in FIGS. 44A and 44B as the tunnel barrier configuration;
도 49는 터널장벽구성으로서, 도 44의 (a), 도 44의 (b)에 도시한 장벽구조의 3차원 에너지밴드도,FIG. 49 is a tunnel barrier configuration, in which the three-dimensional energy band diagram of the barrier structure shown in FIGS. 44A and 44B is shown.
도 50은 터널장벽구성으로서, 각각 온상태 및 오프상태에 있어서의 장벽구조를 흐르는 전류의 함수로서의 메인장벽 및 가드장벽 사이의 간격과 메인장벽의 두께와의 관계를 도시한 도면.Fig. 50 shows the relationship between the thickness of the main barrier and the distance between the main barrier and the guard barrier as a function of the current flowing through the barrier structure in the on state and the off state, respectively, as a tunnel barrier configuration;
Claims (31)
Applications Claiming Priority (4)
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