KR0167877B1 - 반도체장치 및 그제조방법 - Google Patents

반도체장치 및 그제조방법 Download PDF

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사토 후미오
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Abstract

고집적화에 알맞은 배선간의 접촉구조를 갖는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 하고 있다.
제1배선(12-1)상에 절연막을 매개로 제2배선(16-1)이 형성된다. 제1배선(12-1)상의 절연막에 형성된 접촉구멍(14)을 매개로 상기 제1배선(12-1)과 제2배선(16-1)이 전기적으로 결합된다. 상기 접촉구멍(14)은 상기 제1배선(12-1) 및 제2배선(16-2)의 폭보다도 크고, 제2배선(16-2)을 접촉구멍(14)의 측벽 및 바닥부에 형성하며, 접촉구멍(14)의 바닥부에서 제1배선(12-1)과 전기적으로 결합하는 것을 특징으로 하고 있다. 제1배선(12-1)과 제2배선(16-1)의 접촉부에 마스크 일치여유가 불필요하게 되기 때문에 고집적화가 가능하게 된다.

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 따른 반도체장치에 대해 설명하기 위한 것으로, 반도체 집적회로장치에서의 제1층째의 배선과 제2층째의 배선의 접촉구조를 이들 배선만을 추출하여 도시한 사시도.
제2도는 본 발명의 제1실시예에 따른 반도체장치에 대해 설명하기 위한 것으로, 접촉부의 패턴 평면도.
제3도는 본 발명의 제1실시예에 따른 반도체장치에 대해 설명하기 위한 것으로,
(a)도는 상기 제2도의 A-A' 선을 따른 단면도.
(b)도는 상기 제2도의 B-B' 선을 따른 단면도.
제4도는 본 발명의 제1도 내지 제3도에 도시한 접촉부의 제1제조공정에 대해 설명하기 위한 것으로,
(a)도는 상기 제2도의 A-A' 선을 따른 단면도.
(b)도는 상기 제2도의 B-B' 선을 따른 단면도.
제5도는 제1도 내지 제3도에 도시한 접촉부의 제2제조공정에 대해 설명하기 위한 것으로,
(a)도는 상기 제2도의 A-A' 선을 따른 단면도.
(b)도는 상기 제2도의 B-B' 선을 따른 단면도.
제6도는 제1도 내지 제3도에 도시한 접촉부의 제3제조공정에 대해 설명하기 위한 것으로,
(a)도는 상기 제2도의 A-A' 선을 따른 단면도.
(b)도는 상기 제2도의 B-B' 선을 따른 단면도.
제7도는 제1도 내지 제3도에 도시한 접촉부의 제4제조공정에 대해 설명하기 위한 것으로,
(a)도는 상기 제2도의 A-A' 선을 따른 단면도.
(b)도는 상기 제2도의 B-B' 선을 따른 단면도.
제8도는 상기 제1도에 도시한 제1실시예의 변형예에 대해 설명하기 위한 것으로, 반도체 집적회로장치에 있어서의 제1층째의 배선과 제2층째의 배선의 접촉구조를 이들 배선만을 추출하여 도시한 사시도.
제9도는 상기 제1도에 도시한 제1실시예의 변형예에 대해 설명하기 위한 것으로, 반도체 집적회로장치에 있어서의 제1층째의 배선과 제2층째의 배선과의 접촉구조를 도시하는 패턴 평면도.
제10도는 상기 제1도에 도시한 제1실시예의 변형예에 대해 설명하기 위한 것으로,
(a)도는 상기 제9도의 A-A' 선을 따른 단면도.
(b)도는 상기 제9도의 B-B' 선을 따른 단면도.
제11도는 본 발명의 제2실시예에 따른 반도체장치에 대해 설명하기 위한 것으로, 접촉부의 패턴 평면도.
제12도는 본 발명의 제2실시예에 따른 반도체장치에 대해 설명하기 위한 것으로,
(a)도는 상기 제11도에 도시한 패턴의 A-A' 선을 따른 제조공정 도중의 단면도.
(b)도는 상기 제11도의 B-B' 선을 따른 제조공정 도중의 단면도.
제13도는 본 발명의 제3실시예에 따른 반도체장치에 대해 설명하기 위한 것으로, DRAM의 비트선 접촉부에 응용하는 경우의 셀 배치를 개략적으로 도시한 도면.
제14도는 상기 제13도에 도시한 셀의 일례로서 BEST셀에 대해 설명하기 위한 것으로,
(a)도는 1개의 셀 단위의 패턴 평면도.
(b)도는 (a)도의 A-A'을 따른 단면구성도.
제15도는 제12도 및 제13도에 도시한 DRAM에서의 비트선 접촉부에 본 발명을 적용하는 경우에 대해 설명하기 위한 것으로,
(a)도는 제13도의 A-A' 선을 따른 단면에 대응하는 비트선 접촉부의 제2제조공정을 도시한 단면도.
(b)도는 제13도의 B-B' 선을 따른 단면에 대응하는 비트선 접촉부의 제2제조공정을 도시한 단면도.
제17도는 제12도 및 제13도에 도시한 DRAM에서의 비트선 접촉부에 본 발명을 적용하는 경우에 대해 설명하기 위한 것으로,
(a)도는 제13도의 A-A' 선을 따른 단면에 대응하는 비트선 접촉부의 제3제조공정을 도시한 단면도.
(b)도는 제13도의 B-B' 선을 따른 단면에 대응하는 비트선 접촉부의 제3제조공정을 도시한 단면도.
제18도는 제12도 및 제13도에 도시한 DRAM에서의 비트선 접촉부에 본 발명을 적용하는 경우에 대해 설명하기 위한 것으로,
(a)도는 제13도의 A-A' 선을 따른 단면에 대응하는 비트선 접촉부의 제4제조공정을 도시한 단면도.
(b)도는 제13도의 B-B' 선을 따른 단면에 대응하는 비트선 접촉부의 제4제조공정을 도시한 단면도.
제19도는 DRAM에서의 비트선 접촉부에 본 발명을 적용한 경우에 대해 설명하기 위한 것으로,
(a)도는 제13도의 A-A' 선을 따른 단면에 대응하는 비트선 접촉부의 일부 제조공정을 도시한 단면도.
(b)도는 제13도의 B-B' 선을 따른 단면에 대응하는 비트선 접촉부의 일부 제조공정을 도시한 단면도.
제20도는 상기 제17도(b)에 도시한 공정에 있어서, 비트선 접촉부의 에치이 오버(over)한 경우를 도시한 단면도.
제21도는 본 발명의 제5실시예에 따른 반도체장치에 대해 설명하기 위한 것으로, 제20도에 도시한 비트선과 P웰 영역과의 단락을 방지하기 위한 구성예를 도시한 단면도.
제22도는 본 발명의 제6실시예에 따른 반도체장치에 대해 설명하기 위한 것으로, 비트선과 P웰 영역과의 단락을 방지하기 위한 제조공정의 일부를 도시한 단면도.
제23도는 본 발명의 제6실시예에 따른 반도체장치에 대해 설명하기 위한 것으로, 비트선과 P웰 영역과의 단락을 방지하기 위한 제22도에 도시한 제조공정의 다음 공정을 도시하는 단면도.
제24도는 종래의 배선 간의 접촉구조와 그 형성방법에 대해 설명하기 위한 것으로, 반도체 집적회로장치의 접촉부를 추출하여 도시한 패턴 평면도.
제25도는 종래의 배선 간의 접촉구조와 그 형성방법에 대해 설명하기 위한 것으로, 제24도의 A-A' 선을 따른 단면구성도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 11 : 절연막
12-1, 12-2 : 제1층째의 배선 13 : 절연막
14 : 접촉구멍 15 : 절연성 충전부재
16-1, 16-2 : 제2층째의 배선 18 : 레지스트
30 : 반도체기판 31 : 매립 N웰 영역
32 : P웰 영역 33 : 트랜치
34 : 산화막과 질화막의 적층막(ON막)35 : 제1N+형 폴리실리콘층
37 : 제2N+형 폴리실리콘층 38 : 제3N+형 폴리실리콘층
39 : 매립스트랩 40 : STI
41 : 게이트전극 42 : 절연막(BPSG막)
45 : 비트선 46 : 액티브영역
47 : SiN막 48 : 스페이서
49 : N-형 확산층(소오스/드레인영역) 50 : 비트선 접촉부
51 : SOG(절연성 충전부재) 52 : 레지스트
[산업상의 이용분야]
이 발명은 반도체장치 및 그 제조방법에 관한 것으로, 더욱 자세하게는 고집적화된 반도체 집적회로장치에서의 배선 간의 접촉구조와 그 형성방법에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체 집적회로장치에서의 종래의 배선 사이의 접촉구조와 그 형성방법에 대해 제24도 및 제25도를 이용하여 설명한다. 제24도는 반도체 집적회로장치의 접촉부를 추출하여 도시한 패턴 평면도이고, 제25도는 제24도 A-A' 선을 따른 단면구성도이다.
제24도 및 제25도에 있어서, 참조부호 100은 실리콘 등으로 이루어진 반도체 기판이고, 참조부호 101은 필드산화막 등의 절연막이며, 참조부호 102-1, 102-2는 1층째의 배선이고, 참조부호 103은 BPSG 등으로 이루어진 절연막이며, 참조부호 104는 텅스텐 등으로 이루어진 도전성 충전부재(105)로 매립된 접촉구멍이고, 참조부호 106-1, 106-2는 제2층째의 배선이다. 상기 제1층째 배선(102-1)과 제2층째의 배선(106-1)은 상기 도전성 충전부재(105)에 의해 전기적으로 접속되어 있다. 상기 제1층째의 배선(102-1) 및 제2층째의 배선(106-1)에서의 접촉부 주변의 영역은 각각 접촉구멍(104) 형성시의 마스크 일시오차 등에 의한 접속 불량을 방지하기 위해 폭이 넓게 형성되어 있다.
상기 접촉부의 구조는, 예컨대 다음과 같은 제조공정으로 형성되어 있다. 우선, 반도체 기판(100)상에 절연막(101)을 형성한다. 이 절연막(101)이 필드산화막인 경우에는, 예컨대 LOCOS법에 의해 반도체 기판(100)의 표면을 선택산화함으로써 형성한다. 이어서, 상기 절연막(101)상에 폴리실리콘층 등을 퇴적 형성하고, 패터닝을 행하여 제1층째의 배선(102-1, 102-2)을 형성한다. 이어서, 전면에 절연막(103)을 퇴적 형성하고, 리플로우로 혹은 CMP(Chemical Mechanical Polishing) 등의 방법으로 표면을 평탄화한 후, 이 절연막(103)의 상기 배선(102-1)상에 접촉구멍(104)을 형성한다. 그 후, 감압 CVD법 등을 이용하여 상기 접촉구멍(104)내의 배선(102-1)상에 텅스텐 등을 선택성장 혹은 절연막(103)상의 전면에 도전층을 형성한 후, 에칭하여 접촉구멍(104)내에 잔존시킴으로써 접촉구멍(104)을 도전성 충전부재(105)로 매립한다. 그리고, 텅스텐이나 알루미늄 등을 CVD 법이나 스퍼터링법 등을 이용하여 상기 절연막(103)상의 전면에 형성하고, 패터닝하여 제2층째의 배선(106-1, 106-2)을 형성한다.
그러나, 상기와 같은 접촉구조 및 형성방법으로는, 제1층째의 배선과 제2층째의 배선에 각각 접촉부에 있어서 마스크 일치오차를 고려한 일치 여유(△α)가 필요하게 된다. 이 때문에, 디자인룰에 의해 결정되어 있는 최소 치수를 D로 하면, 배선폭이 D, 배선간격이 D+△α로 되고, 집적도의 지표로되는 배선피치는 2D+△α로 된다. 이와 같은 접촉부에서의 마스크 일치 여유(△α)는 고집적화에 방해가 된다.
상기한 바와 같이 종래의 반도체장치 및 그 제조방법으로는, 접촉부에서의 마스크 일치여유가 고집적화의 방해가 된다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 고집적화에 알맞은 배선간의 접촉구조를 갖는 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치 및 그 제조방법은, 제1배선과, 이 제1배선상에 형성된 절연막, 이 절연막의 상기 제1배선상에 형성된 접촉구멍 및, 상기 절연막상에 형성되어 상기 접촉구멍을 매개로 상기 제1배선에 전기적으로 결합되는 제2배선을 갖는 반도체장치에 있어서, 상기 접촉구멍은 상기 제1배선 및 상기 제2배선의 폭보다도 큰 상기 제2배선을 상기 접촉구멍의 측벽 및 바닥부에 형성하고, 상기 접촉구멍의 바닥부에서 상기 제2배선과 상기 제1배선을 전기적으로 결합한 것을 특징으로 한다.
또한, 디자인룰로 결정된 최소 선폭 및 최소 간격으로 제1방향을 따라 평행하게 형성된 복수의 제1배선과, 이들 제1배선상에 형성된 절연막, 상기 제1배선상의 상기 절연막에 형성된 접촉구멍, 상기 절연막상에 디자인룰로 결정된 최소 선폭 및 최소 간격으로 상기 제1방향과 직교하는 제2방향을 따라 평행하게 형성되는 복수의 제2배선을 가지며, 제1배선과 제2배선이 상기 접촉구멍을 매개로 전기적으로 결합되는 반도체장치에 있어서, 상기 접촉구멍의 제1방향과 평행한 변은 상기 제2배선의 선폭보다도 크면서, 상기 제2배선의 선폭 간격의 2배로 상기 제1배선의 선폭을 가한 값보다도 작은 상기 접촉구멍의 제2방향과 평행한 변은 상기 제1배선의 선폭보다도 크면서, 상기 제1배선의 배선간격의 2배로 상기 제1배선의 선폭을 가한 값보다 작은 상기 제2배선을 상기 접촉구멍의 측벽 및 바닥부에 형성하여 상기 접촉구멍의 바닥부의 상기 제2배선과 상기 제1배선을 전기적으로 결합한 것을 특징으로 한다.
또한, 디자인룰로 결정된 최소 선폭 및 최소 간격으로 평행하게 형성된 복수의 제1배선과, 이들 제1배선상에 형성된 절연막, 상기 제1배선상의 상기 절연막에 형성된 접촉구멍, 상기 절연막상에 디자인룰로 결정된 최소 선폭 및 최소 간격으로 상기 제1배선상을 따라 각각 평행하게 형성된 복수의 제2배선을 가지고, 제1배선과 제2배선이 상기 접촉구멍을 매개로 전기적으로 결합되는 반도체장치에 있어서, 상기 접촉구멍의 상기 제1배선 및 제2배선이 직교하는 변은, 상기 제1배선 및 제2배선의 선폭보다도 크면서 상기 제1배선 및 제2배선의 선폭 간격의 2배로 상기 제1배선 및 제2배선의 선폭을 가한 값보다도 작고, 상기 제2배선을 상기 접촉구멍의 측벽 및 바닥부에 형성하여 상기 접촉구멍 바닥부의 상기 제2배선과 상기 제1배선을 전기적으로 결합한 것을 특징으로 한다.
또한, 반도체 기판상에 디자인룰로 결정된 최소 간격으로 형성된 소자분리막과, 상기 반도체 기판의 표면상에 게이트 절연막을 매개로 형성되어 워드선에 접속되는 복수의 게이트전극, 이들 게이트전극 양쪽의 상기 반도체 기판중에 형성되는 소오스/드레인영역, 이 소오스/드레인영역을 피복하는 절연막, 이 절연막에서의 소오스/드레인영역의 한쪽 위의 상기 게이트전극의 일부 및 소자분리막의 일부를 포함하여 형성된 접촉구멍, 소오스/드레인영역의 한쪽에 접속하여 접촉구멍의 측벽 및 바닥부를 덮고 상기 절연막상의 선폭이 접촉 지름보다도 작은 비트선 및, 상기 소오스/드레인영역의 다른 한쪽과 전기적으로 결합된 캐패시터를 구비하는 것을 특징으로 한다.
또한, 소오스/드레인영역의 윗면은 상기 소자분리막의 윗면보다도 윗쪽에 있고, 상기 소오스/드레인영역의 윗면과 상기 소자분리막의 윗면에서 형성되는 단차부보다도 소오스/드레인영역의 깊이가 깊다.
또한, 상기 소오스/드레인영역의 윗면은 상기 소자분리막의 윗면보다도 윗쪽에 있고, 상기소오스/드레인영역의 윗면과 상기 소자분리막의 윗면에서 형성된 단차부보다도 소오스/드레인영역의 깊이가 얕고, 상기 단차부의 측벽에 상기 소오스/드레인영역을 연재시키고 있다.
또한, 제1배선을 형성하는 공정과, 상기 제1배선을 피복하느 제1절연막을 형성하는 공정, 상기 제1배선상의 제1절연막에 제1배선의 폭보다도 큰 접촉구멍을 형성하는 공정, 전면에 제2배선재료를 형성하는 공정, 접촉구멍내를 제2절연막으로 매립하는 공정, 접촉구멍의 지름보다도 작은 폭의 레지스트를 형성하는 공정 및 상기 레지스트 및 상기 제2절연막을 마스크로 하여 상기 제2배선재료를 패터닝하고, 제2배선을 형성하는 공정을 구비한 것을 특징으로 한다.
또한, 제1배선을 형성하는 공정과, 상기 제1배선을 피복하는 제1절연막을 형성하는 공정, 상기 제1배선상의 제1절연막에 제1배선의 폭보다도 큰 접촉구멍을 형성하는 공정, 전면에 제2배선재료를 형성하는 공정, 접촉구멍 바닥부를 충전하도록 접촉구멍의 지름보다 작은 폭의 레지스트를 형성하는 공정, 상기 레지스트를 마스크로 하여 상기 제2배선재료를 패터닝하고, 제2배선을 형성하는 공정을 구비하는 것을 특징으로 한다.
또한, 반도체 기판상에 디자인룰로 결정된 최소 간격으로 소자분리막을 형성하는 공정과, 상기 반도체 기판의 표면상에 게이트절연막을 형성하고, 이 게이트절연막상에 워드선에 접속되는 복수의 게이트전극을 형성하는 공정, 상기 반도체 기판중에 소오스/드레인영역을 형성하는 공정, 상기 소오스/드레인영역을 피복하는 절연막을 형성하는 공정, 상기 소오스/드레인영역의 한쪽 위에 게이트전극의 일부 및 소자분리막의 일부를 포함하는 접촉구멍을 형성하는 공정, 상기 소오스/드레인영역의 한쪽에 접속되어 접촉구멍의 측벽 및 바닥부를 덮고, 상기 절연막상의 선폭이 상기 접촉구멍보다 작은 비트선을 형성하는 공정 및 상기 소오스/드레인영역의 다른 한쪽과 전기적으로 결합된 캐패시터를 형성하는 공정을 구비하는 것을 특징으로 한다.
또한, 상기 접촉구멍을 형성할 때에 상기 소자분리막의 일부를 동시에 에칭하여 노출한 반도체 기판의 측벽에 연재하는 소오스/드레인영역을 형성하는 공정을 더 구비한다.
[작용]
상기와 같이 구성된 본 발명의 반도체장치 및 그 제조방법에 의하면, 제1배선 및 제2배선에서의 접촉부에 마스크 일치오차에 의한 접촉불량을 방지하기 위한 여유가 불필요하게 되므로 고집적화가 도모된다.
또한, 제1배선과 제2배선이 직교하는 방향으로 형성되어 있는 경우에 제1배선상의 절연막에 접촉구멍을 형성할 때, 마스크 오차가 발생하더라도 접촉구멍 크기의 여유 범위내에 있다면, 제1배선과 제2배선 사이에서 확실한 접촉이 이루어진다. 또한, 제2배선을 패터닝할 때에 마스크 오차가 생기더라도 상기 여유 범위내에 있다면, 제1배선과 제2배선을 확실하게 접촉할 수 있다. 게다가, 마스크일치 여유가 필요한 것은 접촉구멍뿐이고, 제1배선과 제2배선을 각각 디자인룰로 결정되는 최소 선폭 및 최소 간격으로 형성할 수 있다. 따라서, 고집적화에 알맞은 배선간의 접촉구조를 갖는 반도체장치를 제공할 수 있다.
또한, 제1배선과 제2배선이 평행한 방향으로 형성되어 있는 접촉부에서도 제2항과 같은 작용 효과를 얻을 수 있다.
또한, DRAM에서의 비트선 접촉부를 형성할 때, 소오스/드레인영역과 비트선과의 접촉부에 마스크 일치오차에 의한 여유가 불필요하게 되므로 각각 디자인룰로 결정된 최소 선폭 및 최소 간격으로 형성할 수 있다. 고집적화가 요구되고, 디자인룰의 한계로 형성되는 DRAM 등의 반도체 기억장치에 특히 알맞다.
또한, 에칭 오버량을 예상하여 보다 깊게 소오스/드레인영역을 형성하므로 비트선과 반도체 기판의 단락을 방지할 수 있다.
또한, 비트선과 반도체 기판의 사이에 소오스/드레인영역이 개재되므로 접촉구멍의 형성시에 소자분리막이 오버에칭된 경우에도 비트선과 반도체 기판의 단락을 방지할 수 있다.
또한, 제1배선과 제2배선을 패터닝할 때, 이들 배선에는 마스크 일치오차에 대한 여유를 고려할 필요가 없고, 디자인룰에 의해 결정된 최소 선폭 및 최소 간격으로 패터닝할 수 있기 때문에, 고집적화가 도모된다. 또한, 접촉구멍내를 절연물로 피복하고 있으므로써, 제2배선의 패터닝시에 이 제2배선이 다른 상태로 에칭되는 것을 방지할 수 있다.
또한, 접촉구멍내를 절연물로 피복하는 공정이 불필요하게 되기 때문에, 제7항에서의 제조방법보다도 공정의 간략화가 도모된다.
또한, DRAM에서의 비트선 접촉부를 형성하는 공정에 있어서, 소오스/드레인영역과 비트선의 접촉부에 마스크 일치오차에 의한 여유가 불필요하게 되므로 각각 디자인룰로 결정된 최소 선폭 및 최소 간격으로 제조할 수 있다. 이로써, 고집적화가 요구되고, 디자인룰의 한계로 형성되는 DRAM 등의 반도체 기억장치의 제조에 알맞다.
또한, 비트선의 형성 시에, 형성되는 비트선과 반도체 기판과의 사이에 소오스 또는 드레인영역이 개재되므로써 접촉구멍의 형성시에 소자분리막이 오버에칭된 경우에도 단락을 방지할 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도 내지 제3도는 각각 본 발명의 제1실시예에 따른 반도체장치에 대해 설명하기 위한 것으로, 제1도는 반도체 집적회로장치에의 제1층째의 배선과 제2층째의 배선의 접촉부의 구조를 이들 배선만을 추출하여 도시하는 사시도이고, 제2도는 상기 접촉부의 패터닝 평면도이며, 제3도(a)는 상기 제2도에서의 A-A' 선을 따른 단면도이고, 제3도(b)는 상기 제2도의 B-B' 선을 따른 단면도이다. 도시한 바와 같이, 제1도 내지 제3도에서는 제1층째의 배선과 제2층째의 배선이 직교하는 방향으로 형성되는 접촉부를 도시하고 있다.
제1도 내지 제3도에 있어서, 참조부호 10은 실리콘 등으로 이루어진 반도체 기판, 참조부호 11은 필드산화막의 절연막, 참조부호 12-1, 12-2는 1층째의 배선, 참조부호 13은 BPSG 등으로 이루어진 절연막, 참조부호 14는 접촉구멍, 참조부호 15는 SOG(Spin On Glass) 등으로 이루어진 절연성 충전부재, 참조부호 16-1, 16-2는 제2층째의 배선이다. 제1도 내지 제3도에 도시한 바와 같이, 제2층째의 배선(16-1)은 접촉구멍(14)의 바닥부 및 측벽부에서 상기 절연막(13)상에 연장설치되어 있고, 접촉구멍(14)의 바닥부에서 상기 제1배선의 배선(12-1)과 접촉하는 것에 의해 제1층째의 배선(12-1)과 제2층째의 배선(16-1)이 전기적으로 접속되어 있다. 상기 접촉구멍(14)에는 마스크오차 등에 의한 접속불량을 방지하기 위해 △α만큼 합친 여유가 마련되어 있다. 즉, 상기 각 배선(12-1, 12-2, 16-1, 16-2)의 폭을 각각 D로 하면, 접촉구멍(14)의 각변은 D+2△α이다.
이와 같은 구성에 의하면, 각 배선(12-1, 12-2, 16-1, 16-2)의 선폭 및 간격은 각각 디자인룰에 의해 결정되어 있는 최소 칫수(D)이고, 배선(12-1, 16-1)에는 마스크 일치여유(△α)는 불필요하게 된다. 이로써, 배선피치는 2D로 되고, 고집적화에 알맞은 배선간의 접촉구조로 된다. 제1도 내지 제3도에 도시한 구성에 있어서, 접촉구멍(14)에는 마스크 일치여유(△α)가 필요하고, 도시하지 않은 인접한 접촉구멍과의 사이에는 최소 치수(D)에 더해 상기 마스크 일치여유(△α)가 필요하게 되지만, 제24도 및 제25도에 도시한 구성에서도 이점은 같다.
다음으로, 상술한 접촉부의 형성방법에 대해 제4도(a), (b) 내지 제7도 (a), (b)를 참조하여 상세히 설명한다. 제4도(a) 내지 제7도(a)는 각각 상기 제2도의 A-A' 선을 따른 단면의 제조공정을 순차로 도시하고 있고, 제4도(b) 내지 제7도(b)는 각각 상기 제2도의 B-B' 선을 따른 단면의 제조공정을 순차로 도시하고 있다.
우선, 제4도(a) 및 제4도(b)에 도시한 바와 같이, 반도체 기판(10)상에 절연막(11)을 형성한다. 이 절연막(11)이 필드산화막인 경우에는 예컨대 LOCOS법을 이용하여 반도체 기판(10)의 표면을 선택 산화한다. 상기 절연막(11)상에 폴리실리콘 등으로 이루어진 도전층을 퇴적 형성하고, 패터닝하여 제1층째의 배선(12-1, 12-2)을 형성한다. 이어서, 전면에 절연막(13)을 퇴적 형성하여 리플로우 혹은 CMP 등의 방법으로 표면을 평탄화한다.
그 후, 제5도(a) 및 제5도(b)에 도시한 바와 같이, 상기 절연막(13)의 상기 배선(12-1)상에 RIE 등의 이방성 에칭법에 의해 접촉구멍(14)을 형성한다. 이 접촉구멍(14)의 각 변에는 마스크 일치오차에 의한 접촉불량을 방지하기 위해 각 배선(12-1, 12-2, 16-1, 16-2)의 폭(D)에 대해 좌우로 △α의 여유를 미리 예상하고 있다. 즉, 접촉구멍(14)의 제1층째의 배선(12-1)과 교차하는 2개의 변의 폭(W1)은 각각 이 배선(12-1)의 폭(D)보다 2△α만큼 넓고, 제2층째의 배선(16-1)과 교차하는 2개의 변의 폭(W2)은 이 배선(16-1)의 폭(D)보다 2△α만큼 넓다.
그런 다음, CVD법에 의해 전면에 텅스텐 등의 도전층을 퇴적 형성하고, 예컨대 SOG 등의 절연성 충전부재(15)로 접촉구멍(14)을 매립하면 제6도(a) 및 제6도(b)에 도시한 바와 같이 된다.
이어서, 제7도(a) 및 제7도(b)에 도시한 바와 같이, 절연막(13)과, 배선(16-1, 16-2) 및, 절연성 충전부재(15)상에 레지스트(18)를 도포하고, 노광 및 현상 등의 처리를 행하여 패터닝용의 마스크를 형성한다. 이 마스크를 이용하여 RIE 등의 이방성 에칭법으로 상기 도전층을 패터닝하여 제2층째의 배선(16-1, 16-2)을 형성한다. 이로써, 제1도 내지 제3도에 도시한 바와 같은 접촉구멍이 형성되었다.
이와 같은 제조방법에 의하면, 제1층째의 배선(12-1)상의 절연막(13)에 접촉구멍(14)을 형성할 때, 마스크오차가 발생하여도 ±△α 이내라면 제2층째의 배선(16-1)과의 사이에서 확실한 접촉이 이루어진다. 또한, 제2층째의 배선(16-1)을 패터닝할 때에 마스크오차가 발생하여도 ±△α 이내라면 제1층째의 배선(12-1)과 제2층째의 배선(16-1)을 확실하게 접촉할 수 있다. 게다가, 마스크 일치여유(△α)가 필요한 것은 접촉구멍(14)뿐이고, 제1층째의 배선(12-1, 12-2)과 제2층째의 배선(16-1, 16-2)을 각각 디자인룰로 결정되는 최소 폭 및 최소 피치로 형성할 수 있다. 따라서, 고집적화에 알맞은 배선간의 접촉구조를 갖는 반도체장치의 제조방법을 제공할 수 있다.
한편, 상기 제1실시예에서는, 제1층째의 배선(12-1, 12-2)과 제2층째의 배선(16-1, 16-2)이 직교하는 방향으로 배치되어 있는 경우를 예로 들어 설명하였지만, 제8도 내지 제10도에 도시한 바와 같이 제1층째의 배선(12-1, 12-2)과 제2층째의 배선(16-1, 16-2)이 평행한 방향으로 배치되어 있는 경우도 마찬가지이고, 같은 작용 효과를 얻을 수 있다.
제8도는 반도체 집적회로 장치에서의 제1층째의 배선(12-1)과 제2층째의 배선(16-1)의 접촉부 구조를 이들 배선만을 추출하여 도시한 사시도.
제9도는 상기 접촉부의 패터닝 평면도, 제10도(a)는 상기 제9도 A-A' 선을 따른 단면도.
제10도(b)는 상기 제9도의 B-B' 선을 따른 단면도이다. 제8도 내지 제10도에 있어서, 상기 제1도 내지 제3도와 동일 부분에는 같은 부호를 붙여 그 상세한 설명은 생략한다.
제11도 및 제12도(a), (b)는 각각 본 발명의 제2실시예에 따른 반도체장치에 대해 설명하기 위한 것으로, 제11도는 접촉부의 패턴 평면도.
제12도(a)는 상기 제11도에 도시한 패턴의 A-A' 선을 따른 제조공정 도중의 단면도.
제12도(b)는 제11도의 B-B' 선을 따른 제조공정 도중의 단면도이다.
상기 제1실시예에 있어서는, 접촉구멍(14)내를 절연성 충전부재(15)로 매립한 것에 대해 이 제2실시예에서는 절연성 충전부재로 매립하지 않고, 접촉구멍(14)내에 제2층째의 배선(16-1)을 형성하고 있다.
이와 같은 접촉구멍을 형성할 때에, 제2층째의 배선이 되는 도전층을 전면에 형성하는 공정, 즉 제4도(a), (b) 및 제5도(a), (b)에 도시한 공정 후, 전면에 도전층을 형성하는 공정까지는 앞서 말한 제1실시예와 같다.
그런 다음, 제12도(a), (b)에 도시한 바와 같이 접촉구멍(14)내를 절연성 충전부재로 매립하지 않고서 레지스트(18)을 도포하고, 노광 및 현상 등의 처리를 행하여 제2층째의 배선(16-1, 16-2)을 패터닝하기 위한 마스크를 형성한다. 이어서, 상기 레지스트(18)를 마스크로 하여 RIE 등의 이방성 에칭을 행하고, 도전층을 패터닝하여 제2층째의 배선(16-1, 16-2)을 형성한다.
이러한 제조방법으로는, 제12도(b)에 도시한 바와 같이, 레지스트(18)와 접촉구멍(14)의 간격은 최소 치수보다 충분히 작으므로, 리소그래피 공정에 있어서 해상 한계 이하이고, 미노광 부분이 남는다. 이 미노광 부분은 제2층째의 배선(16-2)에서의 접촉구멍(14)의 바닥부 영역이 에칭되는 것을 막는 역할을 한다. 이로써 접촉구멍(14)을 절연성 충전부재로 매립하지 않아도 제2층째의 배선(16-1, 16-2)의 형성시에 레지스트(18)로 접촉구멍내를 마스크할 수 있기 때문에, 절연성 충전부재(15)로 매립된 것과 같은 패터닝을 행할 수 있다.
따라서, 상술한 제11도 및 제12(a), (b)에 도시한 구성 및 제조방법에 있어서도 제1실시예와 같은 작용 효과를 얻을 수 있다.
한편, 상기 제2실시예와 같은 구성 및 제조방법이라도 제1실시예에 있어서의 제8도 내지 제10도에 도시한 경우와 마찬가지로 제1층째의 배선(12-1, 12-2)과 제2층째의 배선(16-1, 16-2)이 평행한 방향을 따라 형성되어 있는 접촉부에 적용 가능한 것은 물론이다.
이어서, 본 발명을 DRAM의 비트선 접촉부에 응용하는 예에 대해 설명한다. 제13도는 DRAM의 셀 배치를 모식적으로 도시한 것이다. 제13도에 있어서, 참조부호 21은 캐패시터, 참조부호 22는 워드선, 참조부호 23은 비트선 접촉부를 나타내고 있다. 파선으로 두른 영역(24)은 1개의 셀 단위이다.
이런 종류의 DRAM셀 구조로서는 1993 IEDM(Technical Digest, pp627-630)에, 256M 비트의 BEST(BuriEd STrap)셀이 기재되어 있다.
제14도를 이용하여 이 BEST셀에 대해 간단하게 설명한다. 제14도(a)는 1개의 셀 단위의 패터닝 평면도, 제14도(b)는 제14도(a)의 A-A' 선을 따른 단면구성도이다. 제14도에 있어서, 참조부호 30은 반도체 기판, 참조부호 31은 매립웰 영역, 참조부호 32는 P웰 영역, 참조부호 33은 트랜치, 참조부호 34는 산화막과 질화막과의 적층막(ON막), 참조부호 35는 제1N+형 폴리실리콘층, 참조부호 36은 산화막칼라, 참조부호 37은 제2N+형 폴리실리콘층, 참조부호 38은 제3N+형 폴리실리콘층, 참조부호 39는 매립스트랩, 참조부호 40은 STI(Shallow Trench Isolation), 참조부호 41은 워드선으로 되는 게이트전극(폴리실리콘층), 참조부호 42는 BPSG 등으로 이루어진 절연막, 참조부호 43은 비트선 접촉부, 참조부호 44는 제4N+형 폴리실리콘층, 참조부호 45는 비트선, 참조부호 46은 액티브영역, 참조부호 47은 SiN막, 참조부호 48은 SiN막으로 이루어진 스페이서이다.
상기 구성의 BEST셀은 다음과 같은 제조공정으로 형성된다. 우선, 반도체 기판(30)중에 매립N웰 영역(31) 및 P웰 영역(32)을 형성하고, 이 기판(30)에 트랜치(33)를 형성한다. 이어서, 트랜치(33)의 내벽에 ON막(34)을 형성하고, 제1N+형 폴리실리콘층(35)으로 충전한다. 이로써, 상기 ON막(34)을 캐패시터 절연막, N+형 폴리실리콘층(35)과 매립N웰 영역(31)을 각각 전극으로 하는 캐패시터가 형성된다. 이어서, 상기 폴리실리콘층(35)을 P웰 영역(32)과 N웰 영역(31)과의 계면에서 아래 방향까지 에칭하여 N+형 폴리실리콘층(35)상에 산화막칼라(36)를 형성한다. 이어서, 트랜치(33)를 제2N+형 폴리실리콘층(37)으로 매립하고, P웰 영역(32)의 표면에서 아래 방향까지 에칭한다. 계속해서 N+형 폴리실리콘층(38)을 형성함과 더불어 매립 스트랩(39)을 형성한다. STI(40)를 형성하고 기판상에 도시하지 않은 게이트 절연막을 매개로 워드선이 되는 게이트전극(폴리실리콘; 41)을 형성한다. 전면에 BPSG막 등의 절연막(42)을 형성하여 리플로우 혹은 CMP 등의 방법으로 표면을 평탄화한 후, 게이트전극(41)에 대해 자기정합적으로 비트선 접촉부(접촉구멍 ; 43)을 형성하고, 제4N+형 폴리실리콘층(44)으로 매립한다. 그리고, 상기 절연막(42)상에 도전층을 형성하여 패터닝함으로써 비트선(45)을 형성한다. 상기 비트선(45)은 상기 폴리실리콘층(44)을 매개로 소오스/드레인영역으로서 기능하는 N_형 확산층(49)과 전기적으로 접속된다.
이어서, 상기 제14도에 도시한 DRAM에서의 비트선 접촉부에 본 발명을 적용하는 경우에 대해 제15도(a), (b) 내지 제18도(a), (b)를 참조하면서 상세히 설명한다. 제15도 내지 제18도에 도시한 비트선 접촉부는 인접하는 2개의 셀로 공용되어 있고, 이 비트선 접촉부에 접속된 2개의 선택 MOS 트랜지스터를 추출하여 도시하고 있다. 제15도(a) 내지 제18도(a)는 각각 제13도에 도시한 패터닝의 A-A' 선을 따른 단면에 대응하는 비트선 접촉부를 제조공정 순으로 도시하고 있다. 또한, 제15도(b) 내지 제18도(b)는 각각 같은 제13도의 B-B'을 따른 단면에 대응하는 비트선 접촉부를 제조공정 순으로 도시하고 있다.
STI(40)를 형성하는 공정까지는 제14도를 이용하여 설명한 종래의 제조 공정과 같다(제15도(a), (b)). P웰 영역(32)상에 도시하지 않은 게이트 절연막을 형성한 후, N+형 폴리실리콘층 및 SiN막을 순차 퇴적 형성하고, 패터닝하여 게이트전극(41)을 형성한다. 상기 게이트전극(41)상에는 SiN막(47)이 남는다. 패터닝한 게이트전극(41) 및 SiN막(47)을 마스크로 하여 P웰 영역(32)상에 불순물을 이온주입하고, 소오스/드레인영역으로서 기능하는 N-형 확산층(49)을 형성한다. 이 후, 게이트전극(41) 및 SiN막(47)의 측벽부에 SiN막으로 이루어진 스페이서(48)를 형성한다. 계속해서 전면에 BPSG막(42)을 퇴적 형성하고, 표면을 평탄화한다(제16도(a), (b)). 비트선 접촉용의 마스크를 이용하여 RIE법으로 상기 BPSG막(42) 및 SiN막(47)의 선택 에칭을 행하고, 비트선 접촉부(접촉구멍 ; 50)을 형성한다. 이어서, 예컨대 텅스텐 혹은 텅스텐/티탄나이트라이드/티탄의 적층막(45)을 전면에 형성한다(제17도(a), (b)).
이후는 전술한 제1실시예와 마찬가지로 SOG(51)에 의해 비트선 접촉부(50)내를 매립하고, 레지스트(52)를 마스크로 하여 RIE법에 의해 상기 적층막을 패터닝하며, 비트선(45)을 형성한다(제18도(a), (b)).
한편, 상기 실시예에서는 비트선 접촉부(50)내를 SOG(51)로 매립하였지만, 상술한 제2실시예와 마찬가지로 비트선 접촉부(50)를 매립하지 않고, 제19도 (a), (b) 에 도시한 바와 같이 레지스트(52)로 마스크하여 비트선(45)을 패터닝하여도 좋다.
제20도는 상기 제16도(b)에 도시한 공정 후의 절연막(42)의 에칭 공정에 있어서, 비트선 접촉부(50)의 에칭이 오버된 경우를 도시하고 있다. 오버 에칭한 상태에서 비트선(45)을 형성하면 비트선(45)이 노출된 P웰 영역(32)과 단락되어 버린다. 그래서, 이와 같은 단락을 막기 위해 제21도에 도시한 제5실시예에서는 N-형 확산층(소오스/드레인영역 ; 49)을 에칭오버량을 미리 예상하여 미리 깊게 형성하고 있다.
제22도 및 제23도는 각각 상기 비트선(45)과 P웰 영역(32)의 단락을 방지하기 위한 다른 예를 도시하고 있다. 이 제6실시예에서는, 제22도에 도시한 바와 같이 비트선 접촉부(50)의 형성 후, 실선 및 사선으로 표시한 바와 같이 비트선 접촉부(50)내에 기울려서 2회의 이온주입을 실시함으로써 N-형 확산층(49)을 P웰 영역(32)의 돌출부의 상면뿐만 아니라, 측벽부에도 형성하고 있다. 이로써, 제23도에 도시한 바와 같이 비트선(45)과 P웰 영역(32)의 노출부와의 사이에 N-형 확산층(53)이 개재되므로 단락을 방지할 수 있다.
상술한 바와 같이 본 발명의 배선 간의 접촉구조 및 그 제조방법으로는 제2도에 도시한 바와 같이 제1층째의 배선(12-1, 12-2), 제2층째의 배선(16-1, 16-2) 모두 배선 폭 및 배선 간격을 디자인룰로 결정된 최소 치수(D)로 할 수 있으므로, 집적도의 지표가 되는 배선 피치는 2D로 되고, 고집적화에 알맞다. 접촉구멍(14) 형성을 위한 패턴의 마스크 일치여유(△α)는 접촉저항 즉 제1층째의 배선과 제2층째의 배선의 접촉면적의 일치오차에 따르지 않고 일정하게 되도록 마련한 것으로, 배선 피치에 미치는 영향은 없다. 제2실시예에서는 제1실시예에 비해 제조공정을 간략화할 수 있기 때문에 낮은 비용의 반도체장치를 형성할 수 있다는 효과도 얻을 수 있다. 또한, 제3실시예에서는 설명한 바와 같이 DRAM에 적용한 경우 최선단 디바이스이기 때문에, 고집적화 및 저비용화의 효과는 보다 크다. 더욱이, 제5실시예에서는 비트선과 P웰 영역간의 단락을 방지할 수 있다는 효과를 얻을 수 있고, 제6실시예에서는 N-형 확산 깊이(Xj)를 깊게 하지 않으며, 비트선과 P웰 영역간의 단락을 막는다는 각별한 효과를 얻을 수 있다.
한편, 본 발명은 앞서 말한 각 실시예에 한정되는 것이 아니라, 요지를 이탈하지 않는 범위에서 여러 가지로 변형하여 실시할 수 있는 것은 물론이다.
또한, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로 본원 발명의 기술적인 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
상술한 바와 같이 본 발명에 의하면, 고집적화에 알맞은 배선간의 접촉구조를 갖는 반도체장치 및 그 제조방법을 얻을 수 있다.

Claims (10)

  1. 제1배선(12-1)과, 이 제1배선상에 형성되는 절연막(13), 이 절연막의 상기 제1배선상에 형성되는 접촉구멍(14) 및, 상기 절연막상에 형성되어 상기 접촉구멍을 매개로 상기 제1배선에 전기적으로 결합되는 제2배선(16-1)을 갖춘 반도체장치에 있어서, 상기 접촉구멍은 상기 제1배선 및 상기 제2배선의 폭보다도 크고, 상기 제2배선을 상기 접촉구멍의 측벽 및 바닥부에 형성하여 상기 접촉구멍의 바닥부에서 상기 제2배선과 상기 제1배선을 전기적으로 결합한 것을 특징으로 하는 반도체장치.
  2. 디자인룰로 결정된 최소 선폭 및 최소 간격으로 제1방향을 따라 평행하게 형성된 복수의 제1배선(12-1, 12-2)과, 이들 제1배선상에 형성되는 절연막(13), 상기 제1배선상의 상기 절연막에 형성되는 접촉구멍(14) 및, 상기 절연막상에 디자인룰로 결정된 최소 선폭 및 최소 간격으로 상기 제1방향과 직교하는 제2방향을 따라 평행하게 형성되는 복수의 제2배선(16-1, 16-2)을 갖추고, 제1배선과 제2배선이 상기 접촉구멍을 매개로 전기적으로 결합되는 반도체장치에 있어서, 상기 접촉구멍의 제1방향과 평행한 변은 상기 제2배선의 선폭보다도 크면서 상기 제2배선의 배선 간격의 2배에 상기 제2배선의 선폭을 더한 값보다 작고, 상기 접촉구멍의 제2방향과 평행한 변은 상기 제1배선의 선폭보다 크면서 상기 제1배선의 배선 간격의 2배에 상기 제1배선의 선폭을 더한 값보다 작으며, 상기 제2배선을 상기 접촉구멍의 측벽 및 바닥부에 형성하여 상기 접촉구멍의 바닥부의 상기 제2배선과 상기 제1배선을 전기적으로 결합한 것을 특징으로 하는 반도체장치.
  3. 디자인룰로 결정되는 최소 선폭 및 최소 간격으로 평행하게 형성된 복수의 제1배선(12-1, 12-2)과, 이들 제1배선상에 형성되는 절연막(13), 상기 제1배선상의 상기 절연막에 형성되는 접촉구멍(14) 및, 상기 절연막상에 디자인룰로 결정된 최소 선폭 및 최소 간격으로 상기 제1배선상을 따라 각각 평행하게 형성되는 복수의 제2배선(16-1, 16-2)을 갖추고, 제1배선과 제2배선이 상기 접촉구멍을 매개로 전기적으로 결합되는 반도체장치에 있어서, 상기 접촉구멍의 상기 제1배선 및 제2배선과 직교하는 변은 상기 제1배선 및 제2배선의 선폭보다도 크면서 상기 제1배선 및 제2배선의 배선간격의 2배에 상기 제1배선 및 제2배선의 선폭을 더한 값보다 작고, 상기 제2배선을 상기 접촉구멍의 측벽 및 바닥부에 형성하여 상기 접촉구멍의 바닥부의 상기 제2배선과 상기 제1배선을 전기적으로 결합한 것을 특징으로 하는 반도체장치.
  4. 반도체 기판(10)상에 디자인룰로 결정된 최소 간격으로 형성된 소자 분리막(40)과, 상기 반도체 기판의 표면상에 게이트 절연막을 매개로 형성되어 워드선에 접속되는 복수의 게이트전극(41), 이들 게이트전극 양쪽의 상기 반도체 기판중에 형성되는 소오스/드레인영역(49), 이 소오스/드레인영역을 피복하는 절연막(42), 이 절연막에서의 소오스/드레인영역의 한쪽 위에 상기 게이트전극의 일부 및 소자분리막의 일부를 노출하도록 형성된 접촉구멍(43), 소오스/드레인영역의 한쪽에 접속하고, 접촉구멍의 측벽 및 바닥면을 덮으며, 상기 절연막상의 선폭이 접촉 지름보다 작은 비트선(45) 및, 상기 소오스/드레인영역의 다른 한쪽과 전기적으로 결합된 캐패시터를 구비한 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 소오스/드레인영역(49)의 상면은 상기 소자분리막(40)의 상면보다도 윗쪽에 있고, 상기 소오스/드레인영역의 상면과 상기 소자분리막의 상면에서 형성되는 단차보다도 소오스/드레인영역의 깊이가 깊은 것을 특징으로 하는 반도체장치.
  6. 제4항에 있어서, 상기 소오스/드레인영역(49)의 상면은 상기 소자분리막(40)의 상면보다도 윗쪽에 있고, 상기소오스/드레인영역의 상면과 상기 소자분리막의 상면에서 형성된 단차부 보다도 소오스/드레인영역의 깊이가 얕으며, 상기 단차부의 측벽에 상기 소오스/드레인영역을 연재시킨 것을 특징으로 하는 반도체장치.
  7. 제1배선을 형성하는 공정과, 상기 제1배선을 피복하는 제1절연막을 형성하는 공정, 상기 제1배선상의 제1절연막에 제1배선의 폭보다도 큰 접촉구멍을 형성하는 공정, 전면에 제2배선 재료를 형성하는 공정, 접촉구멍내를 제2절연막으로 매립하는 공정, 접촉구멍의 지름보다 작은 폭의 레지스트를 형성하는 공정 및, 상기 레지스트 및 상기 제2절연막을 마스크로 하여 상기 제2배선재료를 패터닝하여 제2배선을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1배선을 형성하는 공정과, 상기 제1배선을 피복하는 제1절연막을 형성하는 공정, 상기 제1배선상의 제1절연막에 제1배선의 폭보다도 큰 접촉구멍을 형성하는 공정, 전면에 제2배선재료를 형성하는 공정, 접촉구멍 바닥부를 충전하도록 접촉구멍의 지름보다도 작은 폭의 레지스트를 형성하는 공정 및, 상기 레지스트를 마스크로 하여 상기 제2배선재료를 패터닝하여 제2배선을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  9. 반도체 기판상에 디자인룰로 결정된 최소 간격으로 소자분리막을 형성하는 공정과, 상기 반도체 기판의 표면상에 게이트 절연막을 형성하고, 이 게이트 절연막상에 워드선에 접속되는 복수의 게이트전극을 형성하는 공정, 상기 반도체 기판중에 소오스/드레인영역을 형성하는 공정, 상기 소오스/드레인영역을 피복하는 절연막을 형성하는 공정, 상기 소오스/드레인영역의 한쪽 위에 게이트전극의 일부 및 소자분리막의 일부를 포함하는 접촉구멍을 형성하는 공정, 상기 소오스/드레인영역의 한쪽에 접속되고, 접촉구멍의 측벽 및 바닥부를 덮으며, 상기 절연막상의 선폭이 상기 접촉구멍보다도 작은 비트선을 형성하는 공정 및 상기 소오스/드레인영역의 다른 한쪽과 전기적으로 결합된 캐패시터를 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 접촉구멍을 형성할 때에, 상기 소자분리막의 일부를 동시에 에칭하여 노출한 반도체 기판의 측벽에 연재하는 소오스/드레인영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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