KR100506772B1 - 어플리케이션 특정 이벤트 기반의 반도체 메모리 테스트시스템 - Google Patents

어플리케이션 특정 이벤트 기반의 반도체 메모리 테스트시스템 Download PDF

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    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor

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Abstract

본 발명에 의한 반도체 장치를 테스트하기 위한 반도체 테스트 시스템은 다수의 상이한 테스터 모듈과, 테스트 중인 장치 내의 대상 메모리에 특정된 알고리즘을 발생시키는 알고리즘 패턴 발생기(ALPG)를 가져서, 저비용의 어플리케이션 특정 메모리 테스트 시스템을 얻을 수 있다. 이 반도체 테스트 시스템은 그 성능이 서로 다른 둘 이상의 테스터 모듈과 메모리에 특정된 알고리즘 패턴을 생성하는 ALPG 모듈, 테스터 모듈들과 ALPG 모듈의 조합을 수용하는 테스트 시스템 메인 프레임, 테스터 모듈들과 테스트 중인 장치를 전기적으로 접속하는 테스트 픽스쳐(fixture), 상기 테스트 중인 장치를 탑재하는 상기 테스트 픽스쳐 상에 설치된 퍼포먼스 보드, 및 테스터 버스를 통해 테스터 모듈과 통신함으로써 테스트 시스템의 전체적인 동작을 제어하는 호스트 컴퓨터를 포함한다.

Description

어플리케이션 특정 이벤트 기반의 반도체 메모리 테스트 시스템{APPLICATION SPECIFIC EVENT BASED SEMICONDUCTOR MEMORY TEST SYSTEM}
본 발명은 대규모 집적(LSI:Large Scale Integrated) 회로와 같은 반도체 집적 회로를 테스트하는 반도체 테스트 시스템에 관한 것으로, 특히 이벤트 기반의 테스터 구조를 갖는 저비용의 반도체 테스트 시스템에 관한 것이고, 특정 유형의 메모리 장치를 전용으로 테스트하도록 구성되어 있다. 본 발명의 이벤트 기반의 반도체 메모리 테스트 시스템은 동일하거나 다른 성능을 갖는 다수의 테스터 모듈과 테스트될 대상 메모리 장치에 특정된 알고리즘 테스트 패턴을 발생시키는 알고리즘 패턴 발생 모듈을 자유롭게 조합함으로써 형성되고, 이에 따라 저비용의 테스트 시스템을 달성할 수 있다. 테스트 시스템의 메인 프레임에 설치된 테스터 모듈과 알고리즘 패턴 발생 모듈 뿐만 아니라, 테스트 중인 메모리에 고유한 기능 모듈이 테스트 픽스쳐에 설치될 수 있어서, 메모리 테스팅과 이 메모리 테스팅과 관련된 특정 처리 모두를 행할 수 있는 메모리 테스트 시스템을 형성할 수 있다.
도 1은 반도체 집적 회로("테스트 중인 장치(Device Under Test)" 또는 "DUT")를 테스트하는 종래의 기술에서 IC 테스터로도 불리는 반도체 테스트 시스템의 일예를 나타내는 개략 블록도이다.
도 1의 예에서, 테스트 프로세서(11)는 테스터 버스를 통해 테스트 시스템의 동작을 제어하는 반도체 테스트 시스템 내에 설치된 전용 프로세서이다. 테스트 프로세서(11)로부터의 패턴 데이터에 기초하여, 패턴 발생기(12)는 타이밍 데이터와 파형 데이터를 타이밍 발생기(13)와 웨이브 포매터(14)에 각각 제공한다. 테스트 패턴은 패턴 발생기(12)로부터의 파형 데이터와 타이밍 발생기(13)로부터의 타이밍 데이터를 사용하여 웨이브 포매터(14)에 의해 발생되고, 이 테스트 패턴은 드라이버(15)를 통해 테스트 중인 장치(DUT)(19)에 공급된다.
테스트 중인 장치(DUT)(19)가 메모리 장치인 경우에, DUT에 적용되는 테스트 패턴은 어드레스 데이터, 기입 데이터, 및 제어 데이터로 구성된다. DUT의 소정 어드레스에 소정의 데이터를 기입한 후에, 이 어드레스 내의 데이터는 판독되어 상기 메모리내의 데이터가 기입데이터와 동일한지를 판정한다.
더 구체적으로, DUT(19)로부터의 판독된 데이터는 소정의 임계 전압 레벨을 참조하여 아날로그 비교기(16)에 의해 논리 신호로 변환된다. 이 논리 신호는 논리(패턴) 비교기(17)에 의해 패턴 발생기(12)로부터의 기대값 데이터(기입 데이터)와 비교된다. 이 논리 비교의 결과는 상기 DUT(19)의 어드레스에 대응하는 실패 메모리(18)에 저장되어 이후에 실패 분석 단계에서 사용된다. 이와 같은 메모리 테스트에서, 테스트 중인 메모리 장치에 기입하고 판독하는 어드레스 데이터 및 기입 데이터는 수학적 알고리즘에 기초한 시퀀스에 의해 발생된 패턴일 수도 있다. 이와 같은 패턴 발생 알고리즘은 테스트 중인 특정 메모리 장치의 물리적 구조와 테스트 목적에 따라 선택될 것이다.
상기한 회로 구성은 반도체 테스트 시스템의 각 테스트 핀에 제공된다. 따라서, 대규모 반도체 테스트 시스템은 256 테스트 핀 내지 2048 테스트 핀과 같은 다수의 테스트 핀들을 갖고, 도 1에 각각 도시되어 있는 회로 구성이 동일한 수로 포함되므로, 실제의 반도체 테스트 시스템은 대규모 시스템이 된다. 도 2는 이와 같은 반도체 테스트 시스템의 외형의 일예를 나타낸다. 이 반도체 테스트 시스템은 기본적으로 메인 프레임(22), 테스트 헤드(24), 및 워크 스테이션(26)으로 구성된다.
워크 스테이션(26)은 예를 들면, 테스트 시스템과 사용자 사이의 인터페이스로서 기능하는 그래픽 사용자 인터페이스(GUI)가 설치된 컴퓨터이다. 이 테스트 시스템의 동작, 테스트 프로그램들의 생성, 및 이 테스트 프로그램들의 실행은 이 워크 스테이션(26)을 통해 행해진다. 이 메인 프레임(22)은, 각각이 도 1에 도시된 테스트 프로세서(11), 패턴 발생기(12), 타이밍 발생기(13), 웨이브 포매터(14), 및 비교기(17)를 갖는 많은 테스트 핀을 포함한다.
테스트 헤드(24)는, 각각이 도 1에 도시된 핀 전기부(20)를 갖는 많은 인쇄 회로 기판들을 포함한다. 드라이버(15), 아날로그 비교기(16), 및 테스트 중인 장치의 핀들을 스위칭하는 스위치들(도시되지 않음)이 이 핀 전기부(20)에 제공된다. 테스트 헤드(24)는 예를 들면, 핀 전기부(20)를 형성하는 인쇄 회로 기판이 방사상으로 배열되어 있는 원통형이다. 테스트 헤드(24)의 상면 상에, 테스트 중인 장치(19)가 퍼포먼스 보드(28)의 중심 주위의 테스트 소켓에 삽입된다.
핀 전기부(20)와 퍼포먼스 보드(28) 사이에는, 그를 통해 전기 신호들을 전송하는 접점 기구인 핀 (테스트) 픽스쳐(27)가 설치되어 있다. 이 핀 픽스쳐(27)는 핀 전기부(20)와 퍼포먼스 보드(28)를 전기적으로 접속하는 포고-핀(pogo-pin)과 같은 많은 컨택터를 포함한다. 상기한 바와 같이, 테스트 중인 장치(19)는 핀 전기부로부터 테스트 패턴을 수신하고 응답 출력 신호를 생성한다.
종래의 반도체 테스트 시스템에서는, 테스트 중인 장치에 제공될 테스트 패턴을 생성하기 위하여, 사이클 기반 포맷으로 불리는 것에 의해 기술되는 테스트 데이터가 사용되었다. 이 사이클 기반 포맷에서, 각 테스트 패턴 내의 각 변수는 반도체 테스트 시스템의 각 테스트 사이클(테스터 속도)과 관련하여 정의된다. 더 구체적으로, 테스트 사이클(테스터 속도) 설명, 파형(파형, 에지 타이밍의 종류) 설명, 및 테스트 데이터 내의 벡터 설명들은 특정 테스트 사이클내의 테스트 패턴을 특정한다.
테스트 중인 장치의 설계 단계에서, 컴퓨터 이용 설계(CAD; computer aided design) 환경 하에서, 그 결과의 설계 데이터는 테스트 벤치를 통한 논리 시뮬레이션 처리에 의해 평가된다. 그런데, 이와 같이 테스트 벤치를 통해 얻어진 설계 평가 데이터는 이벤트 기반의 포맷으로 기술된다. 이 이벤트 기반의 포맷에서는, "0"에서 "1" 또는 "1"에서 "0"과 같은 특정 테스트 패턴내의 각 변화점(이벤트)이 시간 경과를 참고로 하여 기술된다. 이 시간 경과는 예를 들면, 소정의 기준점으로부터의 절대 시간 길이 또는 2개의 인접 이벤트 사이의 상대적인 시간 길이에 의해 정의된다.
본 발명의 발명자는 사이클 기반 포맷의 테스트 데이터를 사용하는 테스트 패턴 형성과 이벤트 기반 포맷의 테스트 데이터를 사용하는 테스트 패턴 형성 사이의 비교를 미국 특허 출원 제 09/340,371호에 개시하였다. 본 발명의 발명자는 또한, 새로운 개념의 테스트 시스템으로서 이벤트 기반의 테스트 시스템을 제안하였다. 이 이벤트 기반의 테스트 시스템의 구조 및 동작에 대해서는 본 발명의 동일한 양수인 소유의 미국 특허 출원 제09/406,300호에 상세히 설명되어 있다.
상기한 바와 같이, 이 반도체 테스트 시스템에서는, 테스트 핀의 수보다 많거나 동일한 많은 인쇄 회로 기판 등이 제공되어 전체적으로 매우 큰 시스템이 생기게 된다. 이와 같은 종래의 반도체 테스트 시스템에서는, 인쇄 회로 기판 등이 서로 동일하다.
예를 들면, 500MHz의 테스트 속도와 80피코세컨드의 타이밍 정확도와 같은, 고속 및 고 해상도 반도체 테스트 시스템에서, 이 모든 테스트 핀용 인쇄 회로 기판들은 각각이 이 테스트 속도와 타이밍 정확도를 만족시킬 수 있는 동일한 고성능을 갖는다. 따라서, 종래의 반도체 테스트 시스템은 불가피하게 비용이 매우 많이 드는 시스템이 된다. 또한, 각 테스트 핀에 동일한 회로 구조가 사용되기 때문에, 테스트 시스템은 단지 한정된 유형의 테스트만을 행할 수 있다.
예를 들면, 메모리 장치를 테스트하는 반도체 테스트 시스템에서, 테스트 중인 메모리에 적용될 알고리즘 테스트 패턴을 생성하는 알고리즘 패턴 발생기(ALPG)는 예상 메모리 장치에 대해 임의의 유형의 패턴을 생성할 수 있도록 구성된다. 그러나, 메모리 장치에 가장 적합한 알고리즘 패턴은 메모리 장치의 유형에 따라 다르다. 따라서, 테스트될 메모리의 유형이 한정될 경우에는, 이와 같은 알고리즘 패턴 발생기는 테스트에 절대 사용되지 않을 기능들도 포함하게 되어 전체적인 비용을 증가시킨다.
또한, 종래의 반도체 테스트 시스템에서는, 알고리즘 패턴 발생기(ALPG)가 테스트 중인 메모리 장치에 직접 적용되는 알고리즘 테스트 패턴을 발생시킨다. 이 상황에서는, 테스트 패턴이 속도, 즉 테스트 중인 메모리의 실제 동작 속도의 속도로 발생되어야 한다. 따라서, 알고리즘 패턴 발생기(ALPG)는 알고리즘 테스트 패턴을 고속으로 발생시킬 수 있도록 설계되어야 하고, 따라서 비용이 더욱 증가하게 된다.
종래의 반도체 테스트 시스템이 상기한 바와 같이 모든 테스트 핀들에 대해 동일한 회로 구성을 설치하고, 그 결과 상이한 회로 구성을 가짐으로써 동시에 둘 이상의 다른 종류의 테스트를 행할 수 없는 이유 중 하나는, 테스트 시스템이 사이클 기반 테스트 데이터를 사용함으로써 테스트 패턴을 발생시키도록 구성되어 있다는 점이다. 사이클 기반의 개념을 사용하여 테스트 패턴을 생성할 때에는, 소프트웨어 및 하드웨어는 복잡해지는 경향이 있고, 따라서 테스트 시스템을 훨씬 더 복잡하게 하는 테스트 시스템 내의 상이한 회로 구성 및 관련 소프트웨어를 포함하는 것이 실제로 불가능하다. 또한, 이런 이유 때문에, 메모리 장치 테스트를 위한 알고리즘 패턴 발생기(ALPG)가 고속 동작을 달성하고 모든 유형의 메모리 장치에 대해 테스트 패턴을 발생시키는 것이 필요하다.
상기한 이유를 더 명확하게 설명하기 위해, 도 3에 도시된 파형을 참조하여 사이클 기반의 포맷의 테스트 데이터를 사용하는 테스트 패턴 형성과 이벤트 기반의 포맷의 테스트 데이터를 사용하는 테스트 패턴 형성 사이의 간단한 비교를 한다. 보다 상세한 비교는 본 발명의 동일 양수인 소유의 상기 미국 특허 출원에 개시되어 있다.
도 3의 예는 대규모 집적 회로(LSI)의 설계 단계에서 행해진 논리 시뮬레이션의 결과인 데이터에 기초하여 테스트 패턴이 생성되는 경우를 나타낸다. 이 결과의 데이터는 덤프 파일(dump file)(37)에 저장된다. 덤프 파일(37)의 출력은 설계된 LSI 장치의 입출력의 변화를 나타내고 예를 들면, 파형(31)을 표현하는 도 3의 우측 하단에 도시된 디스크립션(38)을 갖는 이벤트 기반 포맷의 데이터로 구성된다.
이 예에서는, 파형(31)에 의해 도시된 것과 같은 테스트 패턴은 상기와 같은 디스크립션을 사용하여 형성되는 것으로 가정한다. 파형(31)은 핀(테스터 핀 또는 테스트 채널)(Sa, Sb)에서 각각 생성될 테스트 패턴을 나타낸다. 파형을 기술하는 이벤트 데이터는 셋 에지(San, Sbn) 및 이들의 타이밍(예를 들면 기준점으로부터의 시간 길이)과, 리셋 에지(Ran, Rbn) 및 이들의 타이밍으로 구성된다.
사이클 기반의 개념에 기초한 종래의 반도체 테스트 시스템에서 사용될 테스트 패턴을 생성하기 위해서는, 테스트 데이터가 테스트 사이클(테스터 속도), 파형(파형의 유형 및 그 에지 타이밍), 및 벡터로 구분되어야 한다. 이와 같은 디스크립션의 일예가 도 3의 중앙 및 좌측에 도시되어 있다. 사이클 기반의 테스트 패턴에서는, 도 3의 좌측부에 파형(33)에 의해 도시된 바와 같이, 테스트 패턴이 각 테스트 사이클(TS1, TS2, TS3)로 구분되어 각 테스트 사이클마다 파형과 타이밍(지연 시간)을 정의한다.
이와 같은 파형, 타이밍 및 테스트 사이클에 대한 데이터 디스크립션의 일예는 타이밍 데이터(테스트 플랜)(36)에 도시되어 있다. 파형의 논리 "1", "0", 또는 "Z"의 일예는 벡터 데이터(패턴 데이터)(35)에 도시되어 있다. 예를 들면, 타이밍 데이터(36)에서, 테스트 사이클은 "속도(rate)"에 의해 기술되어 테스트 사이클들간의 시간 간격을 정의하고, 파형은 RZ(리턴 투 제로), NRZ(넌-리턴 투 제로), 및 XOR(배타적 OR)에 의해 기술된다. 또한, 각 파형의 타이밍은 대응 테스트 사이클의 소정의 에지로부터의 지연 시간에 의해 정의된다.
상기에서와 같이, 종래의 반도체 테스트 시스템은 사이클 기반의 공정 하에서 테스트 패턴을 생성하기 때문에, 패턴 발생기, 타이밍 발생기, 및 웨이브 포매터에서의 하드웨어 구조가 복잡해지는 경향이 있고, 따라서 이와 같은 하드웨어에서 사용될 소프트웨어도 또한 복잡해진다. 또한, 모든 테스트 핀들(상기 예에서 Sa, Sb 등)은 공통 테스트 사이클에 의해 정의되기 때문에, 테스트 핀들 사이에서 상이한 사이클의 테스트 패턴을 동시에 발생시키는 것은 불가능하다.
따라서, 종래의 반도체 테스트 시스템에서는, 모든 테스트 핀들에서 동일한 회로 구성이 사용되고, 상이한 회로 구조의 인쇄 회로 기판을 내장하는 것은 불가능하다. 결과적으로, 아날로그 블록 테스트 및 디지털 블록 테스트와 같이 상이한 테스트를 병렬 형식으로 동시에 행하는 것은 불가능하다. 또한, 예를 들면, 고속형 테스트 시스템도 (고 전압 및 큰 진폭 발생 회로 및 드라이버 금지 회로 등과 같은) 저속 하드웨어 구성을 포함할 필요가 있고, 따라서, 고속 성능은 이와 같은 테스트 시스템에서는 완전히 향상될 수 없다.
이와 대조적으로, 이벤트 기반의 방법을 사용하여 테스트 패턴을 생성하기 위해서는, 매우 간단한 하드웨어와 소프트웨어 구조를 필요로 하여, 단지 이벤트 메모리에 저장된 셋/리셋(set/reset) 데이터 및 관련 타이밍 데이터를 판독하는 것이 필요할 뿐이다. 또한, 각 테스트 핀은 테스트 사이클 및 각종의 관련 데이터보다는 내부에 임의의 이벤트가 있는지 여부와 상관없이 동작할 수 있고, 따라서 상이한 기능과 주파수 범위의 테스트 패턴이 동시에 생성될 수 있다.
상기한 바와 같이, 본 발명의 발명자는 이벤트 기반의 반도체 테스트 시스템을 제안하였다. 이 이벤트 기반의 테스트 시스템에서는, 하드웨어 및 관련 소프트웨어가 구조 및 내용면에서 매우 간단하기 때문에, 내부의 테스트 핀들 사이에서 상이한 하드웨어 및 소프트웨어를 갖는 전체 테스트 시스템을 형성할 수 있다. 또한, 각 테스트 핀은 다른 것과 무관하게 동작할 수 있으므로, 기능과 주파수 범위가 서로 다른 둘 이상의 테스트가 병렬 형식으로 동시에 행해질 수 있다. 이벤트 기반의 테스트 시스템은 높은 융통성(flexibility)을 가지므로, 테스트 중인 장치내의 메모리 블록과 논리 블록을 동시에 테스트할 수 있다. 또한, 테스트될 메모리 장치의 유형과 테스트 목적에 특정된 저비용의 이벤트 기반의 메모리 테스트 시스템을 달성할 수 있다.
따라서, 본 발명의 목적은 테스트 핀에 대응하는 상이한 성능의 테스터 모듈과 테스트 픽스쳐에서 특정 어플리케이션에 대해 사용될 기능 모듈을 가짐으로써 특정 어플리케이션 전용의 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 핀에 대응하는 논리 테스터 모듈과 메모리 테스터 모듈의 임의의 조합을 가짐으로써 프로세서 코어 및 메모리 코어 등을 갖는 시스템 IC(시스템-온-칩) 내의 상이한 기능 코어들을 병렬로 동시에 테스트할 수 있는 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 핀에 대응하는 상이한 성능의 테스터 모듈과 특정 어플리케이션을 위해 설계된 알고리즘 패턴 발생기 모듈을 내장함으로써 테스트 중인 메모리 장치의 유형 또는 테스트 목적에 따라 구성될 수 있는 간단하면서도 저비용의 반도체 메모리 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 핀에 대응하는 상이한 성능의 테스터 모듈, 특정 어플리케이션을 위해 설계된 알고리즘 패턴 발생기, 및 테스트 중인 메모리 장치와 특정한 관련을 갖는 기능 모듈을 포함함으로써 테스트 중인 메모리 장치의 유형 또는 테스트 목적에 따라 구성될 수 있는 간단하면서도 저비용의 반도체 메모리 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 핀에 대응하는 상이한 성능의 테스터 모듈과, 필드 프로그램 가능한 게이트 어레이(FPGA)에 의해 구성된 알고리즘 패턴 발생기 모듈을 포함함으로써 테스트 중인 메모리 장치의 유형 또는 테스트 목적에 따라 구성될 수 있는 간단하면서도 저비용의 반도체 메모리 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은, 메인 프레임 내에 상이한 핀 개수와 성능의 테스터 모듈들을 자유롭게 수용하기 위해 테스트 시스템 메인 프레임과 테스트 모듈 사이의 인터페이스 사양(specificaition)이 표준화된, 테스트 핀에 대응하는 상이한 성능의 테스터 모듈을 갖는 반도체 메모리 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 중인 반도체 장치를 저비용으로 테스트할 수 있고 또한 장래의 필요를 충족하도록 그 성능을 강화할 수 있는 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 반도체 메모리 테스트 시스템은 그 성능이 서로 다른 둘 이상의 테스터 모듈과, 테스트 중인 메모리 장치에 특정된 알고리즘 패턴을 발생시키는 알고리즘 패턴 발생기(ALPG) 모듈과, 둘 이상의 테스터 모듈과 ALPG 모듈의 조합을 내부에 설치하는 테스트 시스템 메인 프레임과, 상기 테스터 모듈들과 테스트 중인 장치를 전기적으로 접속하는, 상기 테스트 시스템 메인 프레임 상에 제공되는 테스트 픽스쳐(fixture)와, 상기 테스트 중인 메모리 장치에 특정되고 상기 테스트 중인 메모리 장치의 테스트 결과와 관련된 기능을 행하기 위해 상기 테스트 픽스쳐에 제공되는 기능 모듈과, 테스터 버스를 통해 상기 테스터 모듈 및 상기 ALPG 모듈과 통신함으로써 상기 테스트 시스템의 전체적인 동작을 제어하는 호스트 컴퓨터를 포함한다.
본 발명의 반도체 메모리 테스트 시스템은 특정 메모리 장치 또는 테스트 목적에 필요한 알고리즘 패턴만을 발생시키도록 설계된 ALPG 모듈을 이용한다. 따라서, 본 발명에서는, 테스터 모듈과 ALPG 모듈의 다양한 조합이 선택적으로 구성될 수 있고, 이에 따라 테스트 중인 대상 메모리 장치에 특정된 저비용의 테스트 시스템을 얻을 수 있다.
본 발명의 반도체 메모리 테스트 시스템에서는, 테스터 모듈과 테스트 중인 장치를 전기적으로 접속하는 테스트 픽스쳐에 기능 모듈이 설치되고, 이와 같은 테스트 픽스쳐는 테스트될 장치 또는 의도된 목적에 기초하여 다른 테스트 픽스쳐로 치환된다. 테스터 모듈은, 호스트 컴퓨터의 제어 하에서 각각이 테스트 패턴을 대응하는 장치 핀에 제공하고 테스트 중인 장치의 응답 출력을 평가하는 다수의 테스터 보드로 구성된다.
본 발명의 이벤트 기반의 메모리 테스트 시스템에서는, 특정 어플리케이션에 대해 전용으로 설계된 기능 모듈이 테스트 픽스쳐(핀 픽스쳐)에 설치된다. 따라서, 이 테스트 시스템은 테스트 중인 메모리 장치에 특정된 기능 뿐만 아니라 테스트 중인 메모리 장치내의 메모리 셀의 복구와 같은 테스트 결과와 관련된 기능도 얻을 수 있다. 그 결과로서, 테스트 중인 메모리 장치에 따라 테스트 픽스쳐를 치환함으로써, 간단한 구조 및 저비용의 반도체 메모리 테스트 시스템이 달성될 수 있다.
본 발명의 반도체 메모리 테스트 시스템에서는, 각 테스트 핀이 서로 독립적으로 동작할 수 있다. 따라서, 둘 이상의 테스트 핀 그룹들은 상기 장치내의 상이한 장치들 또는 상이한 블록들에 대한 테스트를 병렬로 동시에 행할 수 있다.. 따라서, 논리 코더 및 메모리 코어와 같은, 시스템 온 칩 IC 내의 다수의 상이한 기능 블록(코어)들이 병렬로 동시에 테스트될 수 있다.
본 발명의 반도체 테스트 시스템은 모듈 구조를 가지므로, 테스트될 장치의 종류와 테스트의 목적에 따라 원하는 테스트 시스템이 자유롭게 구성될 수 있다. 또한, 이벤트 기반 테스트 시스템의 하드웨어는 매우 감소될 수 있는 동시에 테스트 시스템용 소프트웨어는 매우 간소화될 수 있다. 따라서, 상이한 능력 및 성능의 테스터 모듈들이 동일한 테스트 시스템에 함께 설치될 수 있다. 또한, 이 이벤트 기반의 테스트 시스템의 전체적인 물리적 사이즈는 상당히 감소될 수 있고, 그 결과 비용의 또 다른 감소, 플로어 공간 감소 및 관련 비용 절감이 가능하다.
본 발명의 실시예를 도 4-9를 참조하여 설명한다. 도 4는 그 안에 메모리 블록과 논리 블록을 내장한 반도체 장치를 테스트하는 본 발명의 반도체 테스트 시스템의 기본 구조를 나타내는 블록도이다. 본 예에서 테스트 중인 반도체 장치내의 메모리 블록은 여분의 메모리 셀이 결함 메모리 셀로 치환될 수 있고 이에 의해 결함 메모리 셀이 존재하는 경우에도 메모리 블록을 복구할 수 있는 복구 능력을 갖는 것으로 가정한다.
본 발명의 반도체 테스트 시스템에서, 테스트 헤드(테스터 메인 프레임)는 하나 이상의 모듈러 테스터(이하 "테스터 모듈")가 선택적으로 내부에 설치되도록 구성된다. 설치될 테스터 모듈들은 테스터 핀의 수에 따른 다수의 동일 테스터 모듈이거나, 고속 모듈 HSM 및 저속 모듈 LSM과 같은 상이한 테스터 모듈들의 조합이 될 수 있다. 메모리 테스팅을 필요로 하는 테스트 중인 장치에 대해, 상기 메모리 테스팅을 위해 특별히 배치될 테스터 모듈(135)이 도 7a, 도 7b에 도시된 바와 같이 테스트 시스템 내에 포함될 수도 있다.
이후에 도 6을 참조하여 설명되는 바와 같이, 각 테스터 모듈에는 다수의 이벤트 테스터 보드(43), 예를 들면 8 테스터 보드가 제공된다. 또한, 각 이벤트 테스터 보드는 32 테스터 핀에 대해 32 이벤트 테스터 등과 같이 다수의 테스터 핀에 대응하는 다수의 이벤트 테스터(66)를 포함한다. 따라서, 도 4의 예에서, 이벤트 테스터 보드(431)는 장치 테스트의 메모리 블록을 처리하는 반면 다른 이벤트 테스터 보드(43)는 장치 테스트의 논리 블록을 처리한다.
도 4의 테스트 시스템에서, 다수의 이벤트 테스터 보드(43)는 시스템 버스(64)를 통해 테스트 시스템의 호스트 컴퓨터인 테스터 제어기(41)에 의해 제어된다. 상기한 바와 같이, 예를 들면 8개의 이벤트 테스터 보드(43)가 하나의 테스터 모듈에 설치될 수 있다. 도 4에 도시되지는 않았지만, 통상적으로, 본 발명의 테스트 시스템은 도 6에 도시된 바와 같이 이와 같은 둘 이상의 테스터 모듈로 구성된다.
도 4의 테스트 시스템에서, 이벤트 테스터 보드(43)는 테스트 패턴(테스트 신호)을 테스트 중인 장치(19)에 인가하고, 테스트 패턴으로부터 결과된 테스트 중인 장치로부터의 응답 신호를 조사한다. 이 예에서, 테스트 중인 메모리의 여분의 메모리부의 메모리 셀들을 테스트 결과에 기초하여 테스트 중인 메모리의 결함 메모리 셀들로 치환하기 위해서, 복구 모듈(48)이 테스트 시스템에 제공된다. 후술하는 바와 같이, 이와 같은 기능 모듈은 테스트 시스템의 테스트 픽스쳐(핀 픽스쳐)에 설치된다.
각 이벤트 테스터 보드(43)는 일예로 32 채널용 이벤트 테스터(661-6632), 인터페이스(53), 프로세서(67) 및 메모리(68)를 포함한다. 각 이벤트 테스터(66)는 테스터 핀에 대응하고, 동일한 테스터 보드 내의 다른 것과 동일한 내부 구조를 갖는다. 이 예에서, 이벤트 테스터(66)는 이벤트 메모리(60), 이벤트 실행부(47), 드라이버/비교기(61) 및 테스트 결과 메모리(57)를 포함한다.
이벤트 메모리(60)는 테스트 패턴을 생성하기 위한 이벤트 데이터를 저장한다. 이벤트 실행부(47)는 이벤트 메모리(60)로부터의 이벤트 데이터에 기초하여 테스트 패턴을 생성한다. 이 테스트 패턴은 드라이버/비교기(61)를 통해 테스트 중인 장치(DUT)(19)에 공급된다. 테스트 중인 장치의 메모리 블록에 대한 테스트 패턴이 알고리즘 시퀀스인 경우에, 알고리즘 패턴 발생기(ALPG) 모듈(도 7a, 도 7b)이 이 시스템에서 사용된다. 따라서, ALPG 모듈은 알고리즘 테스트 패턴을 발생시키기 위해 이벤트 데이터를 이벤트 메모리에 제공한다.
도 5는 이벤트 테스터 보드(43) 내의 이벤트 테스터(66)의 구성의 일예를 보다 상세하게 나타내는 블록도이다. 이벤트 기반 테스트 시스템에 관한 설명은 본 발명의 동일 양수인 소유의 미국 특허 출원 제09/406,300호 뿐만 아니라 미국 특허 출원 제09/259,401호에 상세히 설명되어 있다. 도 5에서, 도 4의 것과 동일한 블록은 동일한 참조 부호로 표기된다.
인터페이스(53)와 프로세서(67)는 시스템 버스(64)를 통해 테스터 제어기 또는 호스트 컴퓨터(41)(도 4)에 접속된다. 인터페이스(53)는 예를 들면 테스터 제어기(41)로부터의 데이터를 이벤트 테스터 보드 내의 레지스터(도시되지 않음)에 전송하여 이벤트 테스터를 테스트 중인 장치의 입출력 핀에 할당하는데 사용된다. 예를 들면, 호스트 컴퓨터(41)가 그룹 할당 어드레스를 시스템 버스(64)에 전송하는 경우에, 인터페이스(53)는 그룹 할당 어드레스를 해석하고 호스트 컴퓨터로부터의 데이터를 특정된 이벤트 테스터 보드 내의 레지스터에 저장되도록 한다.
프로세서(67)는 예를 들면 각 이벤트 테스터 보드(43)에 제공되고, 이벤트(테스트 패턴)의 생성, 테스트 중인 장치로부터의 출력 신호의 평가, 및 실패 데이터의 획득을 포함하는 이벤트 테스터 보드(43)의 동작을 제어한다. 프로세서(67)는 각 테스터 보드 마다 또는 수개의 테스터 보드 마다 제공될 수 있다. 또한, 프로세서(67)는 이벤트 테스터 보드(43)에 항상 설치될 필요는 없고, 동일한 제어 기능이 테스터 제어기(41)에 의해 이벤트 테스터 보드에 바로 만들어질 수 있다.
어드레스 제어기(58)는 예를 들면, 가장 간단한 경우에, 프로그램 카운터이다. 어드레스 제어기(58)는 실패 데이터 메모리(57)와 이벤트 메모리(60)에 공급된 어드레스를 제어한다. 이벤트 타이밍 데이터는 테스트 프로그램으로서 호스트 컴퓨터로부터 이벤트 메모리(60)로 전송되어 저장된다.
이벤트 메모리(60)는 각 이벤트의 타이밍("1"에서 "0"으로 및 "0"에서 "1"로의 변경점)을 정의하는 상기한 이벤트 타이밍 데이터를 저장한다. 예를 들면, 이벤트 타이밍 데이터는, 하나는 기준 클럭 사이클의 정수배를 나타내는 반면 다른 하나는 기준 클럭 사이클의 분수를 나타내는 2개의 유형의 데이터로서 저장된다. 바람직하게는, 이벤트 타이밍 데이터는 이벤트 메모리(60)에 저장되기 전에 압축된다.
도 5의 예에서, 도 4의 이벤트 실행부(47)는 압축해제부(62), 타이밍 카운트/스케일링 로직(63), 및 이벤트 발생기(64)로 구성된다. 압축해제부(62)는 이벤트 메모리(60)로부터의 압축 타이밍 데이터를 압축해제(재생)한다. 타이밍 카운트/스케일링 로직(63)은 이벤트 타이밍 데이터를 합산하거나 변경함으로써 각 이벤트의 시간 길이 데이터를 생성한다. 시간 길이 데이터는 소정의 기준점으로부터의 시간 길이(지연 시간)에 의해 각 이벤트의 타이밍을 표현한다.
이벤트 발생기(64)는 시간 길이 데이터에 기초하여 테스트 패턴을 생성하고 이 테스트 패턴을 드라이버/비교기(61)를 통해 테스트 중인 장치(DUT)(19)에 제공한다. 따라서, 테스트 중인 장치(DUT)(19)의 특정 핀은 그로부터의 응답 출력을 평가함으로써 테스트된다. 드라이버/비교기(61)는 주로 도 4에 도시된 바와 같이, 특정 장치 핀에 인가될 테스트 패턴을 구동하는 드라이버와 테스트 패턴으로부터의 결과인 장치 핀의 출력 신호의 전압 레벨을 판정하고 그 출력 신호를 기대 논리 데이터와 비교하는 비교기로 구성된다.
상기에서 요약한 이벤트 테스터에서, 테스트 중인 장치에 인가된 입력 신호와 테스트 중인 장치의 출력 신호와 비교되는 기대 신호는 이벤트 기반 포맷의 데이터에 의해 생성된다. 이벤트 기반 포맷에서, 입력 신호와 기대 신호의 변경점에 대한 정보는 동작 정보(셋 및/또는 리셋) 및 시간 정보(특정점으로부터의 시간 길이)로 구성된다.
상기한 바와 같이, 종래의 반도체 테스트 시스템에서는, 이벤트 기반 구조에 필요한 것보다 적은 메모리 용량을 요구하는 사이클 기반 방법이 사용되었다. 이 사이클 기반 테스트 시스템에서는, 입력 신호 및 기대 신호의 시간 정보가 사이클 정보(속도 신호) 및 지연 시간 정보로 구성된다. 입력 신호 및 기대 신호의 동작 정보는 파형 데이터 및 패턴 데이터로 구성된다. 이 구성에서, 지연 시간 정보는 한정된 수의 데이터에 의해서만 정의될 수 있다. 또한, 융통성을 갖는 패턴 데이터를 생성하기 위해서, 테스트 프로그램은 많은 루프, 점프, 및/또는 서브루틴을 포함하여야 한다. 따라서, 종래의 테스트 시스템은 복잡한 구조 및 동작 과정을 필요로 한다.
이벤트 기반 테스트 시스템에서는, 이와 같은 종래의 사이클 기반 테스트 시스템의 복잡한 구조 및 동작 과정이 불필요하고, 따라서 테스트 핀의 개수를 용이하게 증가시키거나 동일한 테스트 시스템 내에 다른 성능의 테스트 핀을 포함할 수 있다. 이벤트 기반 테스트 시스템은 큰 용량의 메모리를 필요로 하지만, 이와 같은 메모리 용량의 증가는, 메모리 밀도의 증가 및 메모리 비용의 감소가 오늘날 급속하게 계속적으로 달성되고 있기 때문에 중요한 문제가 아니다.
상기에서와 같이, 이벤트 기반 테스트 시스템에서는, 각 테스트 핀 또는 각 테스트 핀의 그룹이 테스트 동작을 다른 것과 독립적으로 행할 수 있다. 결과적으로, 논리 코어 및 메모리 코어와 같은 다수의 기능 블록(코어)을 갖는 시스템-온-칩 IC를 테스트할 때와 같이, 다수의 다른 종류의 테스트가 행해져야 할 경우에, 이와 같은 다른 종류의 테스트가 병렬 방식으로 동시에 행해질 수 있다. 또한 이와 같은 다른 종류의 테스트의 시작 및 종료 타이밍이 독립적으로 설정될 수 있다.
도 6은 본 발명의 다수의 테스터 모듈을 포함함으로써 상이한 성능으로 분류된 테스트 핀을 갖는 반도체 테스트 시스템을 성립시키는 개략도이다.
테스트 헤드(124)에는 예를 들면, 테스트될 장치의 유형인, 테스트 헤드에 접속된 테스트 픽스쳐(127)의 핀의 개수와, 테스트될 장치의 핀의 개수에 따른 다수의 테스터 모듈이 제공된다. 후술하는 바와 같이, 테스트 픽스쳐(127)와 테스터 모듈 사이의 인터페이스 (접속) 사양은 어떤 테스터 모듈도 테스트 헤드(시스템 메인 프레임) 내의 임의의 위치에 설치될 수 있도록 표준화된다.
테스트 픽스쳐(127)는 테스터 모듈과 퍼포먼스 보드(128)를 전기적 및 기계적으로 접속하는 포고-핀(pogo-pin)과 같은 다수의 탄성 커넥터를 포함한다. 테스트 중인 장치(19)는 퍼포먼스 보드(128) 상의 테스트 소켓에 삽입되고, 이에 의해 반도체 테스트 시스템과 전기적 통신을 성립시킨다. 도 6에 도시되지 않고 도 7a 및 도 7b에 도시되었지만, 본 발명에서, 의도된 테스트에 특정된 기능 모듈(메모리 복구용 복구 모듈(48) 등)이 테스트 픽스쳐(127)에 설치된다. 따라서, 본 발명에서의 테스트 픽스쳐(127)는 테스트될 장치의 유형과 같은 특정 테스트 어플리케이션에 고유하게 설계된다.
퍼포먼스 보드(128)는 테스트 픽스쳐(127) 상에 제공된다. 테스트 중인 장치(DUT)(19)는 예를 들면, 퍼포먼스 보드(128) 상의 테스트 소켓에 삽입되어, 반도체 테스트 시스템과 전기적 통신을 수립시킨다. 상기한 바와 같이, 도 4에 도시된 바와 같은 메모리 복구 모듈(48)은 테스트 픽스쳐에 설치되지만, 테스트 중인 장치(DUT)(19)와 유사한 방식으로 퍼포먼스 보드(128) 상에 탑재될 수도 있다.
복구 모듈(48)에는 테스트 중인 메모리 장치 내의 여분의 메모리부의 구조에 관한 데이터가 제공된다. 메모리 테스트의 결과로서 테스트 중인 메모리 장치 내의 메모리 셀에서 결함이 발견된 경우에, 복구 모듈(48)은 결함 메모리 셀을 여분의 메모리부 내의 메모리 셀로 치환함으로써 테스트 중인 메모리 장치를 복구한다. 따라서, 복구 모듈(48)은 메모리 셀들을 치환하고 복구 처리를 실행하는데 유효한 처리를 결정한다. 통상적으로, 이러한 복구 처리는 메모리 장치에 특정된 소정의 규칙에 기초하여 메모리 장치 내의 회로 패턴을 잘라냄으로써 행해진다. 테스트 중인 특정 메모리 장치에 대한 복구 처리는 전기 펄스에 의해 회로 패턴을 잘라내는 것을 포함하므로, 메모리 복구 모듈(48)은 이와 같은 전기 펄스를 생성하는 드라이버를 포함한다.
테스터 모듈(125) 각각은 소정 수의 핀 그룹을 갖는다. 예를 들면, 하나의 고속 모듈 HSM은 128개의 테스트 핀(테스트 채널)에 대응하는 인쇄 회로 기판을 설치하는 반면, 하나의 저속 모듈 LSM은 256 테스트 핀에 대응하는 인쇄 회로 기판을 설치한다. 이 개수들은 예시적인 목적으로만 개시된 것으로 다양한 다른 수의 테스트 핀도 가능하다.
상기한 바와 같이, 각 테스터 모듈의 인쇄 회로 기판 각각은 테스트 패턴을 생성하고 이것을 퍼포먼스 보드(128)를 통해 테스트 중인 장치(19)의 대응 핀에 인가하는 이벤트 테스터를 갖는다. 상기 테스트 패턴에 응답하는 테스트 중인 장치(19)의 출력 신호들은 퍼포먼스 보드(128)를 통해 테스터 모듈의 이벤트 테스터 보드에 전송되어 테스트 중인 장치의 통과/실패를 결정하기 위해 기대 신호들과 비교된다.
각 테스터 모듈에는 인터페이스 (커넥터)(126)가 제공된다. 이 커넥터(126)는 테스트 픽스쳐(127)의 표준 사양에 맞도록 구성된다. 예를 들면, 테스트 픽스쳐(127)의 표준 사양에서는, 커넥터 핀의 구조, 핀들의 임피던스, 핀들 간의 거리(핀 피치), 및 핀들의 상대적인 위치가 대상 테스트 헤드에 대해 상세되어 있다. 모든 테스터 모듈에 대해 표준 사양과 맞는 인터페이스(커넥터)(126)를 사용함으로써, 테스터 모듈의 각종 조합의 테스트 시스템들이 자유롭게 성립될 수 있다.
본 발명의 구성으로 인해, 테스트 중인 장치에 맞는 최적 비용 성능의 테스트 시스템이 구성될 수 있다. 또한, 테스트 시스템의 성능 향상이 하나 이상의 테스트 모듈을 치환함으로써 달성될 수 있고, 따라서 테스트 시스템의 전체적인 수명이 증가될 수 있다. 또한, 본 발명의 테스트 시스템은 그 성능이 서로 다른 다수의 테스트 모듈을 수용할 수 있고, 따라서, 테스트 시스템의 소망의 성능이 대응하는 테스트 모듈에 의해 바로 달성될 수 있다. 따라서, 테스트 시스템의 성능이 용이하고 직접적으로 향상될 수 있다.
도 7a 및 7b는 메모리 장치를 테스트하도록 구성된 반도체 테스트 시스템의 예들을 나타내는 블록도이다. 도 7a 및 7b 둘 다의 예에서, 테스트 시스템은 상기 테스트 중인 장치의 논리 블록과 메모리 블록이 동시에 테스트되도록 구성된다. 도 7a 및 7b의 예에서도, 복구 모듈(132)이 테스트 픽스쳐(127) 내에 설치된다. 이와 같은 기능 모듈은 테스트 중인 메모리 장치의 특성에 기초하여 선택된다. 따라서, 테스트 중인 메모리 장치가 복구를 위한 여분의 메모리를 갖지 않는 경우에, 복구 모듈(132)을 갖지 않는 테스트 픽스쳐가 이 테스트 시스템에서 사용된다. 설명을 간단히 하기 위해, 도 6의 인터페이스(126)는 여기에서 도시되지 않는다. 또한, 테스터 모듈(125)은 각각이 비록 테스트의 목적에 따라 서로 동일하거나 다르게 표시될 수 있지만, TM으로 간단히 표기한다.
도 7a의 반도체 테스트 시스템에서, 테스트 시스템은 논리 테스팅용 테스터 모듈(125), 메모리 테스팅용 테스터 모듈(135), 및 알고리즘 패턴 발생기(ALPG) 모듈(137)을 포함한다. 이 모듈들은 표준화된 인터페이스 사양에 기초하여 설계된 인터페이스(126)를 통해 시스템의 메인 프레임에 설치된 슬롯 내에 자유롭게 설치된다. 테스트 중인 메모리 장치가 복구의 목적을 위한 여분의 설계를 갖는 경우에, 테스트 시스템은 그 내부에 메모리 복구 모듈을 갖는 테스트 픽스쳐(127)를 포함함으로써 메모리 장치 복구 처리 뿐만 아니라 메모리 테스트 처리를 행할 수 있다.
상기한 바와 같이, 본 예에서, 테스터 모듈(125)은 논리 테스팅에 사용되고 테스터 모듈(135)은 메모리 테스팅에 사용된다. 기본적으로, 논리 테스팅 또는 메모리 테스팅에 상이한 테스터 모듈을 사용할 필요는 없다. 그런데, 메모리 테스팅 및 논리 테스팅에의 필요물은 서로 다르기 때문에, 메모리 테스팅 또는 논리 테스팅에 대해 특정하게 설계된 테스터 모듈을 사용하는 것이 높은 비용 성능을 달성하는데 효과적이다.
테스터 모듈(125)에 의해 생성된 테스트 패턴은 테스트 픽스쳐(127) 및 퍼포먼스 보드(128)를 통해 테스트 중인 장치(19)의 논리 블록에 제공된다. 상기 테스트 패턴에 응답하여 테스트 중인 장치(DUT)(19)의 논리 블록에 의해 생성된 출력 신호는 테스터 모듈(125)에 의해 기대값 패턴과 비교되어 출력 신호의 통과/실패를 판정한다. 테스터 모듈(135)에 의해 생성된 메모리 테스트 패턴은 테스트 픽스쳐(127) 및 퍼포먼스 보드(128)를 통해 테스트 중인 장치(19)의 메모리 블록에 제공된다. 메모리 블록에 저장된 데이터는 판독되고 테스터 모듈(135)에 의해 기대값 패턴과 비교되어 테스트 중인 장치(19) 내의 특정 메모리 위치의 통과/실패를 판정한다.
테스트 중인 장치(19)의 메모리 블록을 테스트하기 위해 특정 수학적 시퀀스(알고리즘 테스트 패턴)를 갖는 테스트 패턴을 사용하는 경우에, ALPG 모듈(137)은 알고리즘 테스트 패턴을 발생시키기 위한 이벤트 데이터를 테스터 모듈(135)에 제공한다. ALPG 모듈(137)은 제한된 유형의 메모리 장치에 대한 알고리즘 패턴만을 생성하는데 필요한 이벤트 데이터를 생성하도록 설계되어 있어서, 저비용 및 소형을 달성한다. 이 구성하에서, 이벤트 데이터 시퀀스 형태의 알고리즘 패턴은 테스트 중인 특정 메모리 장치에 사용될 테스터 모듈(135)에 의해서 생성된다.
여기에서, ALPG 모듈(137)로부터의 이벤트 데이터를 알고리즘 패턴을 생성하기 위해 테스터 모듈(135)에 공급하기 위한 구조의 예가 설명된다. 도 8의 블록도는 이와 같은 목적을 위한 구조의 예를 나타낸다. ALPG 모듈(137)은 이벤트 포맷의 알고리즘 패턴을 저장한다. 데이터 저장의 일예는 수 기가 바이트(GB) 또는 수십 기가 바이트(또는 장래에는 수백 기가 바이트)의 하드 디스크이다. 각각의 소형의 하드 디스크는 테스트 시스템의 테스트 핀에 대응하는 방식으로 하드 디스크 서브 유닛의 다수의 소형 하드 디스크를 구성할 수 있다. 또한, 소형의 하드 디스크의 수는 테스트 시스템의 테스트 핀의 수보다 적을 수 있다. 알고리즘 패턴은 큰 저장 용량을 필요로 하지만, 오늘날에는 하드 디스크에서의 저장 용량의 증가 및 사이즈의 감소가 급속히 실현되고 있지 때문에, 장래의 데이터 증가가 이 구조에 의해 용이하게 도모될 수 있다.
하드 디스크로부터의 이벤트 데이터는 테스터 모듈(135) 내의 이벤트 발생기(154)(도 4의 이벤트 메모리(60) 및 이벤트 실행부(47)에 대응)에 전송된다. 이벤트 발생기(154)에 의해 발생된 알고리즘 테스트 패턴은 드라이버(152)를 통해 테스트 중인 장치에 공급된다.
바람직하게는, 상기한 하드 디스크 서브 유닛(158)은 ALPG 모듈(137)에 대해 착탈가능하게 구성된다. 이 구성 하에서, 알고리즘 패턴 데이터는 ALPG 모듈(137)에 대해 나머지 서브 유닛을 사용하면서 오프라인으로 하드 디스크에 기입될 수 있다. 이것은 특히 이와 같은 테스트 시스템이 반도체 장치의 생산 단계에서 사용되는 경우에 테스트 시스템의 테스트 효율성을 향상시키는데 효과적이다. 따라서, 연구 및 개발 용도로, ALPG 모듈(137)은 하드 디스크 이외의 저장 유형으로 구성되어 알고리즘 패턴에 대한 이벤트 데이터를 실시간으로 생성할 수도 있다.
상기에서와 같이, 테스팅과 관련된 모든 신호들이 이벤트 기반의 테스터 모듈을 포함함으로써 이벤트 타이밍 데이터에 의해 처리될 수 있으므로, 하드 디스크를 사용하는 알고리즘 패턴에 대한 이벤트 데이터는 ALPG 모듈에서 구현될 수 있다.
도 7a를 다시 참조하면, 테스트 중인 메모리 장치에 대한 테스트 결과 데이터는 또한 복구 모듈(132)에도 제공된다. 이 복구 모듈(132)에는 물리적 구조에 관한 데이터와 테스트 중인 메모리 장치 내의 여분의 메모리부의 사용에 관한 규칙이 미리 제공된다. 따라서, 테스트 결과 데이터에 기초하여, 복구 모듈(132)은 결함 메모리 셀을 여분의 메모리부 내의 메모리셀로 치환하기 위한 복구 알고리즘을 결정한다. 상기한 바와 같이, 통상적으로, 이와 같은 메모리 셀들의 치환은 레이저 펄스 또는 전기 신호에 의해 테스트 중인 메모리 장치의 내부 회로 패턴을 잘라냄으로써 행해진다. 패턴 커팅(cutting)이 전기 신호에 의해 행해지는 경우에는, 전류 드라이버를 갖는 복구 모듈(132)을 포함함으로써, 본 발명의 테스트 시스템은 테스트 중인 메모리 장치의 테스트 및 복구를 모두 달성할 수 있다.
도 7b에 도시된 반도체 테스트 시스템의 예는 기본적으로 도 7a의 것과 동일하나, 약간의 차이가 있다. 이러한 차이 중 하나는 메모리 테스터 모듈(135)과 알고리즘 패턴 발생기(ALPG) 모듈(137)이 데이터 캐쉬 파이프라인(138)과 같은 전송 수단을 통해 접속된다는 것이다. 이와 같은 파이프라이닝(pipelining) 및 패럴렐링(paralleling)과 같은 고급 제어 기술을 사용하는 고속 데이터 전송은 이 분야에서 잘 알려져 있다. 파이프라인(138) 내의 단계(레지스터)의 수를 적절히 설정함으로써, ALPG 모듈(137)로부터 테스터 모듈(135)로의 데이터 전송 속도는 테스터 모듈(135)로부터 테스트 중인 장치로의 전송 속도보다 실질적으로 더 낮을 수 있다. 따라서, ALPG 모듈(137)은 저비용으로 성립될 수 있다.
또 다른 차이는 ALPG 모듈(137)이 ALPG 모듈(137)의 서브 유닛 또는 ALPG 모듈 그 자체로서 필드 프로그램 가능한 게이트 어레이(FPGA)(139)를 포함한다는 데에 있다. FPGA 서브 유닛(139)에 로드될 데이터는 FPGA의 포맷에 대응하는 데이터 포맷으로 변환되어 FPGA 서브 유닛(139)에 기입된다.
상기 구성에서, 테스트 중인 메모리 장치의 종류에 특정한 알고리즘 패턴이 저비용으로 FPGA(139)에 의해 생성될 수 있다. FPGA 내의 데이터는 예를 들면 HDL(Hardware Description Language)에 의해 기입된다. 도 7b는 또한 알고리즘 패턴을 생성하기 위한 ALPG 모듈(137)이나 FPGA(139)로부터의 이벤트 데이터가 RTL(Register Transfer Language) 모델의 파일(141)에 기초하여 생성되는 경우를 나타낸다. 이와 같은 RTL 모델 파일은 테스트 벤치(142)를 사용하는 반도체 장치의 설계 엔지니어에 의해 작성되고, 이것은 일반적으로 HDL에 의해 기술된다.
상기에서와 같이, 본 발명에서는, 모든 종류의 알고리즘 패턴을 위해 설계된 종래의 ALPG와는 달리, 테스트 중인 특정 메모리 장치 전용의 알고리즘 패턴을 생성할 수 있는 어플리케이션 특정 ALPG가 메모리 테스팅을 위해 사용된다. 따라서, 간단한 구조와 저비용의 메모리 테스트 시스템을 구성할 수 있다. 또한, 상기한 바와 같이, 테스트 중인 메모리 장치가 복구가능한 메모리 구조를 가지면, 본 발명의 테스트 시스템은 복구 모듈(132)을 탑재하는 테스트 픽스쳐(127)를 포함함으로써 메모리 복구 처리를 또한 수행할 수 있다.
본 발명의 반도체 테스트 시스템의 외형의 일예는 도 10의 개략도에 도시되어 있다. 도 10의 예에서, 호스트 컴퓨터(메인 시스템 컴퓨터)(41)는 예를 들면, 그래픽 사용자 인터페이스(GUI)를 갖는 워크 스테이션이다. 호스트 컴퓨터(41)는 사용자 인터페이스 뿐만 아니라 테스트 시스템의 전체적인 동작을 제어하기 위한 제어기로서 기능한다. 테스트 시스템의 호스트 컴퓨터(41)와 내부 하드웨어는 시스템 버스(64)를 통해 접속된다(도 4와 5).
본 발명의 이벤트 기반의 테스트 시스템은 사이클 기반의 개념으로 구성된 종래의 반도체 테스트 시스템에서 사용된 패턴 발생기와 타이밍 발생기를 필요로 하지 않는다. 따라서, 테스트 헤드(또는 테스터 메인 프레임)(124)에 모든 모듈러 이벤트 테스터를 설치함으로써 전체적인 테스트 시스템의 물리적 사이즈를 실질적으로 감소할 수 있다.
상기한 바와 같이, 본 발명의 반도체 메모리 테스트 시스템은 특정 메모리 장치나 테스트 목적에 필요한 알고리즘 패턴만을 발생시키도록 설계된 ALPG 모듈을 사용한다. 따라서, 본 발명에서는, 테스터 모듈과 ALPG 모듈의 다양한 조합이 선택적으로 형성될 수 있어, 테스트 중인 대상 메모리 장치에 특정된 저비용 테스트 시스템을 구성할 수 있다.
본 발명의 반도체 메모리 테스트 시스템에서는, 테스터 모듈과 테스트 중인 장치를 전기적으로 접속하는 테스트 픽스쳐에 기능 모듈이 설치되고, 이와 같은 테스트 픽스쳐는 테스트될 장치나 의도된 목적에 기초하여 다른 테스트 픽스쳐로 치환된다. 테스터 모듈은, 호스트 컴퓨터의 제어 하에서 각각이 대응하는 장치 핀에 테스트 패턴을 제공하고 테스트 중인 장치의 응답 출력을 평가하는 다수의 테스터 보드로 구성된다.
본 발명의 이벤트 기반의 메모리 테스트 시스템에서는, 특정 어플리케이션에만 전용으로 설계된 기능 모듈이 테스트 픽스쳐(핀 픽스쳐)에 설치된다. 따라서, 테스트 시스템은 테스트 중인 메모리 장치에 특정된 기능 뿐만 아니라, 테스트 중인 메모리 장치의 메모리 셀들의 복구와 같은, 테스트 결과와 관련된 기능을 얻을 수 있다. 결과적으로, 테스트 중인 메모리 장치에 따라 테스트 픽스쳐를 치환함으로써, 간단한 구조와 저비용의 반도체 메모리 테스트 시스템을 얻을 수 있다.
본 발명의 반도체 메모리 테스트 시스템에서, 각 테스트 핀은 서로 독립적으로 동작할 수 있다. 따라서, 둘 이상의 테스트 핀 그룹은 상이한 장치들 및 장치 내의 상이한 블록들에 대한 테스트를 병렬로 동시에 행할 수 있다. 따라서, 논리 코어 및 메모리 코어와 같은, 시스템-온-칩(IC) 내의 다수의 상이한 기능적 블록(코어)가 병렬로 동시에 테스트될 수 있다.
본 발명의 반도체 테스트 시스템은 모듈러 구조를 가지므로, 소망의 테스트 시스템이 테스트될 장치의 종류 및 테스트 목적에 따라 자유롭게 구성될 수 있다. 또한, 이벤트 기반의 테스트 시스템의 하드웨어는 매우 감소될 수 있는 반면 테스트 시스템의 소프트웨어는 매우 간단화될 수 있다. 따라서, 상이한 능력 및 성능의 테스터 모듈들이 동일한 테스트 시스템에서 함께 설치될 수 있다. 또한, 이벤트 기반의 테스트 시스템의 전체적인 물리적 사이즈는 상당히 감소될 수 있고, 이 결과 비용이 더 감소되고, 플로어 스페이스 감소 및 관련 비용 절감이 발생된다.
도 1은 종래 기술의 반도체 테스트 시스템(LSI 테스터)의 기본 구성을 나타내는 블록도.
도 2는 종래 기술의 반도체 테스트 시스템의 외형의 일예를 나타내는 개략도.
도 3은 종래의 반도체 테스트 시스템의 사이클 기반 테스트 패턴을 생성하는 디스크립션의 일예를 본 발명의 반도체 테스트 시스템의 이벤트 기반 테스트 패턴을 생성하는 디스크립션의 일예와 비교하는 도면.
도 4는 본 발명의 어플리케이션 특정 이벤트 기반 메모리 테스트 시스템에 의해 메모리 장치를 테스트하는 테스트 시스템 구성의 일예를 나타내는 블록도.
도 5는 본 발명에 따른 테스터 모듈에 포함된 이벤트 테스터 보드에 설치된 이벤트 테스터의 회로 구성의 일예를 나타내는 블록도.
도 6은 본 발명의 다수의 테스터 모듈을 포함함으로써 상이한 성능으로 분류된 테스트 핀을 갖는 반도체 테스트 시스템을 구성하는 개략도.
도 7a는 그 안에 메모리가 내장된 반도체 장치를 테스트하도록 구성된 반도체 테스트 시스템의 일예를 나타내는 블록도이고, 도 7b는 그 안에 메모리가 내장된 반도체 장치를 테스트하도록 구성된 반도체 테스트 시스템의 또 다른 예를 나타내는 블록도.
도 8은 ALPG 모듈에 의해 알고리즘 패턴을 발생시키는 테스터 모듈에 이벤트 데이터를 공급하는 구조를 나타내는 블록도.
도 9는 본 발명의 모듈 기반의 반도체 테스트 시스템의 외형의 일예를 나타내는 개략도.
<도면의 주요 부분에 대한 부호의 설명>
41: 테스터 제어기
43(431, 432): 이벤트 테스터 보드
47: 이벤트 실행부
48: 복구 모듈
19: 테스트 중인 장치(DUT)
53: 인터페이스
57: 캡쳐 메모리
60: 이벤트 메모리
61: 드라이버/비교기
66(661~6632): 이벤트 테스터
67: 프로세서
68: 메모리

Claims (14)

  1. 반도체 테스트 시스템에 있어서,
    성능이 동일하거나 서로 다른 둘 이상의 테스터 모듈 - 상기 테스터 모듈 각각은, 시간에 의하여 정의된 테스트 패턴에서의 변화점인 이벤트를 기반으로 한 포맷으로 기술된 테스트 데이터를 이용하여 동작함 - ;
    테스트 중인 장치 내의 메모리에 특정된 알고리즘 패턴을 발생시키는 알고리즘 패턴 발생기(ALPG);
    상기 테스터 모듈들과 상기 ALPG 모듈의 임의의 조합을 수용하는 테스트 시스템 메인 프레임;
    상기 테스터 모듈들과 테스트 중인 장치를 전기적으로 접속하기 위해 상기 테스트 시스템 메인 프레임 상에 제공되는 테스트 픽스쳐(fixture);
    상기 테스터 픽스쳐에 설치되고, 테스트 결과에 기초하여 상기 테스트 중인 장치 내의 메모리에 특정되는 기능을 수행하는 기능 모듈;
    상기 테스트 중인 장치를 탑재하기 위해 상기 테스트 픽스쳐 상에 제공되는 퍼포먼스 보드; 및
    테스터 버스를 통해 상기 테스트 시스템 내의 상기 테스터 모듈과 통신함으로써 상기 반도체 테스트 시스템의 전체적인 동작을 제어하는 호스트 컴퓨터
    를 포함하는 반도체 테스트 시스템.
  2. 제1항에 있어서,
    상기 테스트 중인 장치가 논리 기능 및 메모리 기능을 포함하는 경우에, 상기 다수의 테스터 모듈은 상기 테스트 중인 장치의 논리 테스팅을 위한 논리 테스터 모듈과 메모리 테스팅을 위한 메모리 테스터 모듈을 포함하여, 상기 논리 테스팅과 메모리 테스팅을 병렬로 동시에 행하는 반도체 테스트 시스템.
  3. 삭제
  4. 제1항에 있어서,
    상기 기능 모듈은, 상기 메모리의 테스트 결과 및 내부 구조에 기초하여 복구 알고리즘을 판정하고 상기 메모리에 대한 메모리 복구 처리를 실행하기 위한 메모리 복구 모듈인 반도체 테스트 시스템.
  5. 제1항에 있어서,
    상기 ALPG 모듈은 필드 프로그램 가능한 게이트 어레이(FPGA)를 포함하는 반도체 테스트 시스템.
  6. 제2항에 있어서,
    상기 ALPG 모듈은 파이프라인으로 형성된 데이터 전송 수단을 통해 상기 메모리 테스터 모듈에 알고리즘 패턴을 생성하는 데이터를 전송하는 반도체 테스트 시스템.
  7. 제1항에 있어서,
    상기 테스터 픽스쳐와 상기 테스터 모듈을 접속하는 사양(specification)은 표준화되는 반도체 테스트 시스템.
  8. 제1항에 있어서,
    상기 테스트 중인 장치의 입력 및 출력 핀들과 전기적으로 접속되는 복수의 테스트 핀들을 포함하고, 상기 테스터 모듈에 다수의 테스트 핀들이 가변적으로 할당되는 반도체 테스트 시스템.
  9. 제1항에 있어서,
    상기 테스트 중인 장치의 입력 및 출력 핀들과 전기적으로 접속되는 복수의 테스트 핀들을 포함하고, 상기 테스터 모듈에 다수의 테스트 핀들이 가변적으로 할당되며, 이와 같은 테스터 핀의 할당과 그 변경은 상기 호스트 컴퓨터로부터의 어드레스 데이터에 의해 조정되는 반도체 테스트 시스템.
  10. 제1항에 있어서,
    상기 테스터 모듈 각각은 다수의 이벤트 테스터 보드를 포함하며, 상기 이벤트 테스터 보드 각각은 소정 개수의 테스터 핀에 할당되는 반도체 테스트 시스템.
  11. 제1항에 있어서,
    상기 테스터 모듈 각각은 프로세서를 포함하며, 상기 프로세서는 상기 테스트 모듈을 제어하여, 상기 호스트 컴퓨터로부터의 지시에 응답하여 상기 테스트 모듈로부터 테스트 패턴을 발생시키고 상기 테스트 중인 장치의 출력 신호를 평가하도록 하는 반도체 테스트 시스템.
  12. 제10항에 있어서,
    상기 테스터 모듈 각각은 다수의 이벤트 테스터 보드를 포함하며, 상기 이벤트 테스터 보드 각각은, 상기 호스트 컴퓨터로부터의 지시에 응답하여 상기 테스트 모듈로부터 테스트 패턴을 발생시키고 상기 테스트 중인 장치의 출력 신호를 평가하도록 상기 이벤트 테스터 보드를 제어하는 프로세서를 포함하는 반도체 테스트 시스템.
  13. 제1항에 있어서,
    상기 테스터 모듈 각각은, 각각이 테스트 핀 중 하나에 할당되는 다수의 이벤트 테스터 보드를 포함하고,
    상기 이벤트 테스터 보드는 각각은,
    상기 호스트 컴퓨터로부터의 지시에 응답하여, 상기 테스트 모듈로부터 테스트 패턴을 발생시키고 상기 테스트 중인 장치의 출력 신호를 평가하도록 상기 이벤트 테스트 보드를 제어하는 프로세서;
    각 이벤트마다의 타이밍 데이터를 저장하는 이벤트 메모리;
    상기 프로세서의 제어 하에서, 어드레스 데이터를 상기 이벤트 메모리에 제공하는 어드레스 제어기;
    상기 이벤트 메모리로부터의 타이밍 데이터에 기초하여 테스트 패턴을 생성하는 수단; 및
    상기 테스트 패턴을 상기 테스트 중인 장치의 대응핀에 전송하고 상기 테스트 중인 장치로부터의 응답 출력 신호를 수신하는 드라이버/비교기
    를 포함하는 반도체 테스트 시스템.
  14. 반도체 테스트 시스템에 있어서,
    성능이 동일하거나 서로 다른 둘 이상의 테스터 모듈 - 상기 테스터 모듈 각각은, 시간에 의하여 정의된 테스트 패턴에서의 변화점인 이벤트를 기반으로 한 포맷으로 기술된 테스트 데이터를 이용하여 동작함 - ;
    테스트 중인 장치 내의 메모리에 특정된 알고리즘 패턴을 발생시키는 알고리즘 패턴 발생기(ALPG);
    상기 테스터 모듈들과 상기 ALPG 모듈의 임의의 조합을 수용하는 테스트 시스템 메인 프레임;
    상기 테스터 모듈들과 테스트 중인 장치를 전기적으로 접속하기 위해 상기 테스트 시스템 메인 프레임 상에 제공되는 테스트 픽스쳐(fixture);
    상기 테스트 중인 장치 내의 메모리의 특성과 관련된 기능 - 상기 메모리 내의 결함 복구를 포함함 - 을 실행하기 위해 상기 테스트 픽스쳐 내에 제공되는 기능 모듈;
    상기 테스트 중인 장치를 탑재하기 위해 상기 테스트 픽스쳐 상에 제공되는 퍼포먼스 보드; 및
    테스터 버스를 통해 상기 테스트 시스템 내의 상기 테스터 모듈과 통신함으로써 상기 테스트 시스템의 전체적인 동작을 제어하는 호스트 컴퓨터
    를 포함하는 반도체 테스트 시스템.
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