JP2002343098A - 半導体記憶装置の試験方法 - Google Patents
半導体記憶装置の試験方法Info
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- JP2002343098A JP2002343098A JP2001149214A JP2001149214A JP2002343098A JP 2002343098 A JP2002343098 A JP 2002343098A JP 2001149214 A JP2001149214 A JP 2001149214A JP 2001149214 A JP2001149214 A JP 2001149214A JP 2002343098 A JP2002343098 A JP 2002343098A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 複数の被試験半導体記憶装置に対して最適化
された試験を行ない、従来の試験方法では救済すること
ができず不良品と判定されたものの中から、かなりのも
のを救済することが可能な試験方法を提供する。 【解決手段】 半導体記憶装置の試験装置６に複数のテ
ストパターンを設定し、試験装置に接続された複数個の
被試験半導体記憶装置１に異なるテストパターンを適用
すると共に、各被試験半導体記憶装置１の試験結果出力
が所定の許容範囲内にあるか否かを判定するようにした
方法。
された試験を行ない、従来の試験方法では救済すること
ができず不良品と判定されたものの中から、かなりのも
のを救済することが可能な試験方法を提供する。 【解決手段】 半導体記憶装置の試験装置６に複数のテ
ストパターンを設定し、試験装置に接続された複数個の
被試験半導体記憶装置１に異なるテストパターンを適用
すると共に、各被試験半導体記憶装置１の試験結果出力
が所定の許容範囲内にあるか否かを判定するようにした
方法。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
の試験方法に関するものである。
の試験方法に関するものである。
【０００２】
【従来の技術】図３は、半導体記憶装置に対する従来の
試験方法を説明するための概略図である。この図におい
て、１は被試験半導体記憶装置で、周知のように、ビッ
ト線、ワード線に沿って多数の半導体メモリセル２が配
置されている。３、４はビット線、ワード線に対応して
適宜の数、設けられている冗長ライン、５は試験時に電
源や信号、テストパターンを受け入れると共に、テスト
結果を送出するための端子である。６は被試験半導体記
憶装置１を試験する試験装置で、被試験半導体記憶装置
１に対して電源を供給する電源端子７と、テストのため
の信号、テストパターンを供給する信号端子８と、被試
験半導体記憶装置１からのテスト結果出力を受け取る結
果出力端子９とを有する。
試験方法を説明するための概略図である。この図におい
て、１は被試験半導体記憶装置で、周知のように、ビッ
ト線、ワード線に沿って多数の半導体メモリセル２が配
置されている。３、４はビット線、ワード線に対応して
適宜の数、設けられている冗長ライン、５は試験時に電
源や信号、テストパターンを受け入れると共に、テスト
結果を送出するための端子である。６は被試験半導体記
憶装置１を試験する試験装置で、被試験半導体記憶装置
１に対して電源を供給する電源端子７と、テストのため
の信号、テストパターンを供給する信号端子８と、被試
験半導体記憶装置１からのテスト結果出力を受け取る結
果出力端子９とを有する。
【０００３】図４は、従来の試験方法を示すフロー図
で、不揮発性記憶装置を対象とした場合を示している。
即ち、ステップＳ４１において、試験を開始し、ステッ
プＳ４２で消去テストを行なう。このテストは試験装置
６に接続された全ての被試験半導体記憶装置に同一電圧
を同一時間印加して行なうもので、詳細については後述
する。次に、ステップＳ４３で書き込みテストを行な
う。このテストは消去と書き込みの違いを除いて消去テ
スト（ステップＳ４２）と同内容である。この消去テス
ト（ステップＳ４２）と書き込みテスト（ステップＳ４
３）を経てステップＳ４４でテストが完了する。
で、不揮発性記憶装置を対象とした場合を示している。
即ち、ステップＳ４１において、試験を開始し、ステッ
プＳ４２で消去テストを行なう。このテストは試験装置
６に接続された全ての被試験半導体記憶装置に同一電圧
を同一時間印加して行なうもので、詳細については後述
する。次に、ステップＳ４３で書き込みテストを行な
う。このテストは消去と書き込みの違いを除いて消去テ
スト（ステップＳ４２）と同内容である。この消去テス
ト（ステップＳ４２）と書き込みテスト（ステップＳ４
３）を経てステップＳ４４でテストが完了する。
【０００４】図５は、図４における消去テスト（ステッ
プＳ４２）の試験手順を示すフロー図である。ステップ
Ｓ５１でテストを開始し、ステップＳ５２で全ての被試
験半導体記憶装置（メモリセル）に対して所定の電圧パ
ルスと信号を所定時間印加し、一括書き込みを行なう。
図６は、被試験半導体記憶装置の閾値（Vth）の分布状
態を書き込み後と消去後のそれぞれについて示したもの
で、縦軸がメモリセル数、横軸がVthである。ステップ
Ｓ５２後の分布は６１で示す状態にある。次いで、ステ
ップＳ５３で、書き込み時とは電圧レベルの異なるパル
スを所定時間印加して全メモリセルの一括消去を行な
う。この時、Vthも変化するため、図６に矢印６２で示
すように、消去後におけるVthの分布図が図６において
左方に移動する。
プＳ４２）の試験手順を示すフロー図である。ステップ
Ｓ５１でテストを開始し、ステップＳ５２で全ての被試
験半導体記憶装置（メモリセル）に対して所定の電圧パ
ルスと信号を所定時間印加し、一括書き込みを行なう。
図６は、被試験半導体記憶装置の閾値（Vth）の分布状
態を書き込み後と消去後のそれぞれについて示したもの
で、縦軸がメモリセル数、横軸がVthである。ステップ
Ｓ５２後の分布は６１で示す状態にある。次いで、ステ
ップＳ５３で、書き込み時とは電圧レベルの異なるパル
スを所定時間印加して全メモリセルの一括消去を行な
う。この時、Vthも変化するため、図６に矢印６２で示
すように、消去後におけるVthの分布図が図６において
左方に移動する。
【０００５】次に、ステップＳ５４でリードテストを行
ない、個々の被試験半導体記憶装置のVthをチェック
し、消去後における分布を確認する。書き込みから消去
に至る段階でVthは図６の矢印６２で示す方向に変化す
るが、Vthの変化スピードが被試験半導体記憶装置によ
って異なるため、消去後のVthの分布は図６に６３、６
４、６５で示すようにバラつく。６６は許容範囲のＨ側
レベル、６７は同じくＬ側レベルである。６３の分布が
許容範囲に入った中心特性であるが、許容範囲外に異常
分布の不良ビット、不良ライン６８、６９を有する。６
４と６５は許容範囲外に外れた特性を示している。
ない、個々の被試験半導体記憶装置のVthをチェック
し、消去後における分布を確認する。書き込みから消去
に至る段階でVthは図６の矢印６２で示す方向に変化す
るが、Vthの変化スピードが被試験半導体記憶装置によ
って異なるため、消去後のVthの分布は図６に６３、６
４、６５で示すようにバラつく。６６は許容範囲のＨ側
レベル、６７は同じくＬ側レベルである。６３の分布が
許容範囲に入った中心特性であるが、許容範囲外に異常
分布の不良ビット、不良ライン６８、６９を有する。６
４と６５は許容範囲外に外れた特性を示している。
【０００６】続いて、図５におけるステップＳ５５で冗
長解析を行なう。これは消去後のVthの分布と許容範囲
６６、６７との対比により不良ビット、不良ラインの数
をチェックすると共に、不良ビット、不良ラインの数が
冗長ライン（図３の３、４）の数より多いか少ないかを
チェックし、少ない場合は全ての不良ビット、不良ライ
ンを冗長ライン３、４で置き換えることによって救済す
ることを決定し、多い場合には冗長ライン３、４の数だ
け置き換えて救済することを決定する。図６の例では、
６３の分布は６８、６９の異常分布を示す不良ビット、
不良ラインのセル数が少ないため、全てを冗長ラインに
よって置き換えて救済することが可能であるが、６４の
分布では、許容範囲のＨ側レベル６６の外側に多量の不
良ビット、不良ラインがあり、また、６５の分布では、
許容範囲のＬ側レベル６７の外側に多量の不良ビット、
不良ラインがあるため、全てを冗長ラインで置き換えて
救済することは困難である。次いで、ステップＳ５６で
は、冗長ラインによって救済できなかった不良ビット、
不良ラインを持つ被試験半導体記憶装置を不良品として
判定し、ステップＳ５７でテストを完了する。
長解析を行なう。これは消去後のVthの分布と許容範囲
６６、６７との対比により不良ビット、不良ラインの数
をチェックすると共に、不良ビット、不良ラインの数が
冗長ライン（図３の３、４）の数より多いか少ないかを
チェックし、少ない場合は全ての不良ビット、不良ライ
ンを冗長ライン３、４で置き換えることによって救済す
ることを決定し、多い場合には冗長ライン３、４の数だ
け置き換えて救済することを決定する。図６の例では、
６３の分布は６８、６９の異常分布を示す不良ビット、
不良ラインのセル数が少ないため、全てを冗長ラインに
よって置き換えて救済することが可能であるが、６４の
分布では、許容範囲のＨ側レベル６６の外側に多量の不
良ビット、不良ラインがあり、また、６５の分布では、
許容範囲のＬ側レベル６７の外側に多量の不良ビット、
不良ラインがあるため、全てを冗長ラインで置き換えて
救済することは困難である。次いで、ステップＳ５６で
は、冗長ラインによって救済できなかった不良ビット、
不良ラインを持つ被試験半導体記憶装置を不良品として
判定し、ステップＳ５７でテストを完了する。
【０００７】
【発明が解決しようとする課題】従来の半導体記憶装置
の試験方法は、以上のように構成され、全ての被試験半
導体記憶装置に対して同一電圧、同一時間の同一条件で
テストが行なわれ、かつ一括書き込みから一括消去へ、
またはその逆の操作において、一度電圧レベルが変更さ
れるだけであり、その状態で定まるVthの分布でリード
テストが行なわれるため、Vthの分布幅が大きくなり、
あるいは分布幅は小さいが位置のバラツキが大きい分布
をするなど許容範囲を外れやすくなるという問題点があ
った。また、近年は微細加工等に起因して分布幅が小さ
くなる傾向にあるが、許容範囲も小さくなりつつあるの
に加え、記憶容量の増大に対応してメモリセルの数が増
えると分布幅が大きくなる傾向があり、やはり許容範囲
を外れやすくなるという問題点があった。
の試験方法は、以上のように構成され、全ての被試験半
導体記憶装置に対して同一電圧、同一時間の同一条件で
テストが行なわれ、かつ一括書き込みから一括消去へ、
またはその逆の操作において、一度電圧レベルが変更さ
れるだけであり、その状態で定まるVthの分布でリード
テストが行なわれるため、Vthの分布幅が大きくなり、
あるいは分布幅は小さいが位置のバラツキが大きい分布
をするなど許容範囲を外れやすくなるという問題点があ
った。また、近年は微細加工等に起因して分布幅が小さ
くなる傾向にあるが、許容範囲も小さくなりつつあるの
に加え、記憶容量の増大に対応してメモリセルの数が増
えると分布幅が大きくなる傾向があり、やはり許容範囲
を外れやすくなるという問題点があった。
【０００８】この発明は、上記のような問題点を解消す
るためになされたもので、複数の被試験半導体記憶装置
に対して最適化された試験を行ない、従来の試験方法で
は救済することができなかったものの中から、かなりの
ものを救済することが可能な半導体記憶装置の試験方法
を提供することを目的とする。
るためになされたもので、複数の被試験半導体記憶装置
に対して最適化された試験を行ない、従来の試験方法で
は救済することができなかったものの中から、かなりの
ものを救済することが可能な半導体記憶装置の試験方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体記
憶装置の試験方法は、半導体記憶装置の試験装置に複数
のテストパターンを設定し、試験装置に接続された複数
個の被試験半導体記憶装置に異なるテストパターンを適
用すると共に、各被試験半導体記憶装置の試験結果出力
が所定の許容範囲内にあるか否かを判定するようにした
ものである。
憶装置の試験方法は、半導体記憶装置の試験装置に複数
のテストパターンを設定し、試験装置に接続された複数
個の被試験半導体記憶装置に異なるテストパターンを適
用すると共に、各被試験半導体記憶装置の試験結果出力
が所定の許容範囲内にあるか否かを判定するようにした
ものである。
【００１０】この発明に係る半導体記憶装置の試験方法
は、また、試験結果出力にもとづいて、許容範囲を越え
た被試験半導体記憶装置の数と冗長ラインの数を比較
し、冗長ラインで置き換えて救済し得る半導体記憶装置
を決定するようにしたものである。
は、また、試験結果出力にもとづいて、許容範囲を越え
た被試験半導体記憶装置の数と冗長ラインの数を比較
し、冗長ラインで置き換えて救済し得る半導体記憶装置
を決定するようにしたものである。
【００１１】この発明に係る半導体記憶装置の試験方法
は、また、テストパターンを変えて複数回の試験が実施
されるものである。
は、また、テストパターンを変えて複数回の試験が実施
されるものである。
【００１２】この発明に係る半導体記憶装置の試験方法
は、また、被試験半導体記憶装置が不揮発性である時
は、消去テストと書き込みテストを行なうようにしたも
のである。
は、また、被試験半導体記憶装置が不揮発性である時
は、消去テストと書き込みテストを行なうようにしたも
のである。
【００１３】この発明に係る半導体記憶装置の試験方法
は、また、テストパターンが、電圧、時間及び信号の組
み合わせによって構成されるものである。
は、また、テストパターンが、電圧、時間及び信号の組
み合わせによって構成されるものである。
【００１４】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の試験方法を示すフロー図である。即ち、ステ
ップＳ１１で試験を開始し、ステップＳ１２で試験装置
に複数のテストパターンを設定し、試験装置に接続され
る複数の被試験半導体記憶装置に対して異なるテストパ
ターンを適用して試験を行なう。テストパターンの適用
は、全ての被試験半導体記憶装置に対してそれぞれ異な
るテストパターンを適用する場合もあるが、限られたい
くつかの被試験半導体記憶装置に対して同じテストパタ
ーンを適用する場合もある。これは、全ての被試験半導
体記憶装置に対して同一のテストパターンを適用し、同
一条件で試験を行なっていた従来の試験方法と相違する
点である。なお、リードテストによるVthのチェック及
びそれにもとづく冗長解析、不良品判定等の方法は従来
の試験方法と同様であるため説明を省略し、ステップＳ
１３で試験を完了する。
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の試験方法を示すフロー図である。即ち、ステ
ップＳ１１で試験を開始し、ステップＳ１２で試験装置
に複数のテストパターンを設定し、試験装置に接続され
る複数の被試験半導体記憶装置に対して異なるテストパ
ターンを適用して試験を行なう。テストパターンの適用
は、全ての被試験半導体記憶装置に対してそれぞれ異な
るテストパターンを適用する場合もあるが、限られたい
くつかの被試験半導体記憶装置に対して同じテストパタ
ーンを適用する場合もある。これは、全ての被試験半導
体記憶装置に対して同一のテストパターンを適用し、同
一条件で試験を行なっていた従来の試験方法と相違する
点である。なお、リードテストによるVthのチェック及
びそれにもとづく冗長解析、不良品判定等の方法は従来
の試験方法と同様であるため説明を省略し、ステップＳ
１３で試験を完了する。
【００１５】この実施の形態によれば、各被試験半導体
記憶装置に対して異なるテストパターンを適用し、最適
化された試験条件とすることが可能であるため、従来の
試験方法では救済不可と判定されていたものの中から、
かなりのものを救済することが可能となる。
記憶装置に対して異なるテストパターンを適用し、最適
化された試験条件とすることが可能であるため、従来の
試験方法では救済不可と判定されていたものの中から、
かなりのものを救済することが可能となる。
【００１６】実施の形態２．次に、この発明の実施の形
態２を図にもとづいて説明する。図２は、実施の形態２
の試験方法を示すフロー図である。即ち、この実施の形
態は、複数回の試験を設定し、冗長ビット、冗長ライン
による救済をも含めて全ての試験で有効と判定された半
導体記憶装置を良品と判定するものである。なお、図２
は、試験回数が２回の場合を示している。即ち、ステッ
プＳ２１で試験を開始し、ステップＳ２２で実施の形態
１と同様に、試験装置に複数のテストパターンを設定
し、試験装置に接続される複数の被試験半導体記憶装置
に対して異なるテストパターンを適用して１回目の試験
を行なう。テストパターンの適用は、全ての被試験半導
体記憶装置に対してそれぞれ異なるテストパターンを適
用する場合もあるが、限られたいくつかの被試験半導体
記憶装置に対して同じテストパターンを適用する場合も
ある。
態２を図にもとづいて説明する。図２は、実施の形態２
の試験方法を示すフロー図である。即ち、この実施の形
態は、複数回の試験を設定し、冗長ビット、冗長ライン
による救済をも含めて全ての試験で有効と判定された半
導体記憶装置を良品と判定するものである。なお、図２
は、試験回数が２回の場合を示している。即ち、ステッ
プＳ２１で試験を開始し、ステップＳ２２で実施の形態
１と同様に、試験装置に複数のテストパターンを設定
し、試験装置に接続される複数の被試験半導体記憶装置
に対して異なるテストパターンを適用して１回目の試験
を行なう。テストパターンの適用は、全ての被試験半導
体記憶装置に対してそれぞれ異なるテストパターンを適
用する場合もあるが、限られたいくつかの被試験半導体
記憶装置に対して同じテストパターンを適用する場合も
ある。
【００１７】この試験においても、リードテストによる
Vthのチェック及びそれにもとづく冗長解析、不良品判
定等の方法は従来の試験方法と同様であるため説明を省
略する。次いで、ステップＳ２３で１回目の試験結果を
使用し、１回目の試験で救済された被試験半導体記憶装
置をも含めて１回目の試験で有効と判定された複数の被
試験半導体記憶装置に対して１回目とは異なるテストパ
ターンを適用して２回目の試験を行なう。試験の手順、
判定の方法等は１回目の試験と同じである。２回目の試
験においても有効と判定された被試験半導体記憶装置を
良品と判定し、ステップＳ２４で試験を完了する。
Vthのチェック及びそれにもとづく冗長解析、不良品判
定等の方法は従来の試験方法と同様であるため説明を省
略する。次いで、ステップＳ２３で１回目の試験結果を
使用し、１回目の試験で救済された被試験半導体記憶装
置をも含めて１回目の試験で有効と判定された複数の被
試験半導体記憶装置に対して１回目とは異なるテストパ
ターンを適用して２回目の試験を行なう。試験の手順、
判定の方法等は１回目の試験と同じである。２回目の試
験においても有効と判定された被試験半導体記憶装置を
良品と判定し、ステップＳ２４で試験を完了する。
【００１８】
【発明の効果】この発明に係る半導体記憶装置の試験方
法は、半導体記憶装置の試験装置に複数のテストパター
ンを設定し、試験装置に接続された複数個の被試験半導
体記憶装置に異なるテストパターンを適用すると共に、
各被試験半導体記憶装置の試験結果出力が所定の許容範
囲内にあるか否かを判定するようにしたため、従来の試
験方法では救済不可と判定され不良品とされていた半導
体記憶装置の中から、かなりのものを救済することが可
能となる。
法は、半導体記憶装置の試験装置に複数のテストパター
ンを設定し、試験装置に接続された複数個の被試験半導
体記憶装置に異なるテストパターンを適用すると共に、
各被試験半導体記憶装置の試験結果出力が所定の許容範
囲内にあるか否かを判定するようにしたため、従来の試
験方法では救済不可と判定され不良品とされていた半導
体記憶装置の中から、かなりのものを救済することが可
能となる。
【図１】 この発明の実施の形態１の試験方法を示すフ
ロー図である。
ロー図である。
【図２】 この発明の実施の形態２の試験方法を示すフ
ロー図である。
ロー図である。
【図３】 従来の試験方法を説明するための概略図であ
る。
る。
【図４】 従来の試験方法を示すフロー図で、不揮発性
記憶装置を対象とした場合を示すものである。
記憶装置を対象とした場合を示すものである。
【図５】 図４における消去テストの試験手順を示すフ
ロー図である。
ロー図である。
【図６】 被試験半導体記憶装置の閾値（Vth）の分布
状況を示す説明図である。
状況を示す説明図である。
１ 被試験半導体記憶装置、 ２ メモリセルアレ
イ、 ３，４ 冗長ライン、 ５ 端子、 ６
試験装置、 ７ 電源端子、 ８ 信号端子、
９ 結果出力端子。
イ、 ３，４ 冗長ライン、 ５ 端子、 ６
試験装置、 ７ 電源端子、 ８ 信号端子、
９ 結果出力端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｄ
Claims (5)
- 【請求項１】 半導体記憶装置の試験装置に複数のテス
トパターンを設定し、上記試験装置に接続された複数個
の被試験半導体記憶装置に異なるテストパターンを適用
すると共に、上記各被試験半導体記憶装置の試験結果出
力が所定の許容範囲内にあるか否かを判定するようにし
たことを特徴とする半導体記憶装置の試験方法。 - 【請求項２】 試験結果出力にもとづいて、許容範囲を
越えた被試験半導体記憶装置の不良ビット・ラインの数
と冗長ラインの数を比較し、冗長ラインで置き換えて救
済し得る半導体記憶装置を決定するようにしたことを特
徴とする請求項１記載の半導体記憶装置の試験方法。 - 【請求項３】 試験はテストパターンを変えて複数回実
施することを特徴とする請求項１または請求項２記載の
半導体記憶装置の試験方法。 - 【請求項４】 被試験半導体記憶装置が不揮発性である
時は、消去テストと書き込みテストを行なうようにした
ことを特徴とする請求項１〜請求項３のいずれか１項記
載の半導体記憶装置の試験方法。 - 【請求項５】 テストパターンは、電圧、時間及び信号
の組み合わせによって構成されることを特徴とする請求
項１〜請求項４のいずれか１項記載の半導体記憶装置の
試験方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001149214A JP2002343098A (ja) | 2001-05-18 | 2001-05-18 | 半導体記憶装置の試験方法 |
| US10/000,160 US20020174391A1 (en) | 2001-05-18 | 2001-12-04 | Method of testing semiconductor storage device |
| TW091107707A TW550581B (en) | 2001-05-18 | 2002-04-16 | Method of testing semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001149214A JP2002343098A (ja) | 2001-05-18 | 2001-05-18 | 半導体記憶装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343098A true JP2002343098A (ja) | 2002-11-29 |
Family
ID=18994416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001149214A Withdrawn JP2002343098A (ja) | 2001-05-18 | 2001-05-18 | 半導体記憶装置の試験方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020174391A1 (ja) |
| JP (1) | JP2002343098A (ja) |
| TW (1) | TW550581B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005315605A (ja) * | 2004-04-27 | 2005-11-10 | Yamaha Corp | 半導体装置の試験装置および試験方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100401490C (zh) * | 2004-07-09 | 2008-07-09 | 日月光半导体制造股份有限公司 | 重测半导体元件的方法 |
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| EP0125633B1 (en) * | 1983-05-11 | 1990-08-08 | Hitachi, Ltd. | Testing apparatus for redundant memory |
| US4642784A (en) * | 1984-04-26 | 1987-02-10 | Texas Instruments Incorporated | Integrated circuit manufacture |
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