JP2002174669A - Dut間及びdut内比較を用いる、集積回路デバイスの同時テスト - Google Patents
Dut間及びdut内比較を用いる、集積回路デバイスの同時テストInfo
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Abstract
めの手段を提供する。 【解決手段】テスト対象の複数の集積回路(IC)デバイ
ス(DUT)をテストするためのシステムであって、この
システムは、単一チャンネルまたは複数チャンネルのテ
スターからデータ値を受け取って、DUTに関するエラー
情報を提供するための、前記テスターに結合されたイン
ターフェース回路を備える。インターフェース回路は、
(テスターから単一チャンネルを介して受け取った)デ
ータ値を複数のDUTに同時に送る。インターフェース
回路は、DUTから読み出したデータ値を使用して比較
を行い、これに応答して、比較の結果を示すエラー値を
生成する。同一または異なるチャンネルを介して、この
エラー値をテスターに返すことができる。
Description
使用して行う集積回路デバイスのテストに関し、より詳
しくは、効率及びスループットを上げるためにテスター
の単一のチャンネルを使用して複数のデバイスを同時に
(または並列的に)テストすることに関する。
とんど全ての電子システムまたはコンピュータシステム
の重要な部品である。かかるシステムの製造コストを下
げるために、製造業者は、構成要素である各々のICデ
バイスに欠陥がなく、かつ、ICデバイスがその仕様に
従って動作することを期待する。従って、システムメー
カに出荷される前に、すべてのICデバイスが厳しくテ
ストされることを期待することは特別なことではない。
トの多くの部分をそれをテストするコストが占める。こ
れは、現在の多くのICデバイスが、複雑な機能を実行
し、多数の入力及び出力を有し、かつ、高速で動作する
からである。例えば、256Mbメモリデバイスは、1
6のデータラインと22のアドレスラインを有する場合
がある。このようなデバイスをテストするための単純化
されたアプローチは、既知のデータ値を各メモリ位置に
書き込み、次に、各メモリ位置から読み出して、その読
み出した値を期待値(予測値)または書き込んだ値と比
較することにより異常の有無を判定することである。し
かしながら、メモリ位置は多数あり、しかもそれらの各
々が数ビットを有しているために、このような技法によ
って各メモリ位置の各ビットをテストするためには非常
に時間がかかる。この結果として、最少数のテストシー
ケンスを使用して可能な限り多くの障害を検出するため
に、効率的な技法を生み出すべくテストエンジニアリン
グ(試験工学)の分野が発達してきた。
を使用してテストすることができる。そのようなテスタ
ーの例として、図1に、テスト対象となるDUT118の
ような複数のデバイスを同時にテストするための複数
(N)のチャンネルを有するテスター108を示す。テ
スター108は、正常にテストプログラムを実行し、こ
れに応答して、各チャンネルに対して、特定のDUTをテ
ストするために設計された複雑なテストシーケンス10
6を規定するデータ及びアドレスを生成する。チャンネ
ルの数に一致する複数のDUTを同時にテストするため
に、テスター108の各チャンネルが、各DUTに送り込
まれる。DUTが依然として半導体ウェーハ116の一部
である間に、Nチャンネル全てを収容するプローブカー
ド(不図示)が、テストシーケンス106のアドレス及
び書き込みデータをN個の異なるDUT内の位置に同時に
送り出す。テスター108は、次に、それらの位置から
データを読み出して、テスターが生成する期待値との比
較を行う。この比較の結果は、DUT内のある位置から読
み出した特定のビットにエラーがあるか否かを判定する
のに役立つ。テスター108は、与えられた時間及び予
算の制限内でできるだけ多くのDUTの位置を検査するた
めに、同じまたは異なるデータパターンで、このような
読み出し及び書き込みサイクルを多数回実施する。
トするDUTの数という点に関してスループットを上げる
ために、より大きなテスターを構成してより多くのチャ
ンネルを有するようにすることができる。しかしなが
ら、かかる解決策には膨大なコストがかかる。テスター
は、複雑で高速のマシンであり、修正または改良するに
は多くの時間とコストがかかる。さらに、現代のテスタ
の1つのチャンネルは、50〜100の信号線を有して
おり、テスターとプローブカードとの間のチャンネルの
数が増加すると、全ての信号線をプローブカードに接続
するのが物理的に不可能になってしまう。従って、IC
のテストシステムのスループットを改善するためのより
効率的な解決策が必要とされている。
態様は、テスターと複数のDUTとの間の中継器として本
質的に動作するインターフェース回路に関する。この態
様では、各チャンネルに対するテストベクタは複数のDU
Tに送り出される。一般的に、テストベクタは、アドレ
ス、データ値、及び制御信号のような刺激を含んでお
り、テスターによってセットアップされたそれらの刺激
間のタイミングの制約を維持しつつ、DUTに送られる。
次に、これらの刺激に対するDUTの応答がインターフェ
ース回路により収集され、中継されてテスターに戻され
る。所望であれば、インターフェース回路を、この応答
に基づいてエラーを検出する機能を有するように強化す
ることもできる。例えば、各DUTからの応答を、DUT内部
とDUT間について比較により内部整合性について評価す
ることができ、あるいは、テスターから受け取った期待
応答と比較することによって評価することができる。次
に、比較の結果を要約した形式または詳細な形式でテス
ターに戻すことができる。
は、テスターからの、テストデータ、期待データ(テス
トベクタ)、及び、制御値を受け取るための入力に特徴
がある。出力は、テストデータを複数のDUT内に送り込
み、その後、DUTからデータを読み出す。比較回路は、
各DUTから読み出したデータ値と、テスターから受信し
た期待データ(または予測データ)との比較を行い、こ
れに応答して、エラー情報を提供する。エラー情報の記
憶領域をインターフェース回路の一部に設けることがで
きる。従って、インターフェース回路によって、従来の
テスターの各チャンネルを単一のDUTだけをテストする
ためではなく、複数のDUTを、好ましくは同時にテスト
するために使用することできるようになる。
ー入力/出力(I/O)ラインの組を有する従来のテスタ
ーを備える、複数のDUTをテストするためのシステムが
開示される。テスターは、単一のDUTをテストするため
にテスターI/Oラインの各組にデータ値を提供し、プロ
ーブカードは、2つ以上のDUTの複数の信号位置に接触
するための複数のプローブエレメントを有している。イ
ンターフェース回路は、プローブカードに搭載されてお
り、テスターI/Oラインの組の1つに結合された入力
と、プローブに結合された出力を有する。インターフェ
ース回路は、それの入力から出力にデータ値を伝送し、
DUTから読み出したデータ値を使用して比較を行い、DUT
内のエラーの有無を判定する。従って、単一のDUTをテ
ストするために以前に生成されたテストシーケンスを妨
害することなく、テスターの各チャンネルによって、複
数のDUTをテストすることができる。テスター内部のテ
スタープログラムを修正して、テストシーケンスが完了
した後に、同じテスターI/Oラインの組を介してエラー
情報を読み出すようにすることができる。
報)は、前に書き込まれたデータのテスターによる読み
出し要求に応答して、同じチャンネルを介してテスター
に返される。テスタープログラムは、それの読み出し要
求に応答して受信されたエラー情報が、単一のDUTでは
なく複数のDUTに関係するということを認識するように
修正される。
スであり、エラー情報は、メモリデバイスの各々から読
み出されたデータ値と、予め規定されたアドレス/位置
用としてインターフェース回路によってテスターから受
信された期待データ値との差を表す。
びに他の特徴及び利点については、特許請求の範囲、以
下の詳細な説明、及び図面を参照することによってより
良く理解することができる。
る、従来の半導体テスターの単一のチャンネルを使用し
て複数のDUTをテストするためのシステムを示す。DUT
は、メモリチップのようなICダイ全体であっても良
く、あるいは、メモリ部を有する任意の半導体デバイス
であっても良い。複数のDUTは通常は、互いに類似の
(好ましくは、同一の)デバイスである。テストシステ
ムは、テストプログラム206に従って動作するNチャ
ンネルのテスター108を特徴とする。テスター108
は、システムコントローラ104を特徴とするIC製造
及びテストラインの一部とすることができる。システム
コントローラ104には、DUTの製造及びテスト動作の
処理フローを調整する役目がある。テストプログラム2
06が実行されると、従来技術に従って、テストシーケ
ンス106が生成され、データ値と関連するアドレス、
及び、(場合によっては)他の制御信号を含むテストベ
クタが、各チャンネルに提供される。例えば、図2に示
す実施態様では、アドレスバス244には22のアドレ
スラインがあり、データバス240には16のデータラ
インがある(制御信号は図示していない)。もちろん、
当業者には、所望の全体性能及びテストする特定のタイ
プのDUTに応じて、他のバスの構成及び幅を代わりに使
用することができるということが理解されよう。データ
ラインは、テストシーケンスデータをインターフェース
回路226に伝送するために使用される。本発明のいく
つかのバージョンでは、同じデータラインを使用してテ
スター108にエラー情報を返すことができる。これ
は、テスターチャンネルのデータラインを双方向に使用
する従来の方法に準拠する。
路226は、サブ回路216a、216b、・・・に分割
される。各サブ回路216は、入力の組合せを送り出
し、1つ以上のDUTの出力の組合せをモニタすることが
できる。この特定の実施態様の場合、各サブ回路216
は、4つのDUTと同時に通信するよう構成される。当業
者には、4つより少ないDUT、または、それよりも多く
のDUTとインターフェースするように、各サブ回路を構
成することが可能であることが理解されよう。各サブ回
路216は、単一のチャンネルから受け取ったテストベ
クタを4つのDUTの各々に送る。(おそらくは)各DUT内
の対応するアドレスへのアドレスマッピングに続いて、
データ値及びそれに関連するアドレスが、DUTの各々に
与えられる。
と、テスター108は、期待データと関連するアドレス
を各サブ回路216に供給する。各サブ回路216は、
DUT内の対応するアドレスからデータを読み出す。次
に、サブ回路によって、期待データと読み出したデータ
との比較が行われて、DUTから読み出したデータにエラ
ーが含まれているか否かが判定される。いくつかの場合
には、テスター108にリアルタイムでエラー情報を返
すようサブ回路を設計して、テスター108がそれ以上
のテストを中止できるようにすることができる。テスタ
ーは、また、次の解析のために、または、例えば、DUT
内の予備回路要素の中から選択することによって、DUT
を修復するために、エラーを収集する。
路226によって生成されたエラー情報は、期待データ
を受け取るために使用されたのと同じチャンネルを介し
てテスター108に返される。しかしながら、インター
フェース回路226によって付加された追加のファンア
ウトによって、全てのDUTのエラー情報を同時に返すた
めに使用することができるビット数が制限される。例え
ば、図1に示すように、16のDUTを16ビット(デー
タバス)チャンネルでテストしているとき、各DUTが1
つのチャンネルに割り当てられている場合には、各DUT
当たり1ビットのエラー情報のみを得ることができる。
テスター108に返すのに必要なエラー情報の量は、処
理フローが必要とするテストのタイプに依存しうる。例
えば、最終的なテストでは、各DUTについて単純な「良
−不良」ビットで十分な場合がある。予備を使用して修
復されたDUTをテストするときは、修復用の回路要素の
サイズ及び構成が、要求されるエラー情報の帯域幅に影
響する。
サブ回路216aの内部アーキテクチャの高レベルブロ
ック図を示す。チャンネルアドレスポート304が、単
一チャンネルのアドレスバス244からのアドレスと、
制御バス(不図示)からの制御信号を受け取るために設
けられている。テスターデータI/Oポート308が、単
一チャンネルのデータバス240からデータ値を受け取
るために設けられている。期待データレジスタ309
は、チャンネルの制御バス(不図示)から受け取った読
み出し制御信号によってクロックされて、期待データを
ラッチする。この実施態様では、310a、310b、
310c及び310dの4つのDUTに関するエラー情報
をテスター108に返すために、データバスの16ライ
ンのうち4つのラインが、サブ回路216aによって使
用される。残りの12ラインは、他のサブ回路216
b、216c及び216dによって同様に使用される。
4b、314c及び314dが、それらに対応するDUT
とのデータインターフェースとして設けられている。テ
スターI/Oポート308を介して受け取られた16デー
タビットは、4つの全てのDUTI/Oポートにコピーされ、
次に、そのデータは、それらのI/Oポートによって対応
する各DUTに送られることに留意されたい。複数のDUTア
ドレスポート320a、320b、320c及び320
dが、受け取ったアドレス、または、対応する各DUTに
マッピングされたアドレスを送るために設けられてい
る。
たデータを受け取って、その読み出されたデータにエラ
ーがあるか否かを判定するために比較を行う。図2〜4
の実施態様では、比較回路330によって16:1圧縮
が実施される。これは、DUTの各位置における16ビッ
トデータ毎に、各サブ回路216によって1エラービッ
トが生成され、各アドレスについて、全部で16エラー
ビットが、インターフェース回路226によってテスタ
ーチャンネルのデータバス240に提供されることを意
味している。図4に、4つのテスター−DUTインターフ
ェースサブ回路216a、216b、216c及び21
6dの詳細と、それらがどのように、単一テスターチャ
ンネルのアドレスバスとデータバスに結合されるかを示
す。各サブ回路216は、データバスに4ビットのエラ
ー情報を提供する。エラー情報は、各々4つのDUTから
なる4つの組に対応して全部で16ビットである。テス
ター108の単一チャンネルを使用して、より多くのDU
Tを同時にテストするためのインターフェース回路22
6を構成する他の手段は、当業者であれば考案すること
ができよう。それらの構成は、処理フローによって要求
されるエラーデータの量に依存する。例えば、最終テス
ト段階では、各DUTに対して単一の故障ビットで十分な
場合がある。他の場合では、各アドレス/位置につき単
一の故障ビットで十分な場合がある。また、図4に示し
た並列バスによるアプローチを用いるのではなく、直列
結合を代替的に使用して、インターフェース回路226
をテスター108またはシステムコントローラ104に
接続することができる。
路226を、テスター108の個別のチャンネルに結合
されたプローブカード212の一部とすることができ
る。図2に示すプローブカード212は、Mのファンア
ウトを提供するので、そのチャンネルは、ウェーハ11
6上のM個の異なるDUTに同時に結合される。従って、
各チャンネルにつき1つのDUTをテストすることが可能
な従来のNチャンネルのテスター108を使用して、1
6個のDUTをテストすることができるシステムは、N個
のプローブカードが装備されていれば、M×N個のDUT
を同時にテストすることができる。
Cデバイスをテストするためのシステムで実施される処
理の流れ図を示す。処理はステップ504から開始し、
このステップで、テスター108は、単一のDUTへの入
力として与えられるテストシーケンス用のアドレス及び
データを生成する。これは、テスター108の各チャン
ネルに対してデータ値及び関連するアドレスを生成する
従来のテストエンジニアリング技法に従って行うことが
できる。処理はステップ508に進み、このステップに
おいて、この場合も従来技法に従って、テスターは、複
数のテスターチャンネルに対してデータ及び関連するア
ドレスを同時に送る。次に処理はステップ512に進
み、このステップで、インターフェース回路226が、
単一のチャンネルを介してデータ及びアドレスを受け取
り、これに応答して、そのデータを複数のDUTに同時に
与える。各DUTに与えるアドレスを、テスターから受け
取ったアドレスと同じものとすることができる。代替的
には、テスター108から受け取ったアドレスを、DUT
内の異なる、対応するアドレス/位置にマッピングする
ことができる。このマッピングにより、インターフェー
ス回路226を単一のDUT処理用に構成することがで
き、テスター108は、適切にプログラムされていれ
ば、好ましくは、テストシーケンスが完了した後に、任
意のDUTの任意の位置にアクセスすることができる。デ
ータをDUTに送るときにインターフェース回路226に
より追加される待ち時間(この待ち時間は、各チャンネ
ルが1つのDUTのみを扱う場合には生じないであろ
う)に対しては、テストプログラムまたはインターフェ
ース回路226における連続的な読み出しコマンドの間
または連続的な書き込みコマンドの間に系統だった遅延
を挿入することによって容易に対処することができる。
ャンネルを介して送った後に、処理は、ステップ516
に進み、ここで、テスター108は、DUTが、メモリデ
バイスであるか、または、メモリ部を含む任意の半導体
デバイスである場合には、任意選択的にリフレッシュサ
イクルを実行することができる。さらに、ステップ51
2のように、サイクルの長いテスト、及び、DUTの電気
パラメータに重点をおくように設計することが可能な他
のテストパターンを、インターフェース回路226に送
ることができる。インターフェース回路226は、通
常、全てのDUTへのそのようなシーケンスを模倣するよ
うに構成される。処理は次にステップ519に進み、テ
スターは、インターフェース回路226に期待データ値
を送り、同時に、各DUTからの読み出しを開始する。期
待データ値及びそれに関連するアドレスは、通常は、ス
テップ508でテスターによって送られたデータ及びア
ドレスと同じである。処理は次にステップ520に進
み、インターフェース回路226が、チャンネルからの
期待データをラッチし、DUT内の対応する位置からデー
タを読み出して、読み出したデータと期待データを比較
して、読み出したデータにエラーがあるか否かを判定す
る。
108またはシステムコントローラ104に送ることが
でき、あるいは、メモリ399(図3を参照)に格納す
ることができる。期待データが到来するのと同じチャン
ネルを使用して、リアルタイムで、または、後処理とし
てエラー情報をテスターに返すことができる。圧縮は、
各チャンネルによってテストされているDUTの数、及
び、チャンネル内のデータバス幅に依存する。例えば、
16個のDUTが、16ビットのデータバスを有する各チ
ャンネルによってテストされるときは、各DUTにつき1
ビットのエラー情報を利用できるように16:1圧縮を
実施することができる。もちろんこれは、DUTから読み
出した所与の位置において16ビットのうちの1ビット
以上にエラーがある場合には、エラーの正確なビット位
置は、テスターにはリアルタイムで伝送されないことを
意味している。所望であれば、テスター108が、任意
の特定のDUTの故障している位置を問い合わせて、エラ
ーの正確なビット位置を決定できるようにするバイパス
モードを有するようにインターフェース回路226を構
成するこができる。これは、一般的には、テストシーケ
ンスの完了に続いて行われる。代替的には、メモリ39
9を使用して、テスター108またはシステムコントロ
ーラ104による後処理のためにエラーデータを収集す
ることができる。
データを送ることなく、インターフェース回路226を
使用してエラー情報を判定するための代替的な技法の流
れ図を示す。インターフェース回路を、テスターから受
け取った命令に応答して、このモードで(一般的には、
異なるモードで)動作するよう構成することができる。
例えば、RayとMillerによる「EFFICIENT PARALLEL TEST
ING OF INTEGRATED CIRCUIT DEVICES USING A KNOWN GO
OD DEVICE TO GENERATE EXPECTED RESPONSES(P078)」と
題する米国特許出願を参照されたい。ステップ618
で、インターフェース回路226が、テストデータを対
応するDUTに与えると、処理はステップ619に進ん
で、テスター108は、以前書き込んだ位置から読み出
すために、各チャンネルに対して読み出しサイクルを開
始する。インターフェース回路226は、ステップ62
0で、対応するDUTから読み出しを行うことによってこ
れに応答し、DUT間及び/またはDUT内部のデータ値を比
較して、DUTにエラーがあるか否かを判定する。例え
ば、インターフェース回路226を、同じDUT内の位置
から読み出されたビットのグループの比較を実行するよ
うに構成することができる。この場合、各グループは、
ステップ618で書き込まれたのと同じビットパターン
を有している。かかる従来の技法は、図7に関連して後
述する。従来の技法に加えてまたはその代わりとして、
異なるDUT内の位置から読み出したビットの比較を実行
するように、インターフェース回路226を構成するこ
ともできる。この後者の技法については、図8に関連し
て後述する。これらの「ワード内」と「DUT間」の比較
という2つの技法の組合せを図9aと9bに示す。図5
の実施態様とは対照的に、図6のテスター108は、テ
ストシーケンスの間、インターフェース回路226に期
待データを送らない。インターフェース回路226は、
図7〜9を参照して後で説明するように、DUT間及びDUT
内部の比較とオプションの統計を実施して、比較的高い
信頼度でDUT内のエラーを予測する。エラーデータの適
切な格納及び圧縮も行われる。期待データを送信するサ
イクルをなくすことにより、DUTをテストするために必
要な時間をさらに短くすることができ、従って、より効
率的なテスト方式が実現される。
報を生成するためにどの技法を使用するかに拘わらず、
処理は図5のステップ524及び528(及び、図6の
対応するステップ)に進み、インターフェース回路22
6は、特定のアドレスから読み出すというテスター10
8からの要求に応答して、DUTの各々に関するエラー情
報を提供する。処理は、次に、ステップ532に進み、
テスター108は、修正されたテストプログラムに従っ
て、新しいエラー情報が、単一のDUTではなく複数のDUT
に関連しているということを認識し、これに応じて、各
DUTについての格納されているエラー情報を更新する。
テストシーケンス106(図1を参照)による要求に応
じて、上述したステップ504〜532を多数回繰り返
すことができる。
は、比較回路330(図3を参照)により比較を実施し
て、DUTから得られた読み出しデータにエラーがあるか
否かを判定することが含まれる。比較を実行するための
いくつかの技法が本明細書で開示されている。上述した
技法では、テスター108から受け取った期待データ値
の対応するビットとDUTからの読み出しデータ値の対応
するビットについて排他的OR(XOR)演算を実施する
よう比較回路330が構成される。
はデータワード内で比較を実施するための従来の技法を
示す。ここでの目的は、単一のDUTの16ビットワード
内のエラー(もしあれば)を表す4ビットの圧縮された
エラー値を得ることである。この技法を使用すると、4
つのDUTを同時にテストして、16ビットのエラーデー
タを、チャンネルの16ビットデータバスを介してテス
ター108に返すことができる。図7では、圧縮される
16ビットデータワードは、W、X、Y及びZで参照さ
れる4ビットの4つのグループに分割される。この場合
では、このデータワードに書き込まれたデータのパター
ンは、各グループが同一のビットパターンを有するよう
に4ビット毎に繰り返すものと想定されている。図7の
特定の例では、CIOW、CIOX、CIOZの全てが肯定的な結果
を示している。これは、データワード内のW、X、及び
Zビットの全てが正しいことを意味している。これとは
対照的に、CIOYは、ビット位置Yに対して否定的な結果
を示している。但し、どのグループのビットYにエラー
が含まれているかは示していない。このタイプの圧縮さ
れたエラー情報がデータワード内で見つかったエラーに
ついて提供する情報は、不完全なものであるが、それに
も拘わらず、例えば、DUTが、エラーのあるYビットを
提供する回路を置き換えることが可能な冗長回路を含む
ような一定の状況では有効な場合がある。
所与の位置の全ての対応するビットにエラーがあるとき
に、比較結果CIOが肯定的な結果を誤って示す可能性が
あるということである。例えば、CIOYが否定的な結果を
示している場合、エラーのある可能性があるのは、4つ
の対応するYビットのうちの多くても1、2、または3
つである。しかし、4つの全てのYビットにエラーがあ
った場合は、CIOYは肯定的な結果を示すことになる。な
ぜなら、対応するXORゲートの4つの全ての入力は同じ
値を有することになるからである。4つの全ての対応す
るビットにエラーがあることはまれはケースであるけれ
ども、そのような間違った肯定的な結果の発生をなくす
か、または、少なくとも少なくすることが望ましい。こ
れは、インターフェース回路226をバイパスモードに
構成し、テスター108を使用して複数のデバイスのう
ちの1つのデバイスを完全に正確にテストするよう従来
のテストを実行することによって達成することができ
る。
技法には、異なるDUTからのビットを比較することが含
まれる。図8では、4つのDUT間の比較を示している
が、この概念は、(もちろん、現実的な制限の範囲内で
あるが)任意の数のDUTに適用することができる。この
場合でも、各XORゲートによってなされる比較は、同じ
であるべきビット値について行われ、全てのビットが0
または1の同じ値を有する場合にのみ肯定的な結果を生
じるということが想定されている。この例では、各デー
タワードは16ビットからなる。第1のXORゲート88
0は、各DUTのビット0についてDUT間の比較(CAD0)を
行う。同様に、XORゲート881によるCAD1から各DUTの
ビット1の比較結果が得られ、CAD15まで同様である。
図7の従来技法に対して要求される繰り返しパターンと
は対照的に、このアプローチによれば、任意のデータパ
ターンを各ワードに書き込むことができる。しかしなが
ら、CADの結果は、どのDUTにエラーが含まれているかに
ついては示さず、1つ以上のビットにエラーがあるとい
うことのみを示す。4つの異なるDUT内の4つの対応す
るビットの全てにエラーがある場合には、CADは誤った
肯定的な結果を示すことになる。前述したように、この
状況は、バイパスモードを使用してDUTの少なくとも1
つを完全に正確にテストすることによって回避すること
ができる。
比較の組合せを示す。この組合せにより、肯定的な結果
における信頼度が、図7の従来技法または図8のDUT間
の比較よりも数桁向上する。図9a及び9bでは、グル
ープ内の4ビットの最初のビットであるビットWについ
て比較回路を示している。各データワードはそのような
4つのグループから構成される。従って、図9a及び9
bに示す回路は、ビットX、Y、及びZに対する比較結
果を提供するために3回繰り返されることになる。
914及び916により、結果CIOW0、CIOW1、CIOW2及
びCIOW3がそれぞれ提供される。CIOW0は、DUT0の単一ワ
ード内のビットWの比較結果である。同様に、CIOW1
は、DUT1の単一ワード内のビットWの比較結果であり、
以下同様である。
ートは920、922、924、及び926であり、そ
れぞれ、CADW0、CADW1、CADW2及びCADW3を提供する。CA
DW0は、各DUTの組0内のビットWの比較結果であり、CA
DW1は各DUTの組1内のビットWを比較したものであり、
以下同様である。従って、結果CADWは、4ビット(Wビ
ット)だけが比較されるという点を除いて図8の結果CA
Dに類似している。
ートは930〜945であり、全部で16のNORゲート
が、それぞれOKW_という結果を提供する。最初の4つの
結果であるOKW00_からOKW03_は、DUT0のワードを規定す
る4つの組のうちの1つ以上の組のビット1のエラー
(もしあれば)を示す。同様に、OKW10_からOKW13_は、
DUT1の対応するワードを規定する4つの組のビットWの
エラーを示し、以下同様である。エラーの正確な位置が
与えられる、すなわち、圧縮は実施されないことに留意
されたい。なぜなら、所与のDUTのデータワード内の特
定の組のビットWにエラーがあることを示すために1つ
のビットが使用されるからである。図9a及び9bの回
路がビットX、Y及びZについて繰り返されると、任意
の所与のDUTのデータワードの任意のビットにあるエラ
ーを正確に示すために、全部で16×4=64のエラー
ビットを使用することができる。
て2つ以上のDUTに関するエラー情報を返すことが望ま
れる場合には、チャンネルの16ビットアドレスバスを
効率良く使用するために、圧縮を実行して、16ビット
のエラー情報を4ビットに低減することができる。例え
ば、各DUTについて圧縮されたエラーデータが4ビット
だけの場合は、各ビットは、16ビットデータワードの
うちの対応する4ビットの組内のエラー(もしあれば)
を示す。前述したように、これにも拘わらず、テスター
108は、例えば、故障した回路を置き換えるために使
用可能な冗長回路がDUT内にあれば、DUTを修復すること
によって、そのような情報を有効に利用することができ
る。
インターフェース回路226のサブ回路216a及び2
16bから構成されるプローブカード1000を示す。
プローブカード1000は、DUTの信号ポイントをそれ
ぞれのサブ回路に電気的に接続するための複数のプロー
ブエレメント1004により特徴付けられる。プローブ
エレメント1004は、サブ回路のICダイが取り付け
られている側の反対の側においてスペーストランスフォ
ーマー1008に取り付けられている。信号は、弾性の
あるインターポーザ(介在物)1016を使用して、イ
ンピーダンスの制御されたテスターインターフェースボ
ード1012に対してやりとりされる。テスターチャン
ネルは、インターフェースボード1012内のパターン
として表されている。スペーストランスフォーマー10
08とインターフェースボード1012は、例えば、留
め具1024を使用して、互いに固定された関係で保持
される。全てのプローブエレメントをテスト対象のウェ
ーハ116に対して平坦になるよう配置するためにプラ
ナライザ1020を設けることができる。動作時は、プ
ローブエレメントがウェーハを構成するDUTの信号ポイ
ントに接触するように、プローブカードをウェーハ11
6の表面上に下げる。この実施態様に関する更なる詳細
は、Probe Card Assembly With Space Transformer and
Interposerと題する、11/19/95に出願された米国特許
出願第08/554,902号、または、WO96/15458(P006)として
5/23/9_に公表された対応PCT出願に記載されている。
て同時に複数のDUTをテストするための本発明の種々の
実施態様を開示した。当業者には、他の種々の組合せ及
び環境において本発明を使用できること、及び、本明細
書及び図面に表した本発明の概念の範囲において本発明
を変更及び修正することが可能である、ということが理
解されよう。例えば、上述したそれぞれの実施態様で説
明したインターフェース回路を、プローブカードに存在
する1つ以上の集積回路チップ(各々がサブ回路に対応
する)として実装することができる。このようにすれ
ば、DUTポート内の駆動及び検出電子回路系が実際のDUT
に物理的に近くなり、これによって、DUTと比較回路と
の電気的接続の問題が少なくなると共に、その電気的接
続がよりコスト効果の高いものとなる。ウェーハプロー
ブカードの実施態様に代えて、テスターチャンネルとパ
ッケージ化されたICデバイスのトレーの間のテスト装
置の上に、インターフェース回路を配置することもでき
る。この場合は、各DUTは、ウェーハの一部ではなくて
パッケージ化されたデバイスの一部である。従って、こ
のような全ての修正及び/または変更は、特許請求の範
囲内のものである。
ば、従来のテスターの各チャンネルを単一のDUTだけで
なく、複数のDUTを同時にテストするために使用するこ
とできるようになる。
る、従来技術によるICデバイスのテストシステムを示
す。
各チャンネルで複数のDUTをテストするためのシステム
のブロック図である。
路のブロック図である。
ャンネルを使用して16のDUTを同時にテストするため
のテスター−DUTインターフェース回路のブロック図で
ある。
した期待データを使用してICデバイスをテストするた
めのシステムにおいて実施される処理を示す流れ図であ
る。
バイスをテストするための流れ図である。
るための従来技術を示す。
なされる比較を使用して、4つのDUTに関係するエラー
値を16ビット幅のチャンネルに提供するための技法を
示す。
比較とDUT間の比較の組合せを使用して4つのDUTをテス
トするための技法を示す。
比較とDUT間の比較の組合せを使用して4つのDUTをテス
トするための技法を示す。
を示す。
Claims (14)
- 【請求項1】テスト対象である複数の集積回路デバイス
(DUT)をテストするためのシステムにおいて、 少なくとも一組のテスター入力/出力(I/O)ラインを
備えるテスターであって、単一のDUTをテストするため
に、前記一組のテスターI/Oラインにデータ値を提供す
るテスターと、 前記テスターから前記データ値を受け取って前記テスタ
ーにエラー値を提供するために、前記少なくとも一組の
テスターI/Oラインに結合された回路であって、前記デ
ータ値を複数のDUTの各々に送ることからなる回路を
備え、 前記回路は、異なるDUT内の対応するアドレスを有する
2つの位置を読み出した後に、該2つの位置の値につい
て第1の比較を実行し、これに応答して、該第1の比較
結果を示す前記エラー値を生成することからなる、シス
テム。 - 【請求項2】前記回路が、さらに、同じDUT内の2つの
異なる位置の値について第2の比較を実行して、第2の
比較結果を示すエラー値を生成する、請求項1のシステ
ム。 - 【請求項3】前記DUTがメモリデバイスであり、既定の
アドレスについての各DUT内の位置の一つ以上のビット
にエラーが存在する場合に、前記エラー値は、前記位置
の特定のビットを指定することなく、そのエラーを表す
ことからなる、請求項1のシステム。 - 【請求項4】前記回路が、前記I/Oラインに複数のエラ
ービットを提供し、個別のDUT内にエラーが存在する場
合には、各エラービットがそのエラーを表すことからな
る、請求項1のシステム。 - 【請求項5】テスターと通信するためのチャンネル、及
び複数のプローブエレメントを有するプローブアセンブ
リをさらに備える請求項1のシステムであって、前記チ
ャンネルは、前記一組のテスターI/Oラインに結合され
ており、前記複数のプローブエレメントは、DUTの複数
の信号位置に接触するための一方の端部と、前記回路に
接続された他方の端部とを有し、前記回路は、プローブ
アセンブリの一部であり、かつ、前記チャンネルに結合
されていることからなる、システム。 - 【請求項6】テスターと通信するためのチャンネルであ
って、前記テスターは、該チャンネルを介して一つのDU
Tをテストするためのデータ値を提供することからな
る、チャンネルと、 一つ以上のテスト対象デバイス(DUT)の複数の信号位
置に接触するための複数のプローブエレメントと、 テスターから前記データ値を受け取ってテスターにエラ
ー値を提供するために、前記チャンネルと前記プローブ
エレメントの間に結合されたテスター−DUTインターフ
ェース回路を備えるプローブアセンブリであって、 前記回路は、前記プローブエレメントを介して前記複数
のDUTの各々に前記データ値を送るよう動作し、ま
た、前記回路は、異なるDUT内の対応するアドレスを有
する2つの位置から読み出した後に、それらの2つの位
置の値について第1の比較を実行し、これに応答して、
該第1の比較の結果を示すエラー値を生成することから
なる、プローブアセンブリ。 - 【請求項7】前記回路が、さらに、同じDUT内の2つの
異なる位置の値について第2の比較を実行して、該第2
の比較の結果を示すエラー値を生成する、請求項6のプ
ローブアセンブリ。 - 【請求項8】複数のDUTをテストするためのインターフ
ェース回路であってデータ値及び関連するアドレスをテ
ストシーケンスの一部として受け取るための手段と、 複数の対応するアドレスに前記データ値の複数のコピー
を書き込むための手段と、 前記複数の対応するアドレスから複数の読み出しデータ
値を読み出すための手段と、 前記複数の読み出しデータ値のうちの2つのデータ値の
間で第1の比較を実行し、それらの2つの読み出しデー
タ値に相違がある場合に、その相違を表すエラー値を生
成するための手段を備える、インターフェース回路 - 【請求項9】同じDUT内の2つの異なる位置の値の間で
第2の比較を実行し、該第2の比較の結果を示すエラー
値を生成するための手段をさらに備える、請求項8のイ
ンターフェース回路。 - 【請求項10】複数のDUTをテストするためのインター
フェース回路であって、 データ値及び関連するアドレスをテストシーケンスの一
部として受け取るためのチャンネルポートと、 複数のDUTポートであって、各ポートが、個別のDUTから
データ値を読み出し、及び、個別のDUTにデータ値を書
き込むことからなる、複数のDUTポートと、 異なるDUT内の対応するアドレスを有する位置から読み
出した2つ以上のデータ値の2つ以上の対応するビット
に対してOR演算を実施するためにDUTポートに結合さ
れた第1のロジックを備える、インターフェース回路。 - 【請求項11】関連するアドレスのマッピングに応答し
て対応するアドレスを生成するために、前記チャンネル
ポートに結合されたアドレスマッパをさらに備える、請
求項10のインターフェース回路。 - 【請求項12】複数のDUTに対応する複数の第2のXOR演
算を実施するために前記DUTポートに結合された第2の
ロジックをさらに備える請求項10のインターフェース
回路であって、各XOR演算が、個別のDUT内の位置から読
み出された同じデータ値の2つ以上の対応するビット間
で実施されることからなる、インターフェース回路。 - 【請求項13】前記第1のXOR演算の結果と前記第2のX
OR演算の結果との間のOR演算の実施に応答してエラー
値を生成するために、前記第1及び第2のロジックに結
合されたロジックをさらに備える請求項12のインター
フェース回路であって、前記エラー値は、各DUTから読
み出された一組の対応するビットにエラーがある場合に
は、そのエラーを示すことからなる、インターフェース
回路。 - 【請求項14】複数のDUTをテストするための方法であ
って、 テスターの単一のチャンネルから、テストシーケンスの
一部としてデータ値及び関連するアドレスを受け取るス
テップと、 複数のDUT内の複数の対応するアドレスに前記データ値
の複数のコピーを書き込むステップと、 前記DUT内の前記複数の対応するアドレスから複数の読
み出しデータ値を読み出すステップと、 前記複数の読み出しデータ値の対の間で第1の比較を実
施し、前記読み出しデータ値の対の間の相違を表すエラ
ー値を生成するステップからなる、方法。
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