KR100487946B1 - 반도체 테스트 시스템 및 이 시스템의 테스트 방법 - Google Patents

반도체 테스트 시스템 및 이 시스템의 테스트 방법 Download PDF

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Abstract

본 발명은 반도체 테스트 시스템 및 이 시스템의 테스트 방법을 공개한다. 이 시스템은 복수개의 데이터 입출력 핀들을 구비하고, 복수개의 데이터 입출력 핀들을 통하여 데이터를 입출력하는 테스터, 테스터에 의해서 테스트되는 복수개의 반도체 칩들, 및 리드 동작시에 복수개의 반도체 칩들 각각으로부터 출력되는 데이터를 순차적으로 테스터로 출력하는 리드 회로와, 라이트 동작시에 테스터로부터 입력되는 데이터를 동시에 복수개의 칩들로 동시에 인가하는 라이트 회로를 구비하는 제어회로로 구성되어 있다. 따라서, 테스터의 데이터 입출력 핀의 수에 제한되지 않고 많은 수의 반도체 칩들을 동시에 테스트하는 것이 가능하다.

Description

반도체 테스트 시스템 및 이 시스템의 테스트 방법{Semiconductor test system and test method thereof}
본 발명은 반도체 테스트 시스템에 관한 것으로, 특히 병렬로 테스트할 수 있는 반도체 칩의 수를 증가하는 반도체 테스트 시스템 및 이 시스템의 테스트 방법에 관한 것이다.
종래의 반도체 테스트 시스템은 테스터, 프로브 카드(probe card), 및 테스트되는 반도체 칩들로 이루어진다.
종래의 반도체 테스트 시스템은 병렬로 테스트할 수 있는 반도체 칩의 수가 제한되어 있었다. 예를 들면, 종래의 반도체 테스트 시스템의 테스터의 입출력 핀의 수가 64개라면 입출력 핀의 수가 8개인 반도체 칩을 8개밖에 병렬로 테스트할 수 없었다.
도1은 종래의 반도체 테스트 시스템의 개략적인 블록도로서, 테스터(10), 반도체 칩들(12-1 ~ 12-n), 및 프로브 카드(14)로 구성되어 있다.
그리고, I/O11 ~ 1k, I/O21 ~ 2k, ..., I/On1 ~ nk로 표시한 것은 테스터(10)의 데이터 입출력 핀들(미도시)로부터 반도체 칩들(12-1 ~ 12-n) 각각의 데이터 입출력 패드들(또는, 핀들)사이에 연결되는 데이터 입출력 라인들을, ADD, COM로 표시한 것은 테스터(10)의 어드레스 및 명령어 입력 핀들(미도시)로부터 반도체 칩들(12-1 ~ 12-n)의 어드레스 및 명령어 입력 패드들(또는, 핀들)(미도시)에 연결되는 어드레스 및 명령어 입력 라인들을, POWER로 표시한 것은 테스터(10)의 전원 인가 핀들(미도시)로부터 반도체 칩들(12-1 ~ 12-n)의 전원 입력 패드들(또는, 핀들)(미도시)에 연결되는 전원 인가 라인들을 각각 나타내는 것이다.
테스터(10)는 데이터 입출력 라인들((I/O11~ 1k) ~ (I/On1 ~ nk))을 통하여 k개의 데이터 입출력 패드들(또는, 핀들)을 구비한 반도체 칩들(12-1 ~ 12-n)로/로부터 데이터를 입/출력하고, 어드레스 및 명령어 출력 라인들(ADD, COM)을 통하여 반도체 칩들(12-1 ~ 12-n)로 어드레스 및 명령어를 출력하고, 전원 인가 라인들(POWER)을 통하여 전원을 인가한다. 이때, 프로브 카드(14)를 통하여 테스터(10)와 반도체 칩들(12-1 ~ 12-n)사이에 데이터가 전송되고, 어드레스, 명령어, 및 전원이 인가된다. 웨이퍼 테스트의 경우에는 데이터 입출력 패드들로 연결되고, 패키지 테스트의 경우에는 데이터 입출력 핀들로 연결된다.
이때, 테스터(10)로부터 출력되는 어드레스, 명령어 출력 라인들(ADD, COM), 및 전원 인가 라인들(POWER)은 반도체 칩들(12-1 ~ 12-n)로 공통으로 인가하여도 상관없다. 즉, 테스터(10)로부터 어드레스, 명령어 출력 라인들(ADD, COM), 및 전원 인가 라인들(POWER)로 신호가 출력되고, 이 신호 라인을 n개로 나누어서 구성하여, 프로브 카드(14)를 통하여 n개의 반도체 칩들(12-1 ~ 12-n) 각각으로 인가되게 구성하면 된다.
그러나, 테스터(10)의 n개 그룹의 데이터 입출력 라인들((I/O11 ~ I/O1k) ~ (I/On1 ~ I/Onk))은 n개의 반도체 칩들(12-1 ~ 12-n)로 공통으로 인가될 수 없고, n개의 반도체 칩들(12-1 ~ 12-n) 각각으로 인가되어야 한다. 그 이유는 라이트되는 데이터는 동일하나, 리드되는 데이터가 다를 수 있기 때문이다.
따라서, 종래의 반도체 테스트 시스템은 데이터 입출력 라인들을 공용으로 사용할 수 없기 때문에 n개의 반도체 칩들(12-1 ~ 12-n) 각각의 데이터 입출력 패드들(또는 핀들)의 수가 k개인 경우에 nk개의 데이터 입출력 라인들을 통하여 데이터를 입/출력하여야 한다. 따라서, 테스트되는 반도체 칩들의 수가 반도체 테스트 시스템의 테스터의 데이터 입출력 핀의 수에 의해서 제한될 수 밖에 없었다.
본 발명의 목적은 종래의 반도체 테스트 시스템의 테스터에 데이터 입출력 핀들의 수보다 테스트되는 반도체 칩들의 데이터 입출력 패드들(또는, 핀들)의 수가 많은 경우에도 테스트가 가능한 반도체 테스트 시스템을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 테스트 시스템의 테스트 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 테스트 시스템의 제1형태는 복수개의 데이터 입출력 핀들을 구비하고, 상기 복수개의 데이터 입출력 핀들을 통하여 데이터를 입출력하는 테스터, 상기 테스터에 의해서 테스트되는 복수개의 반도체 칩들, 및 리드 동작시에 상기 복수개의 반도체 칩들 각각으로부터 출력되는 데이터를 순차적으로 상기 테스터로 출력하는 리드 회로와, 라이트 동작시에 상기 테스터로부터 입력되는 데이터를 동시에 상기 복수개의 칩들로 동시에 인가하는 라이트 회로를 구비하는 제어수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 테스트 시스템의 제2형태는 각각 k개로 구성된 n개 그룹의 데이터 입출력 핀들을 구비하고, 상기 데이터 입출력 핀들을 통하여 데이터를 입출력하는 테스터, 상기 테스터에 의해서 테스트되는 k개의 데이터 입출력 패드들(또는, 핀들)을 각각 구비하고, 각각 m개로 구성된 n개 그룹의 반도체 칩들, 및 리드 동작시에 상기 n개 그룹들 각각의 첫 번째 반도체 칩들로부터 입력되는 데이터부터 m번째 반도체 칩들로부터 입력되는 데이터까지를 순차적으로 상기 테스터로 출력하는 리드 회로와, 라이트 동작시에 상기 테스터로부터 입력되는 nk개의 데이터를 상기 n개 그룹의 반도체 칩들로 동시에 인가하는 라이트 회로를 구비하는 제어수단을 구비하는 것을 특징으로 한다.
상기 상기 리드 회로는 상기 리드 동작시에 리드 명령을 입력하여 m개의 리드 제어신호들을 순차적으로 발생하는 리드 제어신호 발생수단, 및 상기 m개의 리드 제어신호들 각각에 응답하여 상기 n개 그룹들 각각의 상기 첫 번째 반도체 칩으로부터 출력되는 데이터부터 m번째 반도체 칩으로부터 출력되는 데이터까지를 순차적으로 상기 테스터로 출력하는 리드 데이터 제어수단을 구비하고, 상기 라이트 회로는 상기 라이트 동작시에 라이트 명령을 입력하여 라이트 제어신호를 발생하는 라이트 제어신호 발생수단, 및 상기 라이트 제어신호에 응답하여 상기 테스터로부터 입력되는 nk개의 데이터를 상기 n개 그룹의 반도체 칩들로 동시에 출력하는 라이트 데이터 제어수단을 구비하고, 상기 제어수단은 상기 테스터로부터 입력되는 클럭신호의 상승 엣지에 응답하여 제1클럭신호를 발생하고, 상기 클럭신호의 하강 엣지에 응답하여 제2클럭신호를 발생하는 클럭신호 발생수단, 및 상기 테스터로부터 입력되는 명령어를 입력하여 상기 리드 명령 및 상기 라이트 명령을 발생하는 제어신호 발생수단을 추가적으로 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 테스트 시스템의 테스트 방법은 각각 k개로 구성된 n개 그룹의 데이터 입출력 핀들을 구비하고, 상기 데이터 입출력 핀들을 통하여 데이터를 입출력하는 테스터, 및 상기 테스터에 의해서 테스트되는 k개의 데이터 입출력 패드들(또는, 핀들)을 각각 구비하고, 각각 m개로 구성된 n개 그룹의 반도체 칩들을 구비한 반도체 테스트 시스템의 테스트 방법에 있어서, 리드 동작시에 상기 n개 그룹들 각각의 첫 번째 반도체 칩들로부터 입력되는 데이터부터 m번째 반도체 칩들로부터 입력되는 데이터까지를 순차적으로 상기 테스터로 출력하고, 라이트 동작시에 상기 테스터로부터 출력되는 nk개의 데이터를 상기 n개 그룹의 반도체 칩들로 동시에 인가하는 것을 특징으로 한다.
상기 테스트 방법은 상기 테스터로부터 입력되는 클럭신호의 상승 엣지에 응답하여 제1클럭신호를 발생하고, 하강 엣지에 응답하여 제2클럭신호를 발생하고, 상기 테스터로부터 입력되는 명령어를 입력하여 리드 명령 및 라이트 명령 신호를 발생하는 클럭신호 및 제어신호 발생단계, 상기 제2클럭신호에 응답하여 상기 리드 명령를 입력하여 m개의 리드 제어신호들을 순차적으로 발생하고, 상기 라이트 명령에 응답하여 라이트 제어신호를 발생하는 리드 및 라이트 제어신호 발생단계, 및 상기 리드 동작시에 상기 m개의 리드 제어신호들 각각에 응답하여 상기 n개 그룹들 각각의 상기 첫 번째 반도체 칩으로부터 출력되는 데이터부터 m번째 반도체 칩으로부터 출력되는 데이터까지를 순차적으로 상기 테스터로 출력하고, 상기 라이트 동작시에 상기 라이트 제어신호에 응답하여 상기 테스터로부터 입력되는 데이터를 상기 n개 그룹의 반도체 칩들로 동시에 출력하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 테스트 시스템 및 이 시스템의 테스트 방법을 설명하면 다음과 같다.
도2는 본 발명의 반도체 테스트 시스템의 블록도로서, 테스터(20), 제어회로(22), 반도체 칩들((24-11 ~ 24-2m) ~ (24-n1 ~ 24-nm)), 및 프로브 카드(26)로 구성되어 있다.
그리고, I/O11 ~ I/O1k, I/O21 ~ I/O2k, ..., I/On1 ~ I/Onk로 나타낸 것은 테스터(20)의 데이터 입출력 핀들(미도시)로부터 제어회로(22)로 연결되는 데이터 입출력 라인들을, ((I/O11 ~ Ik)1 ~ m, (I/O21 ~ 2k)1 ~ m, ..., (I/On1 ~ nk)1 ~ m))로 나타낸 것은 제어회로(22)와 반도체 칩들((24-11 ~ 24- 1m), (24-21 ~ 24-2m), ..., (24-n1 ~ 24-nm)) 각각의 데이터 입출력 패드들(또는, 핀들)사이에 연결되는 데이터 입출력 라인들을, ADD, COM로 표시한 것은 테스터(20)의 어드레스 및 명령어 입력 핀들(미도시)로부터 반도체 칩들((24-11 ~ 24- 1m), (24-21 ~ 24-2m), ..., (24-n1 ~ 24-nm))의 어드레스 및 명령어 입력 패드들(또는, 핀들)(미도시) 또는 제어회로(22)에 연결되는 어드레스 및 명령어 입력 라인들을, POWER로 표시한 것은 테스터(20)의 전원 인가 핀들(미도시)로부터 반도체 칩들((24-11 ~ 24- 1m), (24-21 ~ 24-2m), ..., (24-n1 ~ 24-nm))의 전원 입력 패드들(또는, 핀들)(미도시)에 연결되는 전원 인가 라인들을 각각 나타내는 것이다.
테스터(20)는 도1에 나타낸 테스터(10)와 마찬가지로 k개의 데이터 입출력 핀들(미도시)을 구비한다. 테스터(20)는 k개의 데이터 입출력 라인들(I/O11 ~ I/O1k, I/O21 ~ I/O2k, ..., I/On1 ~ I/Onk)을 통하여 데이터를 입/출력하고, 어드레스 및 명령어 출력 라인들(ADD, COM)과 전원 인가 라인들(POWER)을 통하여 반도체 칩들((24-11 ~ 24-1m), (24-21 ~ 24-2m), ..., (24-n1 ~ 24-nm))로 어드레스, 명령어, 및 전원을 인가한다.
제어회로(22)는 명령어 출력 라인들(COM)을 통하여 입력되는 명령어를 입력하여 라이트 동작시에는 n개의 그룹의 k개의 데이터 입출력 라인들((I/O11 ~ I/O1k) ~ (I/On1 ~ I/Onk))을 통하여 입력되는 데이터를 m개씩 신장하여 각각 m개로 구성된 n개 그룹의 k개의 데이터 입출력 라인들((I/O11 ~ I/O1k)1 ~ m, (I/O21 ~ I/O2k)1 ~ m, ..., (I/On1 ~ nk)1 ~ m))을 통하여 각각 k개의 데이터 입출력 패드들(또는, 핀들)을 가진 n개 그룹의 반도체 칩들((24-11 ~ 24-1m) ~ (24-n1 ~ 24-nm))로 인가한다. 그리고, 명령어 출력 라인들(COM)을 통하여 입력되는 명령어를 입력하여 리드 동작시에는 k개의 데이터 입출력 패드들(또는, 핀들)을 가진 n개 그룹의 반도체 칩들((24-11 ~ 24-1m) ~ (24-n1 ~ 24-nm)) 각각으로부터 출력되는 k개의 데이터를 모두 입력하여 n개 그룹의 반도체 칩들((24-11 ~ 24-1m) ~ (24-n1 ~ 24-nm))의 첫 번째 반도체 칩들((24-11 ~ 24-n1)로부터 출력되는 데이터부터 m번째 반도체 칩들((24-1m ~ 24-nm))로부터 출력되는 데이터까지를 n개 그룹의 k개의 데이터 입출력 라인들((I/O11 ~ 1k) ~ (I/On1 ~ I/Onk))을 통하여 테스터(20)로 순차적으로 출력한다. 즉, 제어회로(22)는 라이트 동작시에는 테스터(20)로부터 출력되는 n개 그룹의 k개씩의 데이터를 m개씩 신장하여 n개 그룹의 반도체 칩들((24-11 ~ 24-1m) ~ (24-n1 ~ 24-nm))로 동시에 라이트하고, 리드 동작시에는 반도체 칩들((24-11 ~ 24-1m) ~ (24-n1 ~ 24-nm))로부터 출력되는 n개 그룹의 반도체 칩들((24-11 ~ 24-1m) ~ (24-n1 ~ 24-nm)) 각각으로부터 출력되는 k개씩의 데이터를 동시에 입력하고, n개 그룹의 반도체 칩들((24-11 ~ 24-1m) ~ (24-n1 ~ 24-nm)) 각각의 첫 번째 반도체 칩들(24-11 ~ 24-n1) 각각으로부터 출력되는 k개씩의 데이터부터 m번째 반도체 칩들(24-1m ~ 24-nm) 각각으로부터 출력되는 k개씩의 데이터까지를 데이터 입출력 라인들((I/O11 ~ 1k) ~ (I/On1 ~ nk))을 통하여 순차적으로 출력한다. 제어회로(22)와 n개 그룹의 반도체 칩들((24-11 ~ 24-1m) ~ (24-n1 ~ 24-nm))사이의 데이터 전송은 프로브 카드(26)를 통하여 이루어진다.
따라서, 도2에 나타낸 본 발명의 반도체 테스트 시스템은 데이터 입출력 핀들의 수가 nk개인 테스터(20)를 이용하여 k개의 데이터 입출력 패드들(또는, 핀들)을 구비한 nm개의 반도체 칩들을 동시에 테스트하는 것이 가능하다.
도3은 도2에 나타낸 반도체 테스트 시스템의 제어회로의 실시예의 블록도로서, 클럭신호 발생회로(30), 제어신호 발생회로(32), 리드 제어신호 발생회로(34), 라이트 제어신호 발생회로(36), 리드 데이터 제어회로(38), 및 라이트 데이터 제어회로(40)로 구성되어 있다.
그리고, 리드 데이터 제어회로(38)는 PR3RD신호 발생회로(34-1), PR2ND신호 발생회로(34-2), PR1ST신호 발생회로(34-3), PRCMD신호 발생회로(34-4), 및 PRCMD2신호 발생회로(34-5)로 구성된다.
도3에 나타낸 반도체 테스트 시스템의 제어회로는 nk개의 데이터 입출력 라인들((I/O11 ~ 1k) ~ (I/On1 ~ nk))을 통하여 입출력되는 데이터를 데이터 입출력 라인들(((I/O11 ~ 1k)1 ~ 4) ~ (I/On1 ~ nk)1 ~ 4))을 통하여 입출력하는 회로 구성을 나타낸 것이다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
클럭신호 발생회로(30)는 클럭신호(CLK)에 응답하여 클럭신호들(PCLKF, PCLK)을 발생한다. 제어신호 발생회로(32)는 클럭신호(PCLK), 반전 로우 어드레스 스트로우브 신호(RASB), 반전 컬럼 어드레스 스트로우브 신호(CASB), 및 반전 라이트 인에이블 신호(WEB)를 입력하여 리드 명령(PRCMDPRE), 라이트 명령(WCMDPRE), 및 프리차지 명령(PPRECH)을 발생한다. 리드 제어신호 발생회로(34)는 클럭신호(PCLKF)와 리드 명령(PRCMDPRE)을 입력하여 리드 제어신호들(PRCMD, PR1ST, PR2ND, PR3RD)을 발생하고, 클럭신호(PCLK)와 리드 제어신호(PRCMD)를 입력하여 래치 타이밍 제어신호(PRCMD2)를 발생한다. 리드 제어신호들(PRCMD, PR1ST, PR2ND, PR3RD)은 클럭신호(PCLK)에 응답하여 1클럭 주기만큼 지연되어 순차적으로 발생된다. 라이트 제어신호 발생회로(36)는 리드 명령(PRCMDPRE), 라이트 명령(WCMDPRE), 및 프리차지 명령(PPRECH)을 입력하여 라이트 제어신호(PWCMD)를 발생한다. 라이트 데이터 제어회로(40)는 라이트 동작시에 라이트 제어신호들(PWCMD)에 응답하여 데이터 입출력 라인들((I/O11 ~ 1k) ~ (I/On1 ~ nk))로부터 입력되는 데이터를 4배로 신장하여 데이터 입출력 라인들(((I/O11 ~ 1k)1 ~ 4) ~ (I/On1 ~ nk)1 ~ 4))로 동시에 출력하고, 리드 동작시에 데이터 입출력 라인들(((I/O11 ~ 1k)1 ~ 4) ~ (I/On1 ~ nk)1 ~ 4))로부터 입력되는 데이터를 동시에 입력하여 리드 제어신호들(PRCMD, PR1ST, PR2ND, PR3RD) 및 래치 타이밍 제어신호(PRCMD2)에 응답하여 데이터 입출력 라인들((I/O11 ~ 1k) ~ (I/On1 ~ nk))로 순차적으로 출력한다.
도4는 도3에 나타낸 제어회로의 동작을 설명하기 위한 동작 타이밍도로서, 클럭신호 발생회로(30)는 클럭신호(CLK)의 상승 엣지를 검출함에 의해서 클럭신호(PCLK)를 발생하고, 클럭신호(CLK)의 하강 엣지를 검출함에 의해서 클럭신호(PCLKF)를 발생한다.
먼저, 테스트 데이터를 리드하는 경우의 동작을 설명하면 다음과 같다.
"하이"레벨의 반전 로우 어드레스 스트로우브 신호(RASB)와 반전 라이트 인에이블 신호(WEB), 및 "로우"레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)가 인가되면 클럭신호(PCLK)에 응답하여 제어신호 발생회로(32)가 리드 명령(PRCMDPRE)을 발생한다.
리드 명령(PRCMDPRE)이 발생되면 리드 제어신호 발생회로(34)가 클럭신호(PCLKF)에 응답하여 리드 제어신호(PRCMD)를 발생하고, 리드 제어신호(PRCMD)를 클럭신호(PCLKF)에 응답하여 1클럭 주기만큼 순차적으로 지연하여 리드 제어신호들(PR1ST, PR2ND, PR3RD)을 발생한다. 그리고, 리드 제어신호(PRCMD) 및 클럭신호(PCLK)에 응답하여 래치 타이밍 제어신호(PRCMD2)를 발생한다. 이때, 발생되는 래치 타이밍 제어신호(PRCMD2)는 데이터 입출력 라인들(((I/O11 ~ 1k) 2 ~ 4) ~ ((I/On1 ~ nk)2 ~ 4))로부터 입력되는 데이터를 정확한 타이밍에 래치하기 위하여 사용되는 신호이다.
리드 제어신호(PRCMD)에 응답하여 리드 데이터 제어회로(38)가 데이터 입출력 라인들((I/O11 ~ 1k)1 ~ (I/On1 ~ nk)1)로부터 입력되는 데이터(DOUTA)를 데이터 입출력 라인들((I/O11 ~ 1k) ~ (I/On1 ~ nk))로 출력한다. 그리고, 래치 타이밍 제어신호(PRCMD2)에 응답하여 데이터 입출력 라인들((I/O11 ~ 1k)2 ~ (I/On1 ~ nk)4)로부터 입력되는 데이터(DOUTB, DOUTC, DOUTD)를 래치한다. 리드 제어신호(PR1ST)에 응답하여 데이터 입출력 라인들((I/O11 ~ 1k)2 ~ (I/On1 ~ nk)2)로부터 입력되는 데이터(DOUTB)를 데이터 입출력 라인들((I/O11 ~ 1k) ~ (I/On1 ~ nk))로 출력하고, 리드 제어신호(PR2ND)에 응답하여 ((I/O11 ~ 1k)3 ~ (I/On1 ~ nk)3)로부터 입력되는 데이터(DOUTC)를 데이터 입출력 라인들((I/O11 ~ 1k) ~ (I/On1 ~ nk))로 출력하고, 리드 제어신호(PR3RD)에 응답하여 ((I/O11 ~ 1k)4 ~ (I/On1 ~ nk)4)로부터 입력되는 데이터(DOUTD)를 데이터 입출력 라인들((I/O11 ~ 1k) ~ (I/On1 ~ nk))로 출력한다.
다음으로, 테스트 데이터를 라이트하는 경우의 동작을 설명하면 다음과 같다.
"하이"레벨의 반전 로우 어드레스 스트로우브 신호(RASB), 및 "로우"레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)와 반전 라이트 인에이블 신호(WEB)가 인가되면 제어신호 발생회로(32)가 라이트 명령(WCMDPRE)을 발생한다.
라이트 명령(WCMDPRE)에 응답하여 라이트 제어신호 발생회로(36)가 라이트 제어신호(PWCMD)를 발생한다.
그리고, 라이트 제어신호(PWCMD)에 응답하여 라이트 데이터 제어회로(40)가 데이터 입출력 라인들((I/O11 ~ 1k)~ (I/On1 ~ nk))로부터 입력되는 데이터(DIN)를 데이터 입출력 라인들(((I/O11 ~ 1k)1 ~ 4) ~ (I/On1 ~ nk)1 ~ 4))로 동시에 출력한다.
다음으로, "로우"레벨의 반전 로우 어드레스 스트로우브 신호(RASB)와 반전 라이트 인에이블 신호(WEB), 및 "하이"레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)가 인가되면 제어신호 발생회로(32)가 프리차지 명령(PPRECH)을 발생한다.
프리차지 명령(PPRECH)이 발생되면 라이트 제어신호 발생회로(36)가 라이트 제어신호(PWCMD)를 디스에이블한다.
도5는 도3에 나타낸 클럭신호 발생회로의 실시예의 회로 구성을 나타내는 것으로, 반전 지연회로(50), NAND게이트(NA1), 및 인버터들(I1, I2)로 구성된 클럭신호(PCLKF) 발생회로와 반전 지연회로(52), NAND게이트(NA2), 및 인버터(I3)로 구성된 클럭신호(PCLK) 발생회로로 구성되어 있다.
도5에 나타낸 구성의 동작을 설명하면 다음과 같다.
인버터(I1)는 클럭신호(CLK)를 반전한다. 반전 지연회로(50)는 인버터(I1)의 출력신호를 반전하고 지연한다. NAND게이트(NA1)는 인버터(I1)와 반전 지연회로(50)의 출력신호를 비논리곱한다. 인버터(I2)는 NAND게이트(NA1)의 출력신호를 반전하여 클럭신호(PCLKF)를 발생한다. 반전 지연회로(52)는 클럭신호(CLK)를 반전하고 지연한다. NAND게이트(NA2)는 반전 지연회로(52)의 출력신호와 클럭신호(CLK)를 비논리곱한다. 인버터(I3)는 NAND게이트(NA2)의 출력신호를 반전하여 클럭신호(PCLK)를 발생한다.
도5에 나타낸 클럭신호 발생회로는 클럭신호(CLK)의 하강 엣지에 응답하여 클럭신호(PCLKF)를 발생한다. 이때, 발생되는 클럭신호(PCLKF)는 반전 지연회로(50)의 지연시간만큼의 펄스폭을 가진다. 그리고, 클럭신호 발생회로는 클럭신호(CLK)의 상승 엣지에 응답하여 클럭신호(PCLK)를 발생한다. 이때, 발생되는 클럭신호(PCLK)는 반전 지연회로(52)의 지연시간만큼의 펄스폭을 가진다.
도6은 도3에 나타낸 제어신호 발생회로의 실시예의 회로도로서, 인버터들(I4 ~ I21), CMOS전송 게이트들(C1, C2, C3), 및 NAND게이트들(NA3, NA4, NA5)로 구성되어 있다.
도6에서, 인버터들(I11, I12)은 래치(L1)를 구성하고, 인버터들(I14, I15)은 래치(L2)를 구성하고, 인버터들(I17, I18)은 래치(L3)를 구성한다.
도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
인버터들(I4, I5)은 반전 로우 어드레스 스트로우브 신호(RASB)를 버퍼한다. 인버터들(I6, I7)은 반전 컬럼 어드레스 스트로우브 신호(CASB)를 버퍼한다. 인버터들(I8, I9)은 반전 라이트 인에이블 신호(WEB)를 버퍼한다. CMOS전송 게이트들(C1, C2, C3)은 "하이"레벨의 클럭신호에 응답하여 온되어 인버터들(I5, I7, I9)의 출력신호들을 전송한다. 래치들(L1, L2, L3)은 CMOS전송 게이트들(C1, C2, C3)의 출력신호들을 반전하고 래치한다. 인버터들(I11, I14, I17)은 래치들(L1, L2, L3)의 출력신호를 반전한다. NAND게이트(NA3)는 인버터(I13)의 출력신호, 래치(L2)의 출력신호, 및 인버터(I19)의 출력신호를 비논리곱한다. 인버터(I20)는 NAND게이트(NA3)의 출력신호를 반전하여 리드 명령(PRCMDPRE)을 발생한다. NAND게이트(NA4)는 래치(L1)의 출력신호, 인버터(I16)의 출력신호, 및 래치(L3)의 출력신호를 비논리곱한다. 인버터(I21)는 NAND게이트(NA4)의 출력신호를 반전하여 프리차지 명령(PPRECH)을 발생한다. NAND게이트(NA5)는 인버터들(I5, I6, I8)의 출력신호를 비논리곱하여 라이트 명령(WCMDPRE)을 발생한다.
즉, 도6에 나타낸 제어신호 발생회로는 "하이"레벨의 클럭신호(PCLK)에 응답하고 반전 로우 어드레스 스트로우브 신호(RASB), 반전 라이트 인에이블 신호(WEB), 및 반전 컬럼 어드레스 스트로우브 신호(CASB)를 래치들(L1, L2, L3)에 래치하고, 이때, 래치들(L1, L2, L3)에 래치된 신호들이 각각 "하이"레벨, "로우"레벨, "하이"레벨이면 리드 명령(PRCMDPRE)을 발생하고, "로우"레벨, "하이"레벨, "로우"레벨이면 프리차지 명령(PPRECH)을 발생한다. 그리고, 클럭신호(PCLK)의 상태에 상관없이 "하이"레벨의 반전 로우 어드레스 스트로우브 신호(RASB), 및 "로우"레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)와 반전 라이트 인에이블 신호(WEB)가 입력되면 "하이"레벨의 라이트 명령(WCMDPRE)를 발생한다.
도7은 도3에 나타낸 리드 제어신호 발생회로의 PRCMD신호 발생회로의 실시예의 회로도로서, CMOS전송 게이트들(C4, C5), 및 인버터들(I22 ~ I26)로 구성되어 있다.
도7에서, 인버터들(I23, I24)은 래치(L4)를 구성하고, 인버터들(I25, I26)은 래치(L5)를 구성한다.
도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
CMOS전송 게이트(C4)는 "하이"레벨의 클럭신호(PCLKF)에 응답하여 리드 명령(PRCMDPRE)을 전송한다. 래치(L4)는 CMOS전송 게이트(C4)의 출력신호를 반전하고 래치한다. CMOS전송 게이트(C5)는 "하이"레벨의 클럭신호(PCLKF)에 응답하여 래치(L4)의 출력신호를 전송한다. 래치(L5)는 CMOS전송 게이트(C5)의 출력신호를 반전하고 래치하여 신호(PRCMD)를 발생한다.
도7에 나타낸 PRCMD신호 발생회로는 "로우"레벨의 클럭신호(PCLKF)에 응답하여 리드 명령(PRCMDPRE)을 래치(L4)에 래치하고, "하이"레벨의 클럭신호(PCLKF)에 응답하여 래치(L4)에 래치된 신호를 래치하여 신호(PRCMD)를 발생한다.
PR1ST, PR2ND, PR3RD신호 발생회로들의 구성은 도7에 나타낸 PRCMD신호 발생회로의 구성과 동일하다.
즉, 리드 제어신호 발생회로는 클럭신호(PCLKF)에 응답하여 리드 명령(PRCMDPRE)을 지연하여 리드 제어신호(PRCMD)를 발생하고, 리드 제어신호(PRCMD)를 1클럭 주기만큼 지연하여 리드 제어신호(PR1ST)를 발생하고, 리드 제어신호(PR1ST)를 1클럭 주기만큼 지연하여 리드 제어신호(PR2ND)를 발생하고, 리드 제어신호(PR2ND)를 1클럭 주기만큼 지연하여 리드 제어신호(PR3RD)를 발생한다.
도8은 도3에 나타낸 리드 제어신호 발생회로의 PRCMD2신호 발생회로의 실시예의 회로도로서, 반전 지연회로(54), NAND게이트(NA6), PMOS트랜지스터(P1), NMOS트랜지스터(N1), 및 인버터들(I27, I28, I29)로 구성되어 있다.
도8에서, 인버터들(I27, I28)은 래치(L6)를 구성한다.
도8에 나타낸 회로의 동작을 설명하면 다음과 같다.
반전 지연회로(54)는 리드 제어신호(PRCMD)를 반전하고 지연한다. NAND게이트(NA6)는 반전 지연회로(54)의 출력신호와 리드 제어신호(PRCMD)를 비논리곱한다. PMOS트랜지스터(P1)는 "로우"레벨의 NAND게이트(NA6)의 출력신호에 응답하여 노드(A)를 "하이"레벨로 만든다. NMOS트랜지스터(N1)는 "하이"레벨의 클럭신호(PCLK)에 응답하여 노드(A)를 "로우"레벨로 만든다. 래치(L6)는 노드(A)의 신호를 반전하고 래치한다. 인버터(I29)는 래치(L6)의 출력신호를 반전하여 래치 타이밍 제어신호(PRCMD2)를 발생한다.
도8에 나타낸 PRCMD2신호 발생회로는 리드 제어신호(PRCMD)의 상승 엣지에 응답하여 "하이"레벨로 천이하고, "하이"레벨의 클럭신호(PCLK)에 응답하여 "로우"레벨로 천이하는 래치 타이밍 제어신호(PRCMD2)를 발생한다.
도9은 도3에 나타낸 라이트 제어신호 발생회로의 실시예의 회로도로서, NOR게이트(NOR1), 인버터들(I30, I31, I32, I33), PMOS트랜지스터(P2), 및 NMOS트랜지스터(N2)로 구성되어 있다.
도9에서, 인버터들(I31, I32)은 래치(L7)를 구성한다.
도9에 나타낸 회로의 동작을 설명하면 다음과 같다.
NOR게이트(NOR1)는 프리차지 명령(PPRECH)과 리드 명령(PRCMDPRE)을 비논리합한다. 인버터(I30)는 NOR게이트(NOR1)의 출력신호를 반전한다. 즉, NOR게이트(NOR1)와 인버터(I30)로 구성된 회로는 "하이"레벨의 프리차지 명령(PPRECH) 또는 "하이"레벨의 리드 명령(PRCMDPRE)이 인가되면 "하이"레벨의 신호를 발생한다. PMOS트랜지스터(P2)는 "로우"레벨의 라이트 명령(WCMDPRE)에 응답하여 온되어 노드(B)를 "하이"레벨로 만든다. NMOS트랜지스터(N2)는 "하이"레벨의 인버터(I30)의 출력신호에 응답하여 노드(B)를 "로우"레벨로 만든다. 래치(L7)는 노드(B)의 신호를 반전하고 래치한다. 인버터(I33)는 래치(L7)의 출력신호를 반전하여 라이트 제어신호(PWCMD)를 발생한다.
도9에 나타낸 라이트 제어신호 발생회로는 "하이"레벨의 프리차지 명령(PPRECH) 또는 리드 명령(PRCMDPRE)이 인가되면 "로우"레벨의 라이트 제어신호(PWCMD)를 발생하고, "로우"레벨의 라이트 명령(WCMDPRE)이 인가되면 "하이"레벨의 라이트 제어신호(PWCMD)를 발생한다.
도10은 도3에 나타낸 리드 데이터 제어회로의 실시예의 회로도로서, 인버터들(I34 ~ I63), 및 CMOS전송 게이트들(C6 ~ C15)로 구성되어 있다.
도10에서, 인버터들(I44, I45)은 래치(L8)를 구성하고, 인버터들(I46, I47)은 래치(L9)를 구성하고, 인버터들(I48, I49)은 래치(L10)를 구성한다. 그리고, 인버터들(I52, I53)은 래치(L11)를 구성하고, 인버터들(I54, I55)은 래치(L12)를 구성하고, 인버터들(I58, I59)은 래치(L13)를 구성한다.
도10은 데이터 입출력 라인들((I/O11 ~ 1k)1 ~ 4)로부터 입력되는 데이터를 데이터 입출력 라인(I/O11 ~ 1k)을 통하여 출력하는 회로를 나타내는 것이다. 도시하지 않은 데이터 입출력 라인들(((I/O21 ~ 2k)1 ~ 4) ~ (I/On1 ~ nk)1 ~ 4))로부터 입력되는 데이터를 데이터 입출력 라인((I/O21 ~ 2k) ~ (I/On1 ~ nk))을 통하여 출력하는 회로의 구성은 도10과 동일하게 구성된다.
도10에 나타낸 회로의 동작을 설명하면 다음과 같다.
인버터들((I34, I35), (I36, I37), (I38, I39), (I40, I41)) 각각은 데이터 입출력 라인들((I/O11 ~ 1k)1 ~ 4) 각각을 통하여 입력되는 데이터를 버퍼한다. CMOS전송 게이트(C6)는 "하이"레벨의 리드 제어신호(PRCMD)에 응답하여 인버터(I35)의 출력신호를 전송한다. CMOS전송 게이트들(C7, C8, C9) 각각은 "하이"레벨의 래치 타이밍 제어신호(PRCMD2)에 응답하여 인버터들(I37, I39, I41) 각각의 출력신호를 전송한다. 래치들(L8, L9, L10) 각각은 CMOS전송 게이트들(C7, C8, C9) 각각의 출력신호를 반전하고 래치한다. 인버터(I50)는 래치(L8)의 출력신호를 반전한다. CMOS전송 게이트들(C10, C11, C12) 각각은 "하이"레벨의 리드 제어신호(PR1ST)에 응답하여 인버터(I50), 및 래치들(L9, L10)의 출력신호를 전송한다. 래치들(L11, L12) 각각은 CMOS전송 게이트들(C11, C12) 각각의 출력신호를 반전하고 래치한다. 인버터(I56)는 래치(L11)의 출력신호를 반전한다. CMOS전송 게이트들(C13, C14) 각각은 "하이"레벨의 리드 제어신호(PR2ND)에 응답하여 인버터(I56), 및 래치(L12)의 출력신호를 전송한다. 래치(L13)는 CMOS전송 게이트(C14)의 출력신호를 반전하고 래치한다. 인버터(I60)는 래치(L13)의 출력신호를 반전한다. CMOS전송 게이트(C15)는 "하이"레벨의 리드 제어신호(PR3RD)에 응답하여 인버터(I58)의 출력신호를 전송한다. 인버터들(I62, I63)은 CMOS전송 게이트들(C6, C10, C13, C15)로부터 출력되는 신호를 버퍼하여 데이터 입출력 라인(I/O11 ~ 1k)으로 전송한다.
즉, 도10에 나타낸 리드 데이터 제어회로는 리드 제어신호(PRCMD)에 응답하여 데이터 입출력 라인들((I/O11 ~ Ik)1)로부터 전송되는 데이터를 데이터 입출력 라인(I/O11 ~ 1k)으로 전송하고, 래치 타이밍 제어신호(PRCMD2)에 응답하여 데이터 입출력 라인들((I/O11 ~ 1k)2)로부터 전송되는 데이터를 래치하고, 리드 제어신호(PR1ST)에 응답하여 데이터 입출력 라인(I/O11 ~ 1k)으로 전송한다. 따라서, 데이터 입출력 라인들((I/O11 ~ 1k)2)로부터 전송되는 데이터는 데이터 입출력 라인들((I/O11 ~ Ik)1)로부터 전송되는 데이터가 데이터 입출력 라인(I/O11 ~ 1k)으로 전송된 후 1클럭 주기 후에 데이터 입출력 라인(I/O11 ~ Ik)으로 전송된다. 그리고, 데이터 입출력 라인들((I/O11 ~ 1k)3)로부터 전송되는 데이터는 데이터 입출력 라인들((I/O11 ~ Ik)2)로부터 전송되는 데이터가 데이터 입출력 라인(I/O11 ~ 1k)으로 전송된 후 1클럭 주기 후에 데이터 입출력 라인(I/O11 ~ Ik)으로 전송된다. 마찬가지로, 데이터 입출력 라인들((I/O11 ~ 1k)4)로부터 전송되는 데이터는 데이터 입출력 라인들((I/O11 ~ Ik)3)로부터 전송되는 데이터가 데이터 입출력 라인(I/O11 ~ 1k)으로 전송된 후 1클럭 주기 후에 데이터 입출력 라인(I/O11 ~ Ik)으로 전송된다.
도11은 도3에 나타낸 라이트 데이터 제어회로의 실시예의 회로도로서, 인버터들(I64 ~ I72), 및 CMOS전송 게이트들(C16 ~ C19)로 구성되어 있다.
도11은 데이터 입출력 라인(I/O11 ~ 1k)을 통하여 입력되는 데이터를 데이터 입출력 라인들((I/O11 ~ 1k)1 ~ 4)로부터 출력하는 회로를 나타내는 것이다. 도시하지 않은 데이터 입출력 라인들((I/O21 ~ 2k) ~ (I/On1 ~ nk))을 통하여 입력되는 데이터를 데이터 입출력 라인들(((I/O21 ~ 2k)1 ~ 4) ~ (I/On1 ~ nk)1 ~ 4))로 출력하는 회로의 구성은 도11과 동일하게 구성된다.
도11에 나타낸 회로의 동작을 설명하면 다음과 같다.
CMOS전송 게이트들(C16 ~ C19) 각각은 "하이"레벨의 라이트 제어신호(PWCMD)에 응답하여 데이터 입출력 라인(I/O11 ~ 1k)으로부터 입력되는 데이터를 전송한다. 인버터들((I65, I66), (I67, I68), (I69, I70), (I71, I72)) 각각은 CMOS전송 게이트들(C16 ~ C19) 각각으로부터 출력되는 데이터를 버퍼하여 데이터 입출력 라인들((I/O11 ~ 1k)1 ~ 4)로 출력한다.
즉, 도11에 나타낸 라이트 데이터 제어회로는 라이트 제어신호(PWCMD)에 응답하여 데이터 입출력 라인(I/O11 ~ 1k)으로부터 입력되는 데이터를 데이터 입출력 라인들((I/O11 ~ 1k)1 ~ 4)로 동시에 출력한다.
상술한 본 발명의 실시예의 제어회로는 리드 제어신호 발생회로가 데이터를 정확하게 래치하기 위하여 래치 타이밍 제어신호(PRCMD2)를 사용하였으나, 경우에 따라서는 래치 타이밍 제어신호(PRCMD2)를 사용하지 않고 리드 제어신호(PRCMD)를 사용하여 데이터를 래치하도록 구성할 수도 있다.
그리고, 본 발명의 제어회로는 프로브 카드에 탑재되도록 구성하거나, 테스터와 프로브 카드사이에 별도로 구성하여도 상관없다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 테스트 시스템 및 이 시스템의 테스트 방법은 테스터의 데이터 입출력 핀의 수에 제한되지 않고 많은 수의 반도체 칩들을 동시에 테스트하는 것이 가능하다.
도1은 종래의 반도체 테스트 시스템의 개략적인 블록도이다.
도2는 본 발명의 반도체 테스트 시스템의 블록도이다.
도3은 도2에 나타낸 반도체 테스트 시스템의 제어회로의 실시예의 블록도이다.
도4는 도3에 나타낸 제어회로의 동작을 설명하기 위한 동작 타이밍도이다.
도5는 도3에 나타낸 클럭신호 발생회로의 실시예의 회로 구성을 나타내는 것이다.
도6은 도3에 나타낸 제어신호 발생회로의 실시예의 회로도이다.
도7은 도3에 나타낸 리드 제어신호 발생회로의 PRCMD신호 발생회로의 실시예의 회로도이다.
도8은 도3에 나타낸 리드 제어신호 발생회로의 PRCMD2신호 발생회로의 실시예의 회로도이다.
도9은 도3에 나타낸 라이트 제어신호 발생회로의 실시예의 회로도이다.
도10은 도3에 나타낸 리드 데이터 제어회로의 실시예의 회로도이다.
도11은 도3에 나타낸 라이트 데이터 제어회로의 실시예의 회로도이다.

Claims (14)

  1. 복수개의 데이터 입출력 핀들을 구비하고, 상기 복수개의 데이터 입출력 핀들을 통하여 데이터를 입출력하는 테스터;
    상기 테스터에 의해서 테스트되는 복수개의 반도체 칩들; 및
    리드 동작시에 상기 복수개의 반도체 칩들 각각으로부터 출력되는 데이터를 순차적으로 상기 테스터로 출력하는 리드 회로와, 라이트 동작시에 상기 테스터로부터 입력되는 데이터를 동시에 상기 복수개의 칩들로 동시에 인가하는 라이트 회로를 구비하는 제어수단을 구비하는 것을 특징으로 하는 반도체 테스트 시스템.
  2. 제1항에 있어서, 상기 리드 회로는
    상기 리드 동작시에 리드 명령 및 리드 클럭신호에 응답하여 복수개의 리드 제어신호들을 순차적으로 발생하는 리드 제어신호 발생수단; 및
    상기 복수개의 리드 제어신호들 각각에 응답하여 상기 복수개의 반도체 칩들 각각으로부터 출력되는 데이터를 순차적으로 상기 테스터로 출력하는 리드 데이터 제어수단을 구비하고,
    상기 라이트 회로는
    상기 라이트 동작시에 라이트 명령에 응답하여 라이트 제어신호를 발생하는 라이트 제어신호 발생수단; 및
    상기 라이트 제어신호에 응답하여 상기 테스터로부터 입력되는 데이터를 상기 복수개의 반도체 칩들로 동시에 출력하는 라이트 데이터 제어수단을 구비하고,
    상기 제어수단은
    상기 테스터로부터 입력되는 클럭신호에 응답하여 상기 리드 클럭신호를 발생하는 클럭신호 발생수단; 및
    상기 테스터로부터 입력되는 명령어를 입력하여 상기 리드 명령, 상기 라이트 명령을 발생하는 제어신호 발생수단을 추가적으로 구비하는 것을 특징으로 하는 반도체 테스트 시스템.
  3. 각각 k개로 구성된 n개 그룹의 데이터 입출력 핀들을 구비하고, 상기 데이터 입출력 핀들을 통하여 데이터를 입출력하는 테스터;
    상기 테스터에 의해서 테스트되는 k개의 데이터 입출력 패드들(또는, 핀들)을 각각 구비하고, 각각 m개로 구성된 n개 그룹의 반도체 칩들; 및
    리드 동작시에 상기 n개 그룹들 각각의 첫 번째 반도체 칩들로부터 입력되는 데이터부터 m번째 반도체 칩들로부터 입력되는 데이터까지를 순차적으로 상기 테스터로 출력하는 리드 회로와, 라이트 동작시에 상기 테스터로부터 입력되는 nk개의 데이터를 상기 n개 그룹의 반도체 칩들로 동시에 인가하는 라이트 회로를 구비하는 제어수단을 구비하는 것을 특징으로 하는 반도체 테스트 시스템.
  4. 제3항에 있어서, 상기 리드 회로는
    상기 리드 동작시에 리드 명령을 입력하여 m개의 리드 제어신호들을 순차적으로 발생하는 리드 제어신호 발생수단; 및
    상기 m개의 리드 제어신호들 각각에 응답하여 상기 n개 그룹들 각각의 상기 첫 번째 반도체 칩으로부터 출력되는 데이터부터 m번째 반도체 칩으로부터 출력되는 데이터까지를 순차적으로 상기 테스터로 출력하는 리드 데이터 제어수단을 구비하고,
    상기 라이트 회로는
    상기 라이트 동작시에 라이트 명령을 입력하여 라이트 제어신호를 발생하는 라이트 제어신호 발생수단; 및
    상기 라이트 제어신호에 응답하여 상기 테스터로부터 입력되는 nk개의 데이터를 상기 n개 그룹의 반도체 칩들로 동시에 출력하는 라이트 데이터 제어수단을 구비하고,
    상기 제어수단은
    상기 테스터로부터 입력되는 클럭신호의 상승 엣지에 응답하여 제1클럭신호를 발생하고, 상기 클럭신호의 하강 엣지에 응답하여 제2클럭신호를 발생하는 클럭신호 발생수단; 및
    상기 테스터로부터 입력되는 명령어를 입력하여 상기 리드 명령 및 상기 라이트 명령을 발생하는 제어신호 발생수단을 추가적으로 구비하는 것을 특징으로 하는 반도체 테스트 시스템.
  5. 제4항에 있어서, 상기 제어신호 발생수단은
    "하이"레벨의 반전 로우 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호, 및 "로우"레벨의 반전 컬럼 어드레스 스트로우브 신호가 인가되면 상기 제1클럭신호에 응답하여 상기 리드 명령을 발생하는 리드 명령 발생회로; 및
    "하이"레벨의 상기 반전 로우 어드레스 스트로우브 신호와 "로우"레벨의 상기 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호가 인가되면 상기 제1클럭신호에 응답하여 상기 라이트 명령을 발생하는 라이트 명령 발생회로를 구비하는 것을 특징으로 하는 반도체 테스트 시스템.
  6. 제5항에 있어서, 상기 제어신호 발생수단은
    "로우"레벨의 상기 반전 로우 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호, 및 "하이"레벨의 반전 컬럼 어드레스 스트로우브 신호가 인가되면 상기 제1클럭신호에 응답하여 프리차지 명령을 발생하는 프리차지 명령 발생회로를 더 구비하는 것을 특징으로 하는 반도체 테스트 시스템.
  7. 제4항에 있어서, 상기 리드 제어신호 발생수단은
    상기 리드 명령이 발생되면 상기 제2클럭신호에 응답하여 제1리드 제어신호를 발생하고, 상기 제1리드 제어신호가 발생되면 상기 제2클럭신호에 응답하여 상기 제1리드 제어신호로부터 1클럭 주기만큼 지연되는 제2부터 제m리드 제어신호들을 순차적으로 발생하는 리드 제어신호 발생회로; 및
    상기 리드 제어신호와 제1클럭신호를 입력하여 래치 타이밍 제어신호를 발생하는 래치 타이밍 제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 테스트 시스템.
  8. 제4항에 있어서, 상기 라이트 제어신호 발생수단은
    상기 라이트 명령이 발생되면 상기 라이트 제어신호를 발생하고, 상기 리드 명령 또는 상기 프리차지 명령이 발생되면 상기 라이트 제어신호를 디스에이블하는 것을 특징으로 하는 반도체 테스트 시스템.
  9. 제7항에 있어서, 상기 리드 데이터 제어수단은
    상기 제1리드 제어신호에 응답하여 상기 n개 그룹들 각각의 첫 번째 반도체 칩으로부터 출력되는 데이터를 상기 테스터로 출력하는 제1리드 데이터 발생회로; 및
    상기 래치 타이밍 제어신호에 응답하여 상기 n개 그룹들 각각의 두 번째 반도체 칩으로부터 출력되는 데이터를 래치하고, 상기 제2 내지 제m리드 제어신호들 각각에 응답하여 상기 n개 그룹들 각각의 두 번째 반도체 칩들로부터 출력되는 데이터부터 m번째 반도체 칩들로부터 출력되는 데이터까지를 순차적으로 상기 테스터로 출력하는 제2리드 데이터 발생회로를 구비하는 것을 특징으로 하는 반도체 테스트 시스템.
  10. 각각 k개로 구성된 n개 그룹의 데이터 입출력 핀들을 구비하고, 상기 데이터 입출력 핀들을 통하여 데이터를 입출력하는 테스터; 및
    상기 테스터에 의해서 테스트되는 k개의 데이터 입출력 패드들(또는, 핀들)을 각각 구비하고, 각각 m개로 구성된 n개 그룹의 반도체 칩들을 구비한 반도체 테스트 시스템의 테스트 방법에 있어서,
    리드 동작시에 상기 n개 그룹들 각각의 첫 번째 반도체 칩들로부터 입력되는 데이터부터 m번째 반도체 칩들로부터 입력되는 데이터까지를 순차적으로 상기 테스터로 출력하고, 라이트 동작시에 상기 테스터로부터 출력되는 nk개의 데이터를 상기 n개 그룹의 반도체 칩들로 동시에 인가하는 것을 특징으로 하는 반도체 테스트 시스템의 테스트 방법.
  11. 제10항에 있어서, 상기 반도체 테스트 방법은
    상기 테스터로부터 입력되는 클럭신호의 상승 엣지에 응답하여 제1클럭신호를 발생하고, 하강 엣지에 응답하여 제2클럭신호를 발생하고, 상기 테스터로부터 입력되는 명령어를 입력하여 리드 명령 및 라이트 명령 신호를 발생하는 클럭신호 및 제어신호 발생단계;
    상기 제2클럭신호에 응답하여 상기 리드 명령를 입력하여 m개의 리드 제어신호들을 순차적으로 발생하고, 상기 라이트 명령에 응답하여 라이트 제어신호를 발생하는 리드 및 라이트 제어신호 발생단계; 및
    상기 리드 동작시에 상기 m개의 리드 제어신호들 각각에 응답하여 상기 n개 그룹들 각각의 상기 첫 번째 반도체 칩으로부터 출력되는 데이터부터 m번째 반도체 칩으로부터 출력되는 데이터까지를 순차적으로 상기 테스터로 출력하고, 상기 라이트 동작시에 상기 라이트 제어신호에 응답하여 상기 테스터로부터 입력되는 데이터를 상기 n개 그룹의 반도체 칩들로 동시에 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 테스트 시스템의 테스트 방법.
  12. 제11항에 있어서, 상기 클럭신호 및 제어신호 발생단계는
    상기 테스터로부터 "하이"레벨의 상기 반전 로우 어드레스 스트로우브 신호와 "로우"레벨의 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호가 인가되면 상기 제1클럭신호에 응답하여 상기 라이트 명령을 발생하고,
    상기 테스터로부터 "하이"레벨의 상기 반전 로우 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호, 및 "로우"레벨의 상기 반전 컬럼 어드레스 스트로우브 신호가 인가되면 상기 제1클럭신호에 응답하여 상기 리드 명령을 발생하는 것을 특징으로 하는 반도체 테스트 시스템의 테스트 방법.
  13. 제11항에 있어서, 상기 리드 및 라이트 제어신호 발생단계는
    상기 리드 명령이 발생되면 상기 제2클럭신호에 응답하여 제1리드 제어신호를 발생하고, 상기 제1리드 제어신호가 발생되면 상기 제2클럭신호에 응답하여 상기 제1리드 제어신호로부터 1클럭 주기만큼 지연되는 제2부터 제m리드 제어신호들을 순차적으로 발생하고, 상기 리드 제어신호와 제1클럭신호를 입력하여 래치 타이밍 제어신호를 발생하고,
    상기 라이트 명령이 발생되면 상기 라이트 제어신호를 발생하고, 상기 리드 명령 또는 상기 프리차지 명령이 발생되면 상기 라이트 제어신호를 디스에이블하는 것을 특징으로 하는 반도체 테스트 시스템의 테스트 방법.
  14. 제11항에 있어서, 상기 리드 데이터 제어단계는
    상기 제1리드 제어신호에 응답하여 상기 n개 그룹들 각각의 첫 번째 반도체 칩으로부터 출력되는 데이터를 상기 테스터로 출력하는 단계; 및
    상기 래치 타이밍 제어신호에 응답하여 상기 n개 그룹들 각각의 두 번째 반도체 칩으로부터 출력되는 데이터를 래치하고, 상기 제2 내지 제m리드 제어신호들 각각에 응답하여 상기 n개 그룹들 각각의 두 번째 반도체 칩들로부터 출력되는 데이터부터 m번째 반도체 칩들로부터 출력되는 데이터까지를 순차적으로 상기 테스터로 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 테스트 시스템의 테스트 방법.
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