KR20030089781A - 동기식 반도체 메모리 소자 - Google Patents

동기식 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 특히 동기식 반도체 메모리 소자의 데이터 입력 패스에 관한 것이다. 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 정렬 마진을 증대시킬 수 있는 동기식 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 외부로부터 인가된 데이터를 버퍼링하기 위한 데이터 입력 버퍼; 외부로부터 인가된 데이터 스트로브 신호를 버퍼링하여 내부 데이터 스트로브 신호를 생성하기 위한 데이터 스트로브 버퍼; 입력된 상기 내부 데이터 스트로브 신호의 에지를 받아 순차적으로 다수의 데이터 스트로브 펄스를 생성하기 위한 데이터 스트로브 신호 분할 수단; 상기 스트로브 신호 분할 수단으로부터 출력된 상기 데이터 스트로브 펄스에 응답하여 상기 데이터 입력 버퍼로부터 출력된 상기 데이터를 래치하기 위한 다수의 래칭 수단; 각각의 상기 래칭 수단으로부터 출력된 데이터를 정렬하기 위한 다수의 데이터 정렬 수단; 및 정렬된 데이터를 각각의 데이터입력 스트로브 클럭에 응답하여 글로벌 입/출력 버스에 전달하기 위한 다수의 전달 수단을 구비하는 동기식 반도체 메모리 소자가 제공된다.

Description

동기식 반도체 메모리 소자{Synchronous semiconductor memory device}
본 발명은 반도체 메모리에 관한 것으로, 특히 동기식 반도체 메모리 소자의 데이터 입력 패스에 관한 것이다.
최근의 반도체 메모리 분야의 주된 이슈는 집적도에서 동작 속도로 변모하고 있다. 이에 따라 DDR SDRAM(Double Data Rate Synchronous DRAM), RAMBUS DRAM 등의 고속 동기식 메모리가 반도체 메모리 분야의 새로운 화두로 떠오르고 있다.
동기식 메모리는 외부의 시스템 클럭에 동기되어 동작하는 메모리를 말하며, DRAM 중에서는 현재 양산 메모리 시장의 주류를 이루고 있는 SDRAM이 이에 속한다. SDRAM은 입/출력 동작을 클럭의 라이징 에지(rising edge)에 동기시켜 매 클럭마다 한번의 데이터 액세스를 수행하게 된다. 이에 비해, DDR SDRAM 등의 고속 동기식 메모리는 클럭의 라이징 에지 뿐만 아니라, 폴링 에지(falling edge)에도 입/출력 동작이 동기되어 매 클럭마다 두번의 데이터 액세스가 가능한 특징이 있다.
도 1은 DDR SDRAM의 데이터 입력 패스의 블럭 다이어그램이다.
도 1을 참조하면, DDR SDRAM의 데이터 입력 패스는, 외부로부터 입력된 데이터 스트로브 신호(DQS)를 버퍼링하기 위한 데이터 스트로브 버퍼(10)와, 입력 데이터(DIN)를 버퍼링하기 위한 데이터 입력 버퍼(11)와, 데이터 스트로브 버퍼(10)로부터 출력된 내부 데이터 스트로브 신호(dsr4, dsf4)에 제어 받아 데이터 입력 버퍼(11)의 출력 데이터(data)를 래치하기 위한 라이징 데이터 래치(12) 및 폴링 데이터 래치(13)와, 폴링 데이터를 위한 내부 데이터 스트로브 신호(dsf4)에 응답하여 라이징 데이터 래치(12)로부터 출력된 데이터와 폴링 데이터 래치(12)로부터 출력된 데이터를 정렬하기 위한 데이터 정렬부(14)와, 데이터입력 스트로브 클럭(dinstbp)에 응답하여 정렬된 데이터(algn_dinr, algn_dinf)를 글로벌 입/출력 버스(GIO)로 전달하기 위한 GIO 전달부(15)를 포함한다.
도 2는 상기 도 1의 DDR SDRAM의 데이터 입력 패스의 타이밍 다이어그램이다.
도 2를 참조하면, DDR SDRAM은 데이터 스트로브 신호(DQS)의 한 주기당 2개의 데이터를 처리하게 된다. 한편, 데이터 스트로브 신호(DQS)는 쓰기 명령 입력 후 0.75*tCK∼1.25*tCK 사이에서 들어오기 때문에 입력된 데이터를 정렬하여 글로벌 입/출력 버스(GIO)에 로딩하는데 사용되는 데이터입력 스트로브 클럭(dinstrbp)을 띄울 수 있는 범위가 0.5*tCK로 제한되어 있어서, 데이터 정렬시 가질 수 있는 최대 마진이 0.25*tCK(데이터입력 스트로브 클럭의 앞쪽 마진과 뒤쪽 마진이 동일한 경우)였다. 때문에 고주파로 동작하는 경우, 예컨대, tCK=2ns로 동작할 경우에는 0.25*2ns=500ps 안에 데이터 정렬을 수행해야 하므로 데이터 정렬에 어려움이 따르게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 정렬 마진을 증대시킬 수 있는 동기식 반도체 메모리 소자를 제공하는데 그 목적이 있다.
도 1은 DDR SDRAM의 데이터 입력 패스의 블럭 다이어그램.
도 2는 상기 도 1의 DDR SDRAM의 데이터 입력 패스의 타이밍 다이어그램.
도 3은 본 발명의 일 실시예에 따른 DDR SDRAM의 데이터 입력 패스의 블럭 다이어그램.
도 4는 상기 도 3의 데이터 스트로브 신호 분할부의 회로도.
도 5는 상기 도 3의 DDR SDRAM의 데이터 입력 패스의 타이밍 다이어그램.
도 6은 상기 도 4의 데이터 스트로브 신호 분할 회로의 시뮬레이션 파형도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 데이터 스트로브 버퍼
21 : 데이터 스트로브 신호 분할부
22 : 데이터 입력 버퍼
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부로부터 인가된 데이터를 버퍼링하기 위한 데이터 입력 버퍼; 외부로부터 인가된 데이터 스트로브 신호를 버퍼링하여 내부 데이터 스트로브 신호를 생성하기 위한 데이터 스트로브 버퍼; 입력된 상기 내부 데이터 스트로브 신호의 에지를 받아 순차적으로 다수의 데이터 스트로브 펄스를 생성하기 위한 데이터 스트로브 신호 분할 수단; 상기 스트로브 신호 분할 수단으로부터 출력된 상기 데이터 스트로브 펄스에 응답하여 상기 데이터 입력 버퍼로부터 출력된 상기 데이터를 래치하기 위한 다수의 래칭 수단; 각각의 상기 래칭 수단으로부터 출력된 데이터를 정렬하기 위한 다수의 데이터 정렬 수단; 및 정렬된 데이터를 각각의 데이터입력 스트로브 클럭에 응답하여 글로벌 입/출력 버스에 전달하기 위한 다수의 전달 수단을 구비하는 동기식 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 외부로부터 인가된 데이터를 버퍼링하기 위한 데이터 입력 버퍼; 외부로부터 인가된 데이터 스트로브 신호를 버퍼링하여 내부 데이터 스트로브 신호를 생성하기 위한 데이터 스트로브 버퍼; 입력된 상기 내부 데이터 스트로브 신호의 라이징 에지 및 폴링 에지를 받아 순차적으로 제1 라이징 데이터 스트로브 펄스, 제1 폴링 데이터 스트로브 펄스, 제2 라이징 데이터 스트로브 펄스, 제2 폴링 데이터 스트로브 펄스를 생성하기 위한 데이터 스트로브 신호 분할 수단; 제1 라이징 데이터 스트로브 펄스, 제1 폴링 데이터 스트로브 펄스, 제2 라이징 데이터 스트로브 펄스, 제2 폴링 데이터 스트로브 펄스 각각에 응답하여 상기 데이터 입력 버퍼로부터 출력된 상기 데이터를 래치하기 위한 제1 내지 제4 래칭 수단; 상기 제1 및 제2 폴링 데이터 스트로브 펄스에 응답하여 상기 제1 및 제2 래칭 수단의 출력 데이터, 상기 제3 및 제4 래칭 수단의 출력 데이터를 각각 정렬하기 위한 제1 및 제2 데이터 정렬 수단; 및 정렬된 데이터를 제1 및 제2 데이터입력 스트로브 클럭에 응답하여 글로벌 입/출력 버스에 전달하기 위한 제1 및 제2 전달 수단을 구비하는 동기식 반도체 메모리 소자가 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 DDR SDRAM의 데이터 입력 패스의 블럭 다이어그램이다.
도 3을 참조하면, 본 실시예에 따른 DDR SDRAM의 데이터 입력 패스는, 외부로부터 입력된 데이터 스트로브 신호(DQS)를 버퍼링하기 위한 데이터 스트로브 버퍼(20)와, 입력 데이터(DIN)를 버퍼링하기 위한 데이터 입력 버퍼(22)와, 데이터 스트로브 버퍼(20)로부터 출력된 내부 데이터 스트로브 신호(dqs)를 받아 이를 4개의 데이터 스트로브 펄스(1st_dqsrp, 1st_dqsfp, 2nd_dqsrp, 2nd_dqsfp)로 분할하기 위한 데이터 스트로브 신호 분할부(21)와, 데이터 스트로브 펄스(1st_dqsrp, 1st_dqsfp, 2nd_dqsrp, 2nd_dqsfp) 각각에 제어 받아 데이터 입력 버퍼(22)의 출력 데이터(data)를 래치하기 위한 제1 라이징 데이터 래치(23), 제1 폴링 데이터래치(24), 제2 라이징 데이터 래치(25), 제2 폴링 데이터 래치(26)와, 제1 폴링 데이터 스트로브 펄스(1st_dqsfp)에 응답하여 제1 라이징 데이터 래치(23)로부터 출력된 데이터와 제1 폴링 데이터 래치(24)로부터 출력된 데이터를 정렬하기 위한 제1 데이터 정렬부(27)와, 제2 폴링 데이터 스트로브 펄스(2nd_dqsfp)에 응답하여 제2 라이징 데이터 래치(25)로부터 출력된 데이터와 제2 폴링 데이터 래치(26)로부터 출력된 데이터를 정렬하기 위한 제2 데이터 정렬부(28)와, 제1 데이터입력 스트로브 클럭(1st_dinstbp)에 응답하여 정렬된 데이터(1st_algn_dinr, 1st_algn_dinf)를 글로벌 입/출력 버스(GIO)로 전달하기 위한 제1 GIO 전달부(29)와, 제1 데이터입력 스트로브 클럭(2nd_dinstbp)에 응답하여 정렬된 데이터(2nd_algn_dinr, 2nd_algn_dinf)를 글로벌 입/출력 버스(GIO)로 전달하기 위한 제2 GIO 전달부(30)를 구비한다.
도 4는 상기 도 3의 데이터 스트로브 신호 분할부(21)의 회로도이다.
도 4를 참조하면, 데이터 스트로브 신호 분할부(21)는 내부 데이터 스트로브 신호(dqs)에 제어 받아 이전단의 출력을 받는 다단의 래치(42)를 구비하며, 전반적인 회로는 통상적인 카운터 회로와 유사하다. 또한, 데이터 스트로브 신호 분할부(21)는 각 래치의 초기화가 제대로 이루어졌는지 여부를 확인하기 위한 초기화 확인부(41)와, 쓰기 펄스(wtp)와 초기화 확인 신호(reset_wtzp)에 응답하여 첫번째 단의 래치(42)와 세번째 단의 래치를 초기화시키기 위한 초기화부(40)를 구비한다.
첫번째 단의 래치(42)는 인버터(I11)를 통해 반전된 내부 데이터 스트로브신호(dqs)와 인버터(I31)를 통해 다시 반전된 내부 데이터 스트로브 신호(dqs)에 제어 받는 트랜스퍼 게이트(T10)와, 트랜스퍼 게이트(T10)의 출력과 초기화부(40)의 출력(wtzp)을 입력으로 하는 낸드 게이트(I15)와, 낸드 게이트(I15)와 함께 래치를 구성하는 인버터(43)와, 낸드 게이트(I15)의 출력을 입력으로 하는 인버터(I16)를 구비한다. 여기서, 인버터(43)를 4개의 MOS 트랜지스터(M13, M14, M15, M16)로 구성한 것은 인버터의 전류 소비를 줄이기 위한 일반화된 사항이다.
두번째 단의 래치는 인버터(I11)를 통해 반전된 내부 데이터 스트로브 신호(dqs)와 인버터(I31)를 통해 다시 반전된 내부 데이터 스트로브 신호(dqs)에 제어 받아 첫번째 단의 래치(42)의 출력(ddqs<0>)을 선택적으로 통과시키기 위한 트랜스퍼 게이트(T11)와, 트랜스퍼 게이트(T11)의 출력과 공급전원을 입력으로 하는 낸드 게이트(I17)와, 낸드 게이트(I17)와 함께 래치를 구성하는 인버터와, 낸드 게이트(I17)의 출력을 입력으로 하는 인버터(I18)를 구비한다.
세번째 단의 래치는 인버터(I11)를 통해 반전된 내부 데이터 스트로브 신호(dqs)와 인버터(I31)를 통해 다시 반전된 내부 데이터 스트로브 신호(dqs)에 제어 받아 두번째 단의 래치의 출력(ddqs<1>)을 선택적으로 통과시키기 위한 트랜스퍼 게이트(T12)와, 트랜스퍼 게이트(T12)의 출력과 반전된 초기화부(40)의 출력(wtzp)을 입력으로 하는 노아 게이트(I19)와, 노아 게이트(I19)와 함께 래치를 구성하는 인버터와, 노아 게이트(I19)의 출력을 입력으로 하는 인버터(I20)를 구비한다.
네번째 단의 래치는 인버터(I11)를 통해 반전된 내부 데이터 스트로브신호(dqs)와 인버터(I31)를 통해 다시 반전된 내부 데이터 스트로브 신호(dqs)에 제어 받아 세번째 단의 래치(42)의 출력(ddqs<2>)을 선택적으로 통과시키기 위한 트랜스퍼 게이트(T13)와, 트랜스퍼 게이트(T13)의 출력과 공급전원을 입력으로 하는 낸드 게이트(I21)와, 낸드 게이트(I21)와 함께 래치를 구성하는 인버터와, 낸드 게이트(I21)의 출력을 입력으로 하는 인버터(I22)를 구비한다.
한편, 각 래치의 출력은 인버터(I23, I24, ..., I30)에서 버퍼링되어 제1 라이징 데이터 스트로브 펄스(1st_dqsrp), 제1 폴링 데이터 스트로브 펄스(1st_dqsfp), 제2 데이터 스트로브 펄스(2nd_dqsrp), 제2 폴링 데이터 스트로브 펄스(2nd_dqsfp)로 출력된다.
그리고, 초기화 확인부(41)는 첫번째 단의 래치값과 세번째 단의 래치값을 입력으로 하는 낸드 게이트(I12)와, 그 출력을 입력으로 하는 인버터(I13, I14)로 구현되며, 경우에 따라서는 다른 래치의 래치값을 검출하여 초기화를 확인할 수도 있다.
또한, 초기화부(40)는 쓰기 명령을 받아서 만든 쓰기 펄스(wtp)를 게이트 입력으로 하는 NMOS 트랜지스터(M12)와 초기화 확인 신호(reset_wtzp)를 게이트 입력으로 하는 NMOS 트랜지스터(M11)를 풀다운측에 구비하고, 초기화 확인 신호(reset_wtzp)를 게이트 입력으로 하는 PMOS 트랜지스터(M10)를 풀업측에 구비하는 드라이버(44)와, 드라이버(44)의 출력(wtzp)을 반전시켜 출력하기 위한 인버터(I10)를 구비한다.
이하, 상기 도 3 및 도 4에 도시된 회로의 동작을 설명한다.
쓰기 명령이 인가되지 않은 상태에서의 데이터 스트로브 신호(DQS)의 토글은 내부 동작에 아무런 영향을 미치지 못한다. 외부로부터 쓰기 명령이 인가되면 쓰기 펄스(wtp)가 활성화되어 초기화 신호(wtzp)가 인에이블 되며, 이에 따라 래치단에 대한 초기화가 수행된다.
한편, 래치 회로의 초기화가 정상적으로 되어 있다면 초기화 확인 신호(reset_wtzp)는 논리 레벨 로우로 인에이블 되어 있어 새로운 초기화 신호가 들어와도 이를 무시하게 되며, 만일 초기화가 정상적으로 되어 있지 않은 경우에는 초기화 확인 신호(reset_wtzp)가 논리 레벨 하이로 디스에이블 되어 있기 때문에 쓰기 펄스(wtp)가 들어오는 경우에는 래치단을 초기화하게 된다. 래치단이 초기화되면 제1 라이징 데이터 스트로브 펄스(1st_dqsrp) 및 제1 폴링 데이터 스트로브 펄스(1st_dqsfp)는 논리 레벨 로우이며, 제2 라이징 데이터 스트로브 펄스(2nd_dqsrp) 및 제2 폴링 데이터 스트로브 펄스(2nd_dqsfp)는 논리 레벨 하이로 대기하고 있게 된다.
이 상태에서 외부로부터 데이터 스트로브 신호(DQS) 신호가 입력되면 내부 데이터 스트로브 신호(dqs)가 생성되어 내부 데이터 스트로브 신호(dqs)의 라이징 에지 및 폴링 에지마다 래치되어 있던 데이터가 순환하면서 새로운 4개의 데이터 스트로브 펄스(1st_dqsrp, 1st_dqsfp, 2nd_dqsrp, 2nd_dqsfp)를 생성하게 되며, 데이터 래치는 분할된 각각의 데이터 스트로브 펄스에 의해 래치된 데이터를 출력하게 된다.
도 5는 상기 도 3의 DDR SDRAM의 데이터 입력 패스의 타이밍 다이어그램이다.
도 5를 참조하면, 데이터 스트로브 신호의 분할에 의해 라이징 데이터와 폴링 데이터의 중복 구간이 기존의 0.5*tCK에서 1.5*tCK로 늘어남을 확인할 수 있으며, 이는 데이터 정렬 마진이 3배만큼 증가함을 의미한다.
도 6은 상기 도 4의 데이터 스트로브 신호 분할 회로의 시뮬레이션 파형도로서, 데이터를 래치하는데 사용되는 데이터 스트로브 신호의 라이징 에지를 원으로 표시하고 있다. 도면을 참조하면, 저속 동작(위쪽)시는 물론, 클럭 주기(tCK)가 2ns인 고속 동작(아래쪽)시에도 정렬 마진이 충분함을 확인할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 DDR SDRAM의 경우를 일례로 들어 설명하였으나, 본 발명은 데이터 스트로브 신호를 사용하는 다른 동기식 반도체 메모리에도 적용할 수 있다.
또한, 전술한 실시예에서는 내부 데이터 스트로브 신호(dqs)를 4개로 분할하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 그 이상의 수로 분할하여 사용하는 경우에도 적용할 수 있다.
전술한 본 발명은 데이터 스트로브 신호를 사용하는 동기식 반도체 메모리의 데이터 정렬 마진을 기존에 비해 크게 확장하는 효과가 있으며, 이에 따라 고속 메모리의 개발을 앞당기는데 기여할 수 있다.

Claims (6)

  1. 외부로부터 인가된 데이터를 버퍼링하기 위한 데이터 입력 버퍼;
    외부로부터 인가된 데이터 스트로브 신호를 버퍼링하여 내부 데이터 스트로브 신호를 생성하기 위한 데이터 스트로브 버퍼;
    입력된 상기 내부 데이터 스트로브 신호의 에지를 받아 순차적으로 다수의 데이터 스트로브 펄스를 생성하기 위한 데이터 스트로브 신호 분할 수단;
    상기 스트로브 신호 분할 수단으로부터 출력된 상기 데이터 스트로브 펄스에 응답하여 상기 데이터 입력 버퍼로부터 출력된 상기 데이터를 래치하기 위한 다수의 래칭 수단;
    각각의 상기 래칭 수단으로부터 출력된 데이터를 정렬하기 위한 다수의 데이터 정렬 수단; 및
    정렬된 데이터를 각각의 데이터입력 스트로브 클럭에 응답하여 글로벌 입/출력 버스에 전달하기 위한 다수의 전달 수단
    을 구비하는 동기식 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 데이터 스트로브 신호 분할 수단은,
    상기 내부 데이터 스트로브 신호에 제어 받는 다단의 래치를 포함하는 것을특징으로 하는 동기식 반도체 메모리 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 래칭 수단은,
    분할된 상기 데이터 스트로브 펄스의 수 만큼의 래치를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  4. 외부로부터 인가된 데이터를 버퍼링하기 위한 데이터 입력 버퍼;
    외부로부터 인가된 데이터 스트로브 신호를 버퍼링하여 내부 데이터 스트로브 신호를 생성하기 위한 데이터 스트로브 버퍼;
    입력된 상기 내부 데이터 스트로브 신호의 라이징 에지 및 폴링 에지를 받아 순차적으로 제1 라이징 데이터 스트로브 펄스, 제1 폴링 데이터 스트로브 펄스, 제2 라이징 데이터 스트로브 펄스, 제2 폴링 데이터 스트로브 펄스를 생성하기 위한 데이터 스트로브 신호 분할 수단;
    제1 라이징 데이터 스트로브 펄스, 제1 폴링 데이터 스트로브 펄스, 제2 라이징 데이터 스트로브 펄스, 제2 폴링 데이터 스트로브 펄스 각각에 응답하여 상기 데이터 입력 버퍼로부터 출력된 상기 데이터를 래치하기 위한 제1 내지 제4 래칭 수단;
    상기 제1 및 제2 폴링 데이터 스트로브 펄스에 응답하여 상기 제1 및 제2 래칭 수단의 출력 데이터, 상기 제3 및 제4 래칭 수단의 출력 데이터를 각각 정렬하기 위한 제1 및 제2 데이터 정렬 수단; 및
    정렬된 데이터를 제1 및 제2 데이터입력 스트로브 클럭에 응답하여 글로벌 입/출력 버스에 전달하기 위한 제1 및 제2 전달 수단
    을 구비하는 동기식 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 데이터 스트로브 신호 분할 수단은,
    상기 내부 데이터 스트로브 신호에 제어 받는 다단의 래치를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 데이터 스트로브 신호 분할 수단은,
    상기 제1 내지 제4 래칭 수단 중 적어도 둘 이상의 래칭값에 응답하여 상기 제1 내지 제4 래칭 수단의 초기화 여부를 확인하기 위한 초기화 확인부와,
    상기 초기화 확인부의 출력과 쓰기 펄스에 응답하여 상기 제1 내지 제4 래칭 수단의 초기화를 수행하기 위한 초기화부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
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