KR20100050933A - 반도체 메모리장치의 바운더리 스캔 회로 - Google Patents

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KR20100050933A KR1020080110058A KR20080110058A KR20100050933A KR 20100050933 A KR20100050933 A KR 20100050933A KR 1020080110058 A KR1020080110058 A KR 1020080110058A KR 20080110058 A KR20080110058 A KR 20080110058A KR 20100050933 A KR20100050933 A KR 20100050933A
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Abstract

본 발명은 반도체 메모리장치에서 바운더리 스캔 테스트(BOUNDARY SCAN TEST)를 수행하는 반도체 메모리장치의 바운더리 스캔 회로에 관한 것이다. 본 발명의 바운더리 스캔 회로는, 핀을 통해서 입력되는 바운더리 스캔 테스트신호를 스캔 인에이블신호에 동기시켜 출력하는 스캔 버퍼수단; 상기 스캔 버퍼수단의 출력신호를 래치하여 스캔 신호를 출력하는 스캔 래치수단; 상기 스캔 래치수단의 출력을 입력하고, 순차적으로 출력하는 바운더리 스캔수단; 상기 스캔 버퍼수단, 스캔 래치부, 바운더리 스캔부에 이용되는 스캔 클럭신호를 발생하는 스캔클럭발생수단을 포함하여 구성되는 것을 특징으로 한다. 이러한 구성에 따르면 본 발명은 고속 동작을 요구하는 반도체 메모리장치에서 바운더리 스캔 회로를 노말 동작 회로와 완전히 분리시켜서, 바운더리 스캔 회로의 회로 구성을 단순화한다. 이러한 구성으로 본 발명은 노말 동작과 무관하게 제어가 가능하고, 노말 동작 경로의 부하 증가, 전류 소모 등 노말 동작에는 전혀 영향을 주지 않게 된다.
반도체 메모리장치, 바운더리 스캔,

Description

반도체 메모리장치의 바운더리 스캔 회로{BOUNDARY SCAN CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 바운더리 스캔 테스트(BOUNDARY SCAN TEST)를 수행하는 반도체 메모리장치의 바운더리 스캔 회로에 관한 것이다.
반도체 메모리장치는, 데이터의 리드/라이트 동작을 하는 메모리장치이다. 상기 반도체 메모리장치는, 데이터의 리드/라이트 동작에 있어서 셀 트랜지스터와 셀 캐패시터를 사용한다. 따라서 외부에서 반도체 메모리장치에 1 또는 0에 해당하는 데이터를 기록할 때, 셀 트랜지스터가 턴 온되어 외부 데이터를 셀 캐패시터에 저장한다.
상기 반도체 메모리장치를 보드(BOARD)에 어태치(ATTACH) 하는 경우, 패키지의 본딩(BONDING)이 제대로 되었는지 확인하는 작업을 수행하게 되는데, 이것이 바운더리 스캔 테스트(BOUNDARY SCAN TEST) 이다. 따라서 상기 바운더리 스캔 회로 는, 내부 칩의 연결 상태, 칩 내부의 패드 연결 상태 또는 내부 로직 테스트 등을 위해 칩의 입/출력 부분에 추가되어진다.
지금까지 반도체 메모리장치에 이용되고 있는 일반적인 바운더리 스캔 회로는, 노말동작회로와 바운더리 스캔회로가 공통으로 이용되고 있다. 이러한 공통 이용 회로 구성에 따르면, 스캔 인에이블신호를 이용하여 노말동작회로를 선택하거나 또는 바운더리 스캔회로를 선택할 수 있도록 구성되어진다.
그러나 상기와 같은 구성의 바운더리 스캔 회로는, 노말 동작 시에, 바운더리 스캔 회로와 공통으로 이용하는 부담감때문에 입력 부하를 가중시키고 사용전류량도 증가시키는 문제점을 발생하였다. 또한 바운더리 스캔 동작시에도 노말 동작회로와 공통으로 이용하는 부담감때문에 입력부하를 가중시키고 사용전류량을 증가시키는 문제점을 발생하였다.
따라서 본 발명은 회로 구성을 단순화한 반도체 메모리장치의 바운더리 스캔 회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리장치의 바운더리 스캔 회로는, 핀을 통해서 입력되는 바운더리 스캔 테스트신호를 스캔 인에이블신호에 동기시켜 출력하는 스캔 버퍼수단; 상기 스캔 버퍼수단의 출력신호를 래치하여 스캔 신호를 출력하는 스캔 래치수단; 상기 스캔 래치수단의 출력을 입력하고, 순차적으로 출력하는 바운더리 스캔수단; 상기 스캔 버퍼수단, 스캔 래치부, 바운더리 스캔부에 이용되는 스캔 클럭신호를 발생하는 스캔클럭발생수단을 포함하여 구성되는 것을 특징으로 한다.
본 발명은 고속 동작을 요구하는 반도체 메모리장치에서 바운더리 스캔 회로를 노말 동작 회로와 완전히 분리시켜서, 바운더리 스캔 회로의 회로 구성을 단순화한다. 이러한 구성으로 본 발명은 노말 동작과 무관하게 제어가 가능하고, 노말 동작 경로의 부하 증가, 전류 소모 등 노말 동작에는 전혀 영향을 주지 않게 된다. 따라서 반도체 메모리장치의 노말 동작 과정에서도 동작 부하가 감소되면서 노말동 작시의 동작속도를 향상시키게 된다. 또한 노말 동작시에 동작부하 감소에 의하여 소모 전류량을 감소시키는 효과도 더불어 얻게 된다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 바운더리 스캔 회로에 대해서 자세하게 살펴보기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리장치의 바운더리 스캔 회로의 블록도 이다.
도시하고 있는 바와 같이 본 발명은 스캔 동작에 이용될 클럭신호를 발생하는 스캔 클럭발생부(40), 입력 커맨드를 스캔 동작 인에이블신호에 동기시켜서 출력(이하 스캔 버퍼신호)하는 스캔 버퍼부(50), 상기 스캔 버퍼부(50)에서 발생한 커맨드 및 스캔 입력신호를 래치하여 스캔 신호를 출력하는 스캔 래치부(60) 그리고 상기 스캔 래치부(60)에서 출력하는 스캔 신호에 따라 테스트를 수행하는 바운더리 스캔부(80)를 포함하여 구성된다.
상기 스캔 클럭발생부(40)는, 바운더리 스캔 회로에 이용될 스캔 클럭신호만을 발생하도록 구성된다. 상기 스캔 클럭발생부(40)는, 스캔클럭신호(SCK ; SCAN CLOCK)와, 인에이블신호(SEN ; SCAN ENABLE)를 입력하고, 바운더리 스캔 동작에 이용될 스캔클럭신호(SCK)를 발생한다.
상기 스캔 버퍼부(50)는, 바운더리 스캔 동작을 위한 커맨드 입력신호(IN) 와, 인에이블신호(SEN)를 입력하고, 입력 커맨드를 스캔 동작 인에이블신호에 동기시켜서 스캔버퍼신호(OUTB)를 출력한다.
도 2는 본 발명의 일 실시예에 따른 스캔 버퍼부(50)의 상세 구성도를 도시하고 있다.
도시하고 있는 바와 같이 스캔 버퍼부(50)는, 차동 증폭형 버퍼 구성으로 이루어진다. 즉, 공급전원(VDD)과 출력단(OUTB) 사이에 두개의 PMOS 트랜지스터(51,52)가 전류 미러형으로 구성된 프리차지부, NMOS 트랜지스터(54,55)의 게이트로 입력되는 기준전압(VREF)과 입력신호(IN)를 차동 비교하는 비교부, 상기 비교부의 전류 통로를 형성하기 위하여 상기 비교부와 접지전원 사이에 연결된 NMOS 트랜지스터(56)를 포함하여 구성된다. 상기 NMOS 트랜지스터(56)의 게이트로는 스캔 인에이블신호(SEN)가 입력된다. 그리고 공급전원(VDD)과 출력단(OUTB) 사이에 PMOS 트랜지스터(53)가 하나 더 구비되고, 상기 PMOS 트랜지스터(53)의 게이트로 스캔인에이블신호(SEN)가 입력되어진다.
상기와 같이 구성되는 스캔 버퍼부(50)는, 스캔 인에이블신호(SEN)가 입력되면 인에이블되어, 기준전압과 커맨드 입력신호를 차동 비교하여 신호를 발생한다. 그리고 상기 스캔 버퍼부(50)는, 입력되는 데이터를 입력받아 버퍼링하는 하나의 버퍼 구성을 도시하고 있으나, 실제적으로는 테스트하기 위한 N개의 핀수만큼 상기 구성으로 이루어진 N개의 스캔 버퍼부가 구성되어진다.
그리고 상기 스캔 래치부(60)는, 상기 스캔 클럭발생부(40)의 스캔 클럭신호(SCK), 상기 스캔 버퍼부(50)의 스캔버퍼신호(OUTB) 그리고 인에이블신호(SEN), 스캔입력신호(SCAN_IN), 스캔 시프트 핀 리셋신호(SSH ; SCAN SHIFT PIN RESET)를 입력하고, 상기 스캔 버퍼부(50)로부터 출력되는 데이터를 래치시켜서 스캔신호(SCAN_OUT)를 출력한다.
도 3은 본 발명의 일 실시예에 따른 스캔 래치부(60)의 상세 구성도를 도시하고 있다.
도시하고 있는 바와 같이, 상기 스캔 래치부(60)는, 스캔 클럭신호(SCK)와 스캔 인에이블신호(SEN)를 낸드게이트(61)에서 연산하여 제 1 출력신호(SCKB)를 발생하고, 상기 제 1 출력신호를 인버팅(65)시켜서 제 2 출력신호(SCKD)를 발생한다.
그리고 스캔 입력신호(SCAN IN), 스캔 시프트 핀 리셋신호(SSH), 스캔 인에이블신호(SEN)를 연산하는 낸드게이트(62)와, 상기 스캔 인에이블신호와, 상기 스캔 시프트 핀 리셋신호(SSH)를 인버팅(67)한 신호, 상기 스캔 버퍼부(50)의 출력신호를 인버팅(66) 한 신호를 연산하는 낸드게이트(63)를 포함한다. 상기 두개의 낸드게이트(62,63)의 출력신호는 다시 낸드게이트(64)에서 연산되어진다.
상기 낸드게이트(64)의 출력신호는, 상기 제 1,2 출력신호에 의해서 턴-온/오프 되어지는 트랜스미션 게이트(72)를 통과하고, 두개의 인버터(68,69)로 이루어진 래치부를 경유한다. 그리고 다시 상기 제 1,2 출력신호에 의해서 턴-온/오프 되어지는 트랜스미션 게이트(74)를 통과하고, 두개의 인버터(70,71)로 이루어진 래치부를 경유하여 스캔신호(SCAN_OUT)를 발생한다.
상기와 같이 구성되는 스캔 래치부(60)는, 상기 스캔 버퍼부(50)로부터 전달 되는 데이터를 래치시킨다. 그리고 상기 스캔 래치부(60)는, 입력되는 데이터를 입력받아 래치시키는 하나의 래치 구성을 도시하고 있으나, 실제적으로는 테스트하기 위한 N개의 핀수만큼 상기 구성으로 이루어진 N개의 스캔 래치부가 구성되어진다.
상기 바운더리 스캔부(80)는, 도 4에 도시하고 있는 바와 같이, 다수개의 멀티플렉서(84~87)와 D 플립플롭(79~83)으로 구성된 시프트 레지스터로 이루어지고, 상기 스캔 래치부(60)에서 출력하는 스캔신호, 상기 스캔 클럭발생부(40)의 스캔클럭신호(SCK) 그리고 스캔 시프트 핀 리셋신호(SSH ; SCAN SHIFT PIN RESET)를 입력한다.
즉, 바운더리 스캔부(80)는, 상기 스캔 클럭신호를 클럭신호로 사용하고, 각 테스트신호가 입력되는 핀에 시프트 레지스터를 연결하여, 상기 레지스터에 특정 데이터를 라이트(WRITE) 한다. 그리고 스캔클럭신호에 의해서 순차적으로 시프트 레지스터를 통하여 최종 출력 핀으로 데이터가 출력되도록 제어하고, 출력순서에 의해서 잘못 출력된 데이터를 확인하여, 제대로 어태치 안된 핀을 알 수 있게 된다.
그리고 본 발명의 실시예에 따라 바운더리 스캔 테스트 동작을 위하여 필요한 신호들을 입력하기 위하여 핀들은 다음과 같이 구성되어진다. 우선, 핀 테스트 신호(PINS UNDER TEST)가 다수개의 핀(DQ,DQ2,DQ3,....WCK01#)을 통해서 입력되어진다. 상기 핀 테스트신호는, 상기 핀을 통해서 입력되어진 후, 상기 스캔 버퍼부(50), 스캔 래치부(60)를 거쳐서 바운더리 스캔부(80)에까지 입력되어진다. 또한, 상기 외부에서 입력되어지는 SSH신호, SCK신호, SEN 신호, SOE(SCAN OUTPUT ENABLE) 신호도 각각의 핀을 통해서 입력되어진 후, 각각 필요한 회로 구성으로 인가되어진다. 따라서 도 4에 도시되고 있는 핀들((DQ,DQ2,DQ3,....WCK01#, RESET, CS#,SEN,MF)을 구성하는 핀 입력부(90)는, 메모리에 구성되어지는 핀들의 구성이다. 그리고 본 발명의 바운더리 스캔 테스트를 통해서 상기 핀들의 어태치 상태를 확인하게 된다.
따라서 본 발명의 스캔 클럭발생부(40), 스캔 버퍼부(50), 스캔 래치부(60) 등은, 바운더리 스캔 동작시에만 이용되어지는 클럭신호와 스캔 동작신호를 버퍼링 및 래치시킨다. 즉, 본 발명의 바운더리 스캔 회로는, 노말 동작에 이용되어지는 회로 구성들과는 완전히 별도로 구성되어진다.
상기 구성으로 이루어지는 본 발명에 따른 반도체 메모리장치의 바운더리 스캔 회로는 입,출력 단자에 연결되고 있는 핀들의 어태치 상태를 확인한다.
도 5는 본 발명에 따른 반도체 메모리장치의 바운더리 스캔 회로에서, 바운더리 스캔 동작에 따른 동작 타이밍도를 나타내고 있다.
바운더리 스캔 회로는, 스캔 시프트 제어신호(SSH)의 상태에 따라 동작을 달리한다. 즉, 제어신호(SSH)가 로우레벨상태일 때, 핀(PINS UNDER TEST)을 통해 입력되는 핀 테스트 신호는 스캔 버퍼부(50), 스캔 래치부(60)를 통해서 바운더리 스 캔부(80)의 멀티플렉서(84~87)에 입력된다. 그리고 D 플립플롭(79~83)으로 출력한다. 상기 D 플립플롭(79~83)은 클럭신호(SCK)의 네거티브 또는 포지티브 에지에 동기된 테스트신호를 각각 다음 단의 멀티플렉서로 출력한다. 그리고 마지막 D 플립플롭(83)은 테스트신호(WCK01#)를 스캔출력신호(SOUT)로 출력한다.
이후 상기 제어신호(SSH)가 하이레벨로 천이되면, 최상단의 멀티플렉서(84)는 전원접지신호(스캔신호)를 수신하여 D 플립플롭(79)으로 출력한다. 그리고 두번째단 이후 마지막단까지의 멀티플렉서(81~83)는 상기 제어신호(SSH)가 로우레벨일 때, 이전단의 멀티플렉서의 입력신호로 입력된 테스트신호를 수신하여 D 플립플롭(81~83)으로 출력한다. 이때 마지막 D 플립플롭(83)은 마지막-1 단의 테스트신호를 스캔출력신호로 출력한다.
이러한 과정을 반복적으로 계속하여 다수개의 핀(PINS UNDER TEST)으로부터 입력된 테스트신호가 모두 마지막 D 플립플롭(83)으로 출력되고, 최종적으로 상기 멀티플렉서(84)를 통해서 입력된 접지신호(스캔신호)가 D 플립플롭(83)을 ㅌㅇ해서 출력되면, 스캔 테스트 동작이 완료된다.
상기와 같은 과정을 통해서 D 플립플롭(83)을 통해서 출력되는 테스트 신호(PINS UNDER TEST) 중에서 특정 신호에 이상이 있을 경우, 스캔 출력신호(SOUT)는 정상적으로 출력되지 않고, 이를 통해서 테스트 핀의 이상 유무를 확인한다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으 로, 메모리 핀의 어태치 상태를 확인하는 바운더리 테스트 회로를 노말 회로와 분리하여 독립적으로 구성, 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리장치의 바운더리 스캔 회로 블록도,
도 2는 본 발명의 실시예에 따른 스캔 버퍼부의 상세 구성도,
도 3은 본 발명의 실시예에 따른 스캔 래치부의 상세 구성도,
도 4는 본 발명에 실시예에 따른 바운더리 스캔부의 상세 구성도,
도 5는 본 발명의 실시예에 따른 바운더리 스캔 회로의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
40 : 스캔클럭발생부 50 : 스캔 버퍼부
60 : 스캔 래치부 80 : 바운더리 스캔부

Claims (17)

  1. 핀을 통해서 입력되는 바운더리 스캔 테스트신호를 스캔 인에이블신호에 동기시켜 출력하는 스캔 버퍼수단;
    상기 스캔 버퍼수단의 출력신호를 래치하여 스캔 신호를 출력하는 스캔 래치수단;
    상기 스캔 래치수단의 출력을 입력하고, 스캔 시프트 제어신호에 따라서 순차적으로 테스트신호를 출력하는 바운더리 스캔수단을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회로.
  2. 제 1 항에 있어서,
    상기 스캔 동작에 이용될 스캔 클럭신호를 발생하고, 상기 스캔 버퍼수단, 스캔 래치수단, 바운더리 스캔수단으로 제공하는 스캔클럭발생수단을 더 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회로.
  3. 제 1 항에 있어서,
    상기 바운더리 스캔수단은, 스캔 시프트 제어신호의 천이 동작시마다 테스트신호를 시프트 시키는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회 로.
  4. 제 3 항에 있어서,
    상기 바운더리 스캔수단은, 스캔 시프트 제어신호의 천이시마다 이전 단의 테스트신호를 입력하는 멀티플렉서;
    상기 멀티플렉서의 출력을 입력하고, 이전 입력되었던 테스트신호를 출력하는 D 플립플롭으로 구성되는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회로.
  5. 제 4 항에 있어서,
    상기 D 플립플롭은 스캔 클럭신호를 클럭신호로 입력하는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회로.
  6. 제 1 항에 있어서,
    상기 스캔 버퍼수단은, 입력신호를 기준신호와 비교하는 비교회로;
    상기 스캔 인에이블신호에 의해서 비교회로의 전류통로를 형성하는 제 1 스위칭부;
    상기 비교회로의 비교동작 제어를 위한 전원전압 프리차지회로를 포함하는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회로.
  7. 제 6 항에 있어서,
    상기 비교회로는, 입력신호와 기준신호를 각각 게이트단으로 입력하고, 에미터단을 연결한 차동 증폭회로로 구성되는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회로.
  8. 제 7 항에 있어서,
    상기 차동 증폭회로는, 모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회로.
  9. 제 7 항에 있어서,
    상기 제 1 스위칭부는, 게이트단으로 상기 스캔 인에이블신호를 입력하고, 접지전원에 소스단을 연결하고, 드레인단을 상기 차동 증폭회로에 연결한 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회로.
  10. 제 9 항에 있어서,
    상기 프리차지회로는, 전류 미러형으로 구성되는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회로.
  11. 제 10 항에 있어서,
    상기 스캔 버퍼수단은, 공급전압과 상기 스캔 버퍼수단의 출력단 사이에 연결되고, 상기 스캔 인에이블신호에 의해 제어되는 제 2 스위칭부를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회로.
  12. 제 11 항에 있어서,
    상기 제 2 스위칭부는, PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔 회로.
  13. 제 1 항에 있어서,
    상기 스캔 래치수단은, 스캔신호와 스캔 시프트 제어신호, 스캔 인에이블신호를 연산하는 제 1 연산부;
    상기 스캔 버퍼수단의 출력신호와 상기 스캔 시프트 제어신호의 역신호, 스캔 인에이블신호를 연산하는 제 2 연산부;
    상기 제 1,2 연산부의 출력을 연산하는 제 3 연산부;
    상기 제 3 연산부의 출력신호를 스캔 클럭신호에 동기시켜서 래치시키는 제 1 래치부로 구성되는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔회로.
  14. 제 13 항에 있어서,
    상기 제 1,2,3 연산부는, 낸드게이트를 이용하는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔회로.
  15. 제 14 항에 있어서,
    상기 스캔 래치수단은, 상기 제 1 래치부의 출력신호를 스캔 클럭신호에 동기시켜서 재 래치시키는 제 2 래치부로 구성되는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔회로.
  16. 상기 제 15 항에 있어서,
    상기 스캔 래치수단은, 스캔 클럭신호와 스캔 인에이블신호를 조합하는 연산 소자를 더 포함하고, 상기 연산소자의 출력에 동기하여 상기 제 1,2 래치 출력을 제어하는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔회로.
  17. 제 16 항에 있어서,
    상기 스캔 래치수단은, 상기 연산소자의 출력신호에 의해서 턴-온/오프 되는 트랜스미션 게이트를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 바운더리 스캔회로.
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* Cited by examiner, † Cited by third party
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US9336903B2 (en) 2013-05-23 2016-05-10 SK Hynix Inc. Semiconductor apparatus

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