KR100674988B1 - 패키지 번인 테스트가 가능한 반도체 집적 회로 및 번인테스트 방법 - Google Patents

패키지 번인 테스트가 가능한 반도체 집적 회로 및 번인테스트 방법 Download PDF

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Abstract

패키지 번인 테스트가 가능한 반도체 집적 회로 및 번인 테스트 방법이 개시된다. 상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 집적 회로는 입출력 회로, 전송 제어부 및 테스트 제어부를 구비한다. 전송 제어부는 정상 동작 모드인지 테스트 모드인지에 따라 상기 입출력 회로의 제어 노드로 동작 신호를 인가하거나 차단한다. 테스트 제어부는 상기 테스트 모드에서 상기 제어 노드로 제 1 신호 및 제 2 신호를 순차적으로 출력한다. 상기 테스트 제어부는 상기 테스트 모드가 진행되는 총 시간 중에서 일정 시간동안 상기 제 1 신호를 발생하고 나머지 시간동안 상기 제 2 신호를 발생한다. 본 발명에 따른 반도체 집적 회로 및 테스트 방법은 번인 테스트 동작시 모든 소자들에 대하여 스트레스를 인가할 수 있으므로 완전한 번인 테스트를 수행할 수 있는 장점이 있다.

Description

패키지 번인 테스트가 가능한 반도체 집적 회로 및 번인 테스트 방법{Integrated circuit capable of performing package burn-in test and method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 웨이퍼 번인 테스트 장치를 나타내는 도면이다.
도 2는 복수개의 노드들을 가지는 입출력회로를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 집적 회로를 나타내는 도면이다.
본 발명은 반도체 집적 회로 및 테스트 방법에 관한 것으로서, 특히 입출력 회로에 대하여 패키지 번인 테스트를 할 수 있는 반도체 집적 회로 및 번인 테스트 방법에 관한 것이다.
반도체 메모리 장치의 정상 동작 수명을 실제 환경에서 테스트하려면 엄청난 시간이 필요하다. 많은 수의 양산 제품에 대해서 동작 수명을 정확히 예측하면서 테스트 시간을 줄이는 것은 매우 중요하다. 이런 필요에 의해서 번인(burn-in) 테 스트라는 방법을 사용한다.
번인 테스트는 제품에 짧은 시간동안 과도한 스트레스를 가함으로써, 실제 환경보다 열악한 환경에서 제품을 테스트하는 방법이다. 메모리 벤더는 이러한 스트레스를 통과한 제품에 한하여 실제 동작환경에서의 동작 수명을 보장하면서 판매한다.
번인 테스트를 좀더 효율적으로 하기 위해서 웨이퍼 상태에서 테스트하는 웨이퍼 번인 테스트 방법이 이용되고 있다. 이 방법은 직류(DC) 테스트뿐만 아니라 센싱, 기입 동작에서의 테스트도 가능하도록 하여 불량 칩에 대한 효율적인 스크린 방법이라고 할 수 있다.
도 1은 웨이퍼 번인 테스트 장치를 나타내는 도면이다.
웨이퍼 상에서 스크라이브 라인에 의해서 복수의 다이들로 구획되어 있는 각 칩들 내에는 웨이퍼 번인 테스트 회로(10)와 테스트에 필요한 여러 가지 전원 전압을 입력하기 위한 더미 패드들(20)이 존재한다.
웨이퍼 번인 테스트 회로(10)는 WBE 신호를 수신하여 테스트 마스터 신호를 만들어낸다. 여기에 테스트에 필요한 DC 전원의 안정적인 공급을 위하여 VPP, VBB, VBL, VP 라는 전원용 더미패드들(20)을 통해 외부로부터 전원 전압을 수신한다. 또한 어드레스 패드(미도시)를 통하여 어드레스 신호를 수신하여 각 테스트 모드에 대응하는 번인 동작을 수행한다.
그러나, 종래에는 패키지 된 상태에서는 번인 테스트에 사용된 더미 패드들이 외부와 연결될 수 없기 때문에 패키지 상태에서의 번인 테스트는 불가능하였다. 따라서, 패키지 후에도 칩의 번인 테스트가 가능한 여러 가지 연구가 진행되어 왔 다. 미국 특허 5,471,429호에는 패키지 후에도 번 인 테스트가 가능한 반도체 장치들을 개시하고 있다.
반도체 집적 회로의 내부의 입출력 회로에 대하여 패키지 상태에서 번인 테스트를 하는 경우, 테스트 장비의 소비 전류의 증가가 문제가 된다. 내부의 입출력 회로, 예를 들어 지연 동기 루프(delay locked loop)는 테스트를 위하여 동작하는 경우 전류 소모가 매우 증가하기 때문이다.
또한, 정적(static) 번인 테스트는 지연 동기 루프의 노드들을 각각 전원 전압 또는 접지 전압 중 하나의 전압으로 고정시키므로 모든 소자들에 스트레스가 인가되지 아니하는 문제가 있다.
도 2는 복수개의 노드들을 가지는 입출력회로를 나타내는 도면이다.
도 2의 입출력 회로(200)는 복수개의 인버터들(I1, I2, I3~Im)이 직렬로 연결되어 있다. 입출력 회로(200)에 대하여 번인 테스트를 수행하는 경우, 예를 들어 동작 신호(OPS)가 하이 레벨로 인가되면 인버터들(I1, I2, I3~Im)에 의해서 제 1 노드(N1)는 로우 레벨로 제 2 노드(N2)는 하이 레벨로 제 3 노드(N3)는 로우 레벨로 고정된다.
m 번째 노드(Nm)도 하이 레벨 또는 로우 레벨 중의 하나의 레벨로 고정된다. 인버터들(I1, I2, I3~Im)은 피모스 트랜지스터와 엔모스 트랜지스터가 직렬로 연결되는 구조이다. 따라서, 번인 테스트에서 제 1 노드(N1)가 로우 레벨로 고정된 상태라면, 제 2 인버터(I1)의 피모스 트랜지스터는 턴 온 되어 스트레스를 받지만 엔모스 트랜지스터는 턴 오프 되어 스트레스를 받지 아니한다.
마찬가지로 다른 인버터들(I1, I2, I3~Im)도 대응되는 노드들(N1, N2, N3 ~ Nm)의 논리 레벨에 따라 피모스 트랜지스터 또는 엔모스 트랜지스터 중에서 하나의 트랜지스터만 스트레스를 받게된다. 이는 정적 번인 테스트에서 모든 소자가 테스트되지 못하는 문제를 발생시킨다.
본 발명이 이루고자하는 기술적 과제는 패키지 상태에서 모든 소자들을 번인 테스트할 수 있는 반도체 집적 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 패키지 상태에서 모든 소자들을 번인 테스트할 수 있는 반도체 집적 회로의 테스트 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 집적 회로는 입출력 회로, 전송 제어부 및 테스트 제어부를 구비한다.
전송 제어부는 정상 동작 모드인지 테스트 모드인지에 따라 상기 입출력 회로의 제어 노드로 동작 신호를 인가하거나 차단한다. 테스트 제어부는 상기 테스트 모드에서 상기 제어 노드로 제 1 신호 및 제 2 신호를 순차적으로 출력한다.
상기 테스트 제어부는 상기 테스트 모드가 진행되는 총 시간 중에서 일정 시간동안 상기 제 1 신호를 발생하고 나머지 시간동안 상기 제 2 신호를 발생한다. 상기 전송 제어부는 제 1 제어 신호에 응답하여 상기 정상 동작 모드에서 턴 온 되어 상기 제어 노드로 상기 동작 신호를 인가하며, 상기 테스트 모드에서 턴 오프 되어 상기 제어 노드로 인가되는 상기 동작 신호를 차단하는 전송 게이트이다.
상기 제 1 제어 신호는 MRS(Mode Register Set)에 의해서 발생된다.
상기 테스트 제어부는 제 1 전압과 상기 제어 노드 사이에 연결되며 제 2 제어 신호에 응답하여 상기 제 1 신호를 발생하는 제 1 트랜지스터 및 상기 제어 노드와 제 2 전압 사이에 연결되며 제 3 제어 신호에 응답하여 상기 제 2 신호를 발생하는 제 2 트랜지스터를 구비한다. 상기 테스트 모드에서 상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 번갈아 턴 온 된다.
상기 제 2 및 제 3 제어 신호는 MRS(Mode Register Set)에 의해서 발생되며, 상기 제 1 전압은 전원 전압이고 상기 제 2 전압은 접지 전압이다. 상기 테스트 모드는 패키지 번인 테스트이다. 상기 입출력 회로는 지연 동기 루프(Delay Locked Loop) 이다. 상기 제 1 신호는 하이 레벨 신호이고 상기 제 2 신호는 로우 레벨 신호이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로는 입출력 회로 및 테스트 모드에서 상기 입출력 회로로 인가되는 동작 신호를 차단하며, 상기 입출력 회로로 일정한 시간동안 제 1 신호를 인가한 후 제 2 신호를 인가하는 테스트부를 구비한다.
상기 제 1 신호는 하이 레벨 신호이고 상기 제 2 신호는 로우 레벨 신호이다. 상기 테스트부는 제 1 제어 신호에 응답하여 상기 동작 신호의 전송을 제어하는 전송 게이트, 제 1 전압과 상기 입출력 회로 사이에 연결되고 제 2 제어 신호에 응답하여 상기 제 1 신호를 상기 입출력 회로로 인가하는 제 1 트랜지스터 및 제 2 전압과 상기 입출력 회로 사이에 연결되고 제 3 제어 신호에 응답하여 상기 제 2 신호를 상기 입출력 회로로 인가하는 제 2 트랜지스터를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 입출력 회로를 구비하는 반도체 집적 회로의 테스트 방법은 테스트 모드에서 상기 입출력 회로로의 각각의 노드를 하이 레벨 또는 로우 레벨로 유지시키다가 상기 각각의 노드를 반대의 논리 레벨로 유지시키는 단계를 구비한다. 상기 테스트 모드는 패키지 번인 테스트이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 집적 회로를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 집적 회로(300)는 입출력 회로(310), 전송 제어부(320) 및 테스트 제어부(330)를 구비한다.
전송 제어부(320)는 정상 동작 모드인지 테스트 모드인지에 따라 입출력 회로(310)의 제어 노드(NC)로 동작 신호(OPS)를 인가하거나 차단한다. 테스트 제어부(330)는 테스트 모드에서 제어 노드(NC)로 제 1 신호 및 제 2 신호를 순차적으로 출력한다.
도 3의 반도체 집적 회로(300)는 패키지 상태에서의 번인 테스트 중에 모든 소자들에 스트레스가 인가되지 아니하는 종래 기술의 문제점을 MRS(Mode Register Set)를 이용하여 해결한다.
즉, MRS를 이용하여 번인 테스트 시간중의 일정 시간 동안은 하이 레벨의 테스트 신호를 테스트 대상 회로들로 인가하고 또 다른 일정한 시간동안은 로우 레벨의 테스트 신호를 테스트 대상 회로들로 인가함으로써 모든 소자들에 대하여 정적 스트레스(static stress)를 인가할 수 있다.
도 3의 입출력 회로(310)는 반도체 집적 회로(300)에 이용되는 신호의 입력 또는 출력을 제어하는 회로로서, 특히 본 발명의 실시예에서는 지연 동기 루프(Delay Locked Loop) 일 수 있다.
지연동기루프는 위상 검출기, 지연 라인 등의 다양한 회로로 구성되지만 위상 검출기나 지연 라인 등의 구성요소들은 모두 노드에 의하여 서로 연결되므로 도 3의 입출력 회로(310)와 같이 인버터들(I1, I2, I3~Im)의 연결로만 표시될 수 있다.
전송 제어부(320)는 제 1 제어 신호(TS1)에 응답하여 정상 동작 모드에서 턴 온 되어 제어 노드(NC)로 동작 신호(OPS)를 인가하며, 테스트 모드에서 턴 오프 되어 제어 노드(NC)로 인가되는 동작 신호(OPS)를 차단하는 전송 게이트일 수 있다.
전송 게이트의 피모스 트랜지스터의 게이트로 제 1 제어 신호(TS1)가 인가되고 엔모스 트랜지스터의 게이트로 제 1 제어 신호(TS1)를 반전시킨 신호(/TS1)가 인가된다. 제 1 제어 신호(TS1)는 MRS(Mode Register Set)에 의해서 발생된다.
정상 동작 모드에서 제 1 제어 신호(TS1)는 로우 레벨로 발생된다. 그러면 전송 게이트가 턴 온 되어 제어 노드(NC)로 동작 신호(OPS)가 인가되고 입출력 회로(310)는 동작한다. 테스트 모드에서 제 1 제어 신호(TS1)는 하이 레벨로 발생된다. 그러면 전송 게이트가 턴 오프 되어 동작 신호(OPS)가 차단된다.
여기서, 테스트 모드는 패키지 번인 테스트 모드를 의미한다. 또한 도 3에서는 제 1 제어 신호(TS1)가 전송 게이트의 피모스 트랜지스터로 인가된다고 설명하고 있으나 이는 하나의 실시예일 뿐이며 이에 한정되는 것이 아님은 당업자라면 이해할 수 있을 것이다.
테스트 제어부(330)는 테스트 모드가 진행되는 총 시간 중에서 일정 시간동안 제 1 신호를 발생하고 나머지 시간동안 제 2 신호를 발생한다. 여기서, 제 1 신호는 하이 레벨 신호이고 제 2 신호는 로우 레벨 신호이다.
좀 더 설명하면, 테스트 제어부(330)는 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)를 구비한다. 제 1 트랜지스터(TR1)는 제 1 전압(VDD)과 제어 노드(NC) 사이에 연결되며 제 2 제어 신호(TS2)에 응답하여 제 1 신호를 발생한다.
제 2 트랜지스터(TR2)는 제어 노드(NC)와 제 2 전압(VSS) 사이에 연결되며 제 3 제어 신호(TS3)에 응답하여 제 2 신호를 발생한다. 여기서, 제 1 전압(VDD)은 전원 전압이고 제 2 전압(VSS)은 접지 전압이다.
즉, 반도체 집적 회로(300)의 동작 모드가 번인 테스트 모드로 전환되면 번인 테스트 모드가 진행되는 총 시간 중에서 일정한 시간동안 제 2 제어 신호(TS2)에 응답하여 제 1 트랜지스터(TR1)가 턴 온 된다. 그러면 제 1 전압(VDD)으로부터 전류가 제어 노드(NC)로 흐르게되며 이 전류가 제 1 신호이다. 이 경우, 제어 노드(NC)의 전압은 하이 레벨이 된다.
하이 레벨의 제어 노드(NC)의 전압이 입출력 회로(310)의 첫 번째 인버터(I1)로 인가되면 제 1 노드(N1)는 로우 레벨이 되고 제 2 노드(N2)는 하이 레벨, 제 3 노드(N3)는 다시 로우 레벨이 된다. 만일 m 번째 인버터(Im)가 짝수 번째 인버터라면 m 번째 노드(Nm)는 하이 레벨이 된다.
입출력 회로(310)로 제 1 신호가 인가되는 일정한 시간이 경과하면, 나머지 번인 테스트 동작 시간동안 제 3 제어 신호(TS3)에 응답하여 제 2 트랜지스터(TR2)가 턴 온 된다. 그러면 제 2 전압(VSS)으로부터 전류가 제어 노드(NC)로 흐르게되며 이 전류가 제 2 신호이다.
정확히 설명하면, 제 2 전압(VSS)은 접지 전압이므로 제어 노드(NC)에서 접지 전압으로 전류가 흐르게되고 제어 노드(NC)의 전압은 로우 레벨이 된다. 이때, 제 1 트랜지스터(TR1)는 제 1 제어 신호(TS1)에 의해서 턴 오프 된다.
제어 노드(NC)가 로우레벨이므로 입출력 회로의 제 1 노드(N1)는 하이 레벨이 되고 제 2 노드(N2)는 로우 레벨, 제 3 노드(N3)는 다시 하이 레벨이 된다. 만일 m 번째 인버터(Im)가 짝수 번째 인버터라면 m 번째 노드(Nm)는 로우 레벨이 된다.
이와 같이, 종래의 번인 테스트에서와는 달리, 본 발명의 실시예에 따른 반도체 집적 회로(300)의 입출력 회로(310)의 각각의 노드들(N1, N2, N3 ~ Nm)은 번인 테스트가 진행되는 총 시간동안 하이 레벨과 로우 레벨의 두 가지 논리 상태를 모두 경험하게 된다.
따라서, 도 3의 실시예에서는 인버터들(I1, I2, I3~Im)의 피모스 트랜지스터 와 엔모스 트랜지스터가 각각 일정한 시간동안 턴 온 되어 스트레스를 받게되므로 완전한 정적 번인 테스트가 가능하다.
여기서, 제 2 및 제 3 제어 신호(TS2, TS3)는 MRS(Mode Register Set)에 의해서 발생되며, 서로 동일한 논리 레벨을 가진다. 제 2 제어 신호(TS2) 및 제 3 제어 신호(TS3)는 MRS에 의해서 별도로 제어되며 번인 테스트 동작 동안 제 2 제어 신호(TS2) 또는 제 3 제어 신호(TS3)만 발생할 수 있음은 당연하다.
본 발명의 다른 실시예에 따른 반도체 집적 회로는 입출력 회로 및 테스트 모드에서 상기 입출력 회로로 인가되는 동작 신호를 차단하며, 상기 입출력 회로로 일정한 시간동안 제 1 신호를 인가한 후 제 2 신호를 인가하는 테스트부를 구비한다.
테스트부는 도 3에 개시된 전송 제어부(320) 및 테스트 제어부(330)를 포함한다. 전송 제어부(320) 및 테스트 제어부(330)의 구조 및 동작에 대해서는 앞서 설명된바 있으므로 테스트부의 구조 및 동작에 대한 상세한 설명은 생략된다.
본 발명의 다른 실시예에 따른 입출력 회로를 구비하는 반도체 집적 회로의 테스트 방법은 테스트 모드에서 상기 입출력 회로로의 각각의 노드를 하이 레벨 또는 로우 레벨로 유지시키다가 상기 각각의 노드를 반대의 논리 레벨로 유지시키는 단계를 구비한다. 여기서, 상기 테스트 모드는 패키지 번인 테스트 모드이다.
상기 테스트 방법에 의하면 입출력 회로의 각각의 노드를 두 가지 논리 레벨로 번인 테스트 할 수 있으므로 입출력 회로의 모든 소자들에 스트레스가 인가될 수 있다.
상기 테스트 방법은 도 3에 개시된 반도체 집적 회로(300)의 동작에 대응되므로 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 집적 회로 및 테스트 방법은 번인 테스트 동작시 모든 소자들에 대하여 스트레스를 인가할 수 있으므로 완전한 번인 테스트를 수행할 수 있는 장점이 있다.

Claims (17)

  1. 입출력 회로 ;
    정상 동작 모드인지 테스트 모드인지에 따라 상기 입출력 회로의 제어 노드로 동작 신호를 인가하거나 차단하는 전송 제어부 ; 및
    상기 테스트 모드에서 상기 제어 노드로 제 1 신호 및 제 2 신호를 순차적으로 출력하는 테스트 제어부를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제 1항에 있어서, 상기 테스트 제어부는,
    상기 테스트 모드가 진행되는 총 시간 중에서 일정 시간동안 상기 제 1 신호를 발생하고 나머지 시간동안 상기 제 2 신호를 발생하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제 1항에 있어서, 상기 전송 제어부는,
    제 1 제어 신호에 응답하여 상기 정상 동작 모드에서 턴 온 되어 상기 제어 노드로 상기 동작 신호를 인가하며, 상기 테스트 모드에서 턴 오프 되어 상기 제어 노드로 인가되는 상기 동작 신호를 차단하는 전송 게이트인 것을 특징으로 하는 반도체 집적 회로.
  4. 제 3항에 있어서, 상기 제 1 제어 신호는,
    MRS(Mode Register Set)에 의해서 발생되는 것을 특징으로 하는 반도체 집적 회로.
  5. 제 1항에 있어서, 상기 테스트 제어부는,
    제 1 전압과 상기 제어 노드 사이에 연결되며 제 2 제어 신호에 응답하여 상기 제 1 신호를 발생하는 제 1 트랜지스터 ; 및
    상기 제어 노드와 제 2 전압 사이에 연결되며 제 3 제어 신호에 응답하여 상기 제 2 신호를 발생하는 제 2 트랜지스터를 구비하며,
    상기 테스트 모드에서 상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 번갈아 턴 온 되는 것을 특징으로 하는 반도체 집적 회로.
  6. 제 5항에 있어서, 상기 제 2 및 제 3 제어 신호는,
    MRS(Mode Register Set)에 의해서 발생되며,
    상기 제 1 전압은 전원 전압이고 상기 제 2 전압은 접지 전압인 것을 특징으로 하는 반도체 집적 회로.
  7. 제 1항에 있어서, 상기 테스트 모드는,
    패키지 번인 테스트 모드인 것을 특징으로 하는 반도체 집적 회로.
  8. 제 1항에 있어서, 상기 입출력 회로는,
    지연 동기 루프(Delay Locked Loop)인 것을 특징으로 하는 반도체 집적 회로.
  9. 제 1항에 있어서,
    상기 제 1 신호는 논리 하이 레벨 신호이고 상기 제 2 신호는 논리 로우 레벨 신호인 것을 특징으로 하는 반도체 집적 회로.
  10. 입출력 회로 ; 및
    테스트 모드에서 상기 입출력 회로로 인가되는 동작 신호를 차단하며, 상기 입출력 회로로 일정한 시간동안 제 1 신호를 인가한 후 제 2 신호를 인가하는 테스트부를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  11. 제 10항에 있어서,
    상기 제 1 신호는 논리 하이 레벨 신호이고 상기 제 2 신호는 논리 로우 레벨 신호인 것을 특징으로 하는 반도체 집적 회로.
  12. 제 10항에 있어서, 상기 테스트부는,
    제 1 제어 신호에 응답하여 상기 동작 신호의 전송을 제어하는 전송 게이트;
    제 1 전압과 상기 입출력 회로 사이에 연결되고 제 2 제어 신호에 응답하여 상기 제 1 신호를 상기 입출력 회로로 인가하는 제 1 트랜지스터 ; 및
    제 2 전압과 상기 입출력 회로 사이에 연결되고 제 3 제어 신호에 응답하여 상기 제 2 신호를 상기 입출력 회로로 인가하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  13. 제 12항에 있어서, 상기 제 1 내지 제 3 제어 신호는,
    MRS(Mode Register Set)에 의해서 발생되는 것을 특징으로 하는 반도체 집적 회로.
  14. 제 10항에 있어서, 상기 테스트 모드는,
    패키지 번인 테스트 모드인 것을 특징으로 하는 반도체 집적 회로.
  15. 제 10항에 있어서, 상기 입출력 회로는,
    지연 동기 루프(Delay Locked Loop)인 것을 특징으로 하는 반도체 집적 회로.
  16. 입출력 회로를 구비하는 반도체 집적 회로의 테스트 방법에 있어서,
    테스트 모드에서 상기 입출력 회로로의 각각의 노드를 하이 레벨 또는 로우 레벨로 유지시키다가 상기 각각의 노드를 반대의 논리 레벨로 유지시키는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
  17. 제 16항에 있어서, 상기 테스트 모드는,
    패키지 번인 테스트 모드인 것을 특징으로 하는 테스트 방법.
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