JP2003243606A - 半導体チップと積層チップパッケージ及びそれらの製造方法 - Google Patents
半導体チップと積層チップパッケージ及びそれらの製造方法Info
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 156
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 230000017525 heat dissipation Effects 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 17
- 239000000853 adhesive Substances 0.000 claims description 15
- 230000001070 adhesive effect Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 9
- 238000005520 cutting process Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 229910000679 solder Inorganic materials 0.000 claims description 5
- 238000010030 laminating Methods 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06551—Conductive connections on the side of the device
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06589—Thermal management, e.g. cooling
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/01079—Gold [Au]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
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Abstract
導体チップを提供する。軽薄化及び多機能化が可能な積
層チップパッケージを提供する。 【解決手段】 本発明の半導体チップは、活性面212
と、活性面212の裏面である非活性面213と、活性
面212と非活性面213との間の側面215とを備え
る半導体チップ210において、活性面212に設けら
れた複数のボンディングパッド211と、ボンディング
パッド211に対応して非活性面213に設けられた複
数のバンプパッド216と、非活性面213に設けら
れ、バンプパッド216から延設し側面215に露出し
た複数の接続配線217とを含む。さらに、非活性面2
13に形成された少なくとも1つ以上の熱放出部219
を含む。非活性面213に設けられた配線溝218内に
バンプパッド216と接続配線217及び熱放出部21
9が形成されているので、半導体チップを積層する際に
相互連結及び熱放出を容易に具現することができる。
Description
し、より詳細には、半導体チップと、これを積層した積
層チップパッケージ及びそれらの製造方法に関する。
を減少させようという努力は、電子機器の部品に用いら
れる半導体チップパッケージの多機能化及び小型化につ
ながる。半導体チップパッケージの大きさを減少させよ
うという試みからフリップチップ技術及びチップスケー
ルパッケージ技術などが既に開示されている。また、多
機能及び大容量の半導体チップパッケージを具現するた
めに、チップ積層技術及びパッケージ積層技術が提案さ
れている。
完了した複数の半導体パッケージを積層する技術であっ
て、信頼性テストを通過した個々の半導体パッケージを
積層することから、信頼性側面において優れているとい
う長所がある。しかしながら、パッケージを積層した積
層パッケージは、個々のパッケージ厚み分だけ積層パッ
ケージ全体の厚みが増加するので、軽薄化が難しいとい
う短所がある。これに対し、チップ積層技術は、1つの
パッケージ内に複数の半導体チップを積層する技術であ
って、前述の積層パッケージに比べてその厚みが一層減
少するので、軽薄化に有利であるという長所がある。し
かし、単一パッケージ内に積層チップを具備した積層チ
ップパッケージであるため、チップから発生する熱が十
分に外部に排出されないという不都合がある。
層チップパッケージを説明する。
ージの断面図で、米国のVertical Circu
its Inc.の積層チップパッケージを示すもので
ある。
ジ100は、複数の半導体チップ110を含む。個々の
半導体チップ110は、ボンディングパッド111が設
けられた活性面112と、その裏面である非活性面11
3とを含む。ボンディングパッド111を除いた活性面
112と、非活性面113及び側面全体には、絶縁層1
14が形成される。また、下位半導体チップ110のボ
ンディングパッド111とその上部に配置される上位半
導体チップ110の非活性面113とは、バンプ115
で接合される。
熱板150が介設され、熱放出が円滑になされるように
する。積層された半導体チップ110のうち最下部に位
置した半導体チップ110の下部には、シリコン基板1
20が取り付けられる。積層された半導体チップ110
とシリコン基板120とは、導電性接着剤160により
電気的に連結される。つまり、導電性接着剤160は、
半導体チップ110のボンディングパッド111に接合
されたバンプ115と、それに対応するシリコン基板1
20の回路層(図示せず)とを互いに連結する。シリコ
ン基板120は、さらに、ボンディングワイヤー140
によりリードフレーム130と連結される。
00は、半導体チップ110間の相互連結及びシリコン
基板120との連結が導電性接着剤160によって達成
されるので、信号インダクタンス(signal in
ductance)及びパワー/グランドインダクタン
ス(power/ground inductanc
e)が減少し、信号伝達速度が増加し、ノイズが減少す
るという長所を有する。しかし、半導体チップ110間
に介設された放熱板150が積層チップパッケージ10
0の高さを増加させる問題がある。また、導電性接着剤
160を容易に形成するために、同じ半導体チップ11
0が使われなければならないので、積層チップパッケー
ジ100の多機能化を実現しがたい。
い隙間内に導電性接着剤160を十分に注入することが
難しいから、導電性接着剤160とボンディングパッド
111との間に電気的連結不良が発生し得る。したがっ
て、従来のチップ積層パッケージ100は、ボンディン
グパッド111がチップ中央部に位置したセンターパッ
ド型チップ(center pad type chi
p)の使用が困難である。従って、図1に示すように、
ボンディングパッド111がチップ周辺部に位置したエ
ッジパッド型チップ(edge pad type c
hip)を使用せざるを得ない。
的連結及び熱放出が容易で且つ優秀な半導体チップと積
層チップパッケージを提供することにある。
が可能な積層チップパッケージを具現することにある。
ド型半導体チップを用いた積層チップパッケージを具現
することにある。
に、本発明の半導体チップは、活性面と、活性面の裏面
である非活性面と、活性面と非活性面との間の側面とを
具備し、活性面に設けられた複数のボンディングパッド
と、ボンディングパッドに対応して非活性面に設けられ
た複数のバンプパッドと、非活性面に設けられ、バンプ
パッドから延設し側面に露出する複数の接続配線とを含
むことを特徴とする。
形成された少なくとも1つ以上の熱放出部をさらに含む
ことが好ましく、非活性面には、複数の溝が設けられ、
この溝内にバンプパッドと接続配線及び熱放出部が形成
されることが好ましい。また、本発明の半導体チップ
は、非活性面全面に形成されるか、溝の表面に形成され
た絶縁層をさらに含むことができる。また、ボンディン
グパッドは、活性面の長手方向に沿って配設されること
が好ましい。
チップと、少なくとも1つ以上の上位半導体チップと、
バンプと、接続手段と、外部接続端子とを含む積層チッ
プパッケージを提供する。本発明による積層チップパッ
ケージにおいて、回路基板は、第1接続パッド及び第2
接続パッドを含み、上位半導体チップ及び下位半導体チ
ップは、活各々性面に設けられたボンディングパッド
と、ボンディングパッドに対応して非活性面に設けられ
たバンプパッドと、非活性面に設けられ、バンプパッド
から延設し側面に露出する接続配線とを含む。上位半導
体チップ及び下位半導体チップは、各々活性面を回路基
板に向けるように、前記回路基板上に積層される。バン
プは、上位半導体チップのボンディングパッドと下位半
導体チップのバンプパッドとを接合させ、且つ、下位半
導体チップのボンディングパッドと回路基板の第2接続
パッドとを接合させる。接続手段は、上位半導体チップ
及び下位半導体チップの側面に提供され、接続配線に電
気的に連結されると共に、回路基板の第1接続パッドに
電気的に連結される。外部接続端子は回路基板と電気的
に連結する。
て、上位半導体チップ及び下位半導体チップは、各々非
活性面に形成された熱放出部をさらに含むことが好まし
く、非活性面には各々溝が設けられ、この溝内にバンプ
パッドと接続配線及び熱放部が形成されることが好まし
い。また、上位半導体チップ及び下位半導体チップは、
各々非活性面全面に形成されるか、溝の表面に形成され
た絶縁層をさらに含むことができる。また、ボンディン
グパッドは、活性面の長手方向に沿って配設されること
が好ましい。
接続手段は、導電性接着剤、または絶縁基板に導電性配
線が形成された配線基板を使用することができる。ま
た、外部接続端子は、回路基板の下部面に形成されるソ
ルダボールであるか、ボンディングワイヤーにより回路
基板に電気的に連結されるリードフレームである。
ッドが設けられた複数の半導体チップと、それぞれの半
導体チップ間に形成されたスクライブラインとを含む半
導体ウェーハを用意する段階と;活性面の裏面である非
活性面に溝を設ける段階と;溝に導電性物質を満たし
て、ボンディングパッドに対応するバンプパッドと、バ
ンプパッドから延設しスクライブライン側に露出する接
続配線とを形成する段階と;スクライブラインに沿って
ウェーハを切断して、それぞれの半導体チップに分離す
る段階とを含む半導体チップの製造方法を提供する。
ディングパッドと、ボンディングパッドに対応して非活
性面に設けられたバンプパッドと、非活性面に設けら
れ、バンプパッドから延設し側面に露出する接続配線と
を各々含む下位半導体チップ及び少なくとも1つ以上の
上位半導体チップを用意する段階と;第1接続パッド及
び第2接続パッドを含む回路基板を用意する段階と;バ
ンプを用いて上位半導体チップのボンディングパッドと
下位半導体チップのバンプパッドとを接合する段階と;
バンプを用いて下位半導体チップのボンディングパッド
と回路基板の第2接続パッドとを接合する段階と;上位
半導体チップ及び下位半導体チップの側面に接続手段を
提供して接続配線に電気的に連結すると同時に、回路基
板の第1接続パッドに電気的に連結する段階と;回路基
板に外部接続端子を電気的に連結する段階とを含む積層
チップパッケージの製造方法を提供する。
の実施例を詳細に説明する。
ップの斜視図で、図3は、図2のIIB−IIB線に沿
って切断した断面図である。
210は、複数のボンディングパッド211が設けられ
た活性面212と、活性面212の裏面である非活性面
213とを含む。ボンディングパッド211は、活性面
212の長手方向に沿って2列で配設されている。した
がって、半導体チップ210は、センターパッド型チッ
プである。
216及び接続配線217が形成される。バンプパッド
216は、ボンディングパッド211と対応して非活性
面213の長手方向に沿って配設される。また、それぞ
れの接続配線217は、バンプパッド216に連結さ
れ、半導体チップ210の側面215まで延設してい
る。バンプパッド216及び接続配線217は、半導体
チップ210の非活性面213を所定のパターンでエッ
チングして形成された溝218内に設けられるが、その
詳細な説明は後述する。
放出部219が形成される。熱放出部219は、熱伝導
性に優れる材質、例えば、銅(Cu)、金(Au)、銀
(Ag)、白金(Pt)、アルミニウム(Al)などの
金属で形成され、バンプパッド216や接続配線217
と同様に溝218の内部に形成される。バンプパッド2
16、接続配線217及び熱放出部219は、同時に形
成されることが好ましい。半導体チップ210から生ず
る熱は、熱放出部219ばかりでなく、バンプパッド2
16や接続配線217を介して容易に外部に放出され
る。
されることができる。図4及び図5は、各々本発明の他
の実施例による半導体チップ210a、210bを示す
断面図で、非活性面213の全部(図4)又は一部(図
5)に絶縁層201a、201bが形成されている。絶
縁層201a、201bは、非活性面213と活性面2
12との間で信号の相互干渉及び漏洩を減少させるため
のものである。
ッド216、接続配線217、熱放出部219を形成す
る前に、非活性面213の全部、又は溝218表面に絶
縁層201a、201bを形成する。
パッケージの2つの実施例を図示している。
0aは、複数の、例えば8つの、半導体チップ301、
302、303、304、305、306、307、3
08を備える。それぞれの半導体チップ301〜308
は、前述した3つ類型の半導体チップ中の1つである。
すべての半導体チップ301〜308は、活性面212
を回路基板320aに向けるように、回路基板320の
上部面321に積層される。特に、上位半導体チップ
(例えば、305)のボンディングパッド211とその
下位半導体チップ(例えば、304)のバンプパッド2
16とは、バンプ360によって電気的且つ物理的に連
結される。なお、最下位半導体チップ301のボンディ
ングパッド211は、バンプ360によって回路基板3
20aの上部面321に連結される。
側面には、接続手段330が接合され、この接続手段3
30の下端は、回路基板320aに連結される。したが
って、半導体チップの側面に露出した接続配線(図2の
217)は、接続手段330に電気的且つ物理的に連結
される。接続手段330については後述する。結果的
に、それぞれの半導体チップ(例えば、305)は、ボ
ンディングパッド211、バンプ360、下位半導体チ
ップ(例えば、304)のバンプパッド216、接続配
線217、接続手段330を介して回路配線320aに
電気的に連結される。なお、回路基板320aの下部面
322には、外部接続端子として複数のソルダボール3
40aが形成される。
0bは、図6の積層チップパッケージ300aと異なる
類型の外部接続端子を使用する。
ードフレーム340bが用いられ、リードフレーム34
0bは、ボンディングワイヤー350により回路基板3
20bの上部面321に電気的に連結される。したがっ
て、図7の回路基板320bは、回路パターン(図示せ
ず)が上部面にのみ形成されている。これと異なって、
前述した図6の回路基板320aは、回路パターン(図
示せず)が上部面及び下部面双方に形成される。リード
フレーム340bの一部と、ボンディングワイヤー35
0及び接続手段330などは、保護部370によって外
部環境から保護される。保護部370は、例えば、エポ
キシモルディング樹脂で形成される。
の積層チップパッケージに用いられる接続手段の2つの
例を説明する。
0aであり、積層された半導体チップの側面に塗布され
形成される。すなわち、導電性接着剤330aは、半導
体チップ側面に露出した接続配線217の垂直列に沿っ
て形成され、回路基板(320a又は320b)の上部
面321に形成された接続パッド323に連結される。
導電性接着剤330aは、上・下部半導体チップの対応
する接続配線217を互いに連結するものであるから、
隣り合う導電性接着剤330a同士が接触しないように
厚み及び間隔を調節する。
bが接続手段として用いられることもできる。配線基板
330bは、絶縁基板331に導電性配線332が形成
されたもので、それぞれの導電性配線332は、半導体
チップ側面に露出した接続配線217に接合されると同
時に、回路基板(320aまたは320b)上部面の第
1接続パッド323に連結される。なお、最下位半導体
チップは、前述したバンプ(図6または図7の360)
によって回路基板(320aまたは320b)の第2接
続パッド324に連結される。
方法を説明する。
0に複数の半導体チップ210を形成する。活性面21
2には、ボンディングパッド211を形成し、活性面2
12の裏面である非活性面213は、チップ210の厚
みを減少させるために研磨する。非活性面213には、
図11に示すように、所定のパターンで溝218を形成
する。溝218は、プラズマエッチングまたは化学的エ
ッチングのようなエッチング方法によって形成すること
ができる。
部、又は溝218の表面には、絶縁層(図4の201a
または図5の201b)を形成することもできる。この
絶縁層は、シリコン酸化物またはシリコン窒化物であ
り、スパッタリング、化学気相蒸着、熱酸化などの方法
によって形成することができる。それぞれの半導体チッ
プ210間には、切断領域であるスクライブライン28
0を形成する。スクライブライン280の深さ及び幅
は、溝218の深さより深く、切断ツールの幅とほぼ同
じことが好ましい。
溝に導電性物質を満たして、バンプパッド216、接続
配線217及び熱放出部219を形成する。特に、接続
配線217は、半導体チップ210の側面215まで延
設しスクライブライン280側に露出する。導電性物質
は、メッキまたはスパッタリングのような方法によって
溝218内に提供する。以後、図13に示すように、ス
クライブライン280に沿ってウェーハ200を切断し
て、それぞれの個別半導体チップ210に分離する。こ
の際、高速回転する切断刃またはレーザーなどの切断ツ
ール290を使用する。
使用して次のような方法で積層チップパッケージを製造
する。例えば、図6を参照すれば、2つの半導体チップ
(例えば、304と305)を積層して互いに接合させ
る。2つの半導体チップ間の接合は、バンプ360によ
って行われる。バンプ360は、上位半導体チップ30
5のボンディングパッド211及び/または下位半導体
チップ304のバンプパッド216に形成する。最下位
半導体チップ301のボンディングパッド211は、バ
ンプ360を介して回路基板320aに接合させる。
段330を接合させる。接続手段として図8の導電性接
着剤330aを使用する場合、半導体チップ側面に露出
した対応する接続配線217に沿って導電性接着剤33
0aを塗布する。一方、接続手段として図9の配線基板
330bを使用する場合、導電性配線332が接続配線
217に連結されるように、半導体チップ側面に配線基
板330bを接合させる。その後、図6に示すように、
リフロー工程により回路基板320aにソルダボール3
40aを形成する。一方、外部接続端子として図7のリ
ードフレーム340bを使用する場合、ボンディングワ
イヤー350により回路基板320bとリードフレーム
340bとを連結し保護部370を形成する。
ボンディングパッドに対応するバンプパッドと、チップ
側面に延設する接続配線とが、半導体チップの非活性面
に形成され、接続配線、及びチップ側面に接合される接
続手段を介して積層チップの電気的連結を具現するた
め、エッジパッド型チップばかりでなくセンターパッド
型チップをも容易に積層チップパッケージに適用するこ
とができ、相異なった類型の半導体チップを積層して積
層チップパッケージの多機能化を具現することができ
る。
間の空間でなく、半導体チップの非活性面に形成される
ので、上・下部半導体チップ間の物理的及び電気的連結
を媒介するバンプの厚みを低減することができ、窮極的
に積層チップパッケージ全体の厚みを減少させることが
できる。
図。
図。
面図。
プの断面図。
ジの断面図。
ージの断面図。
接続手段の例を示す斜視図。
接続手段の他の例を示す斜視図。
工程を示す図。
工程を示す図。
工程を示す図。
工程を示す図。
チップ、 211…ボンディングパッド、 212…活性面、 213…非活性面、 210…側面、 201a、201b…絶縁層、 216…バンプパッド、 217…接続配線、 218…溝、 219…熱放出部、 300a、300b…積層チップパッケージ、 320a、320b…回路基板、 321…上部面、 322…下部面、 323、334…接続パッド、 330、330a、330b…接続手段、 340a、340b…外部接続端子、 350…ボンディングワイヤー、 360…バンプ、 370…保護部。
Claims (27)
- 【請求項1】 活性面と、前記活性面の裏面である非活
性面と、前記活性面と前記非活性面との間の側面とを備
える半導体チップにおいて、 前記活性面に設けられた複数のボンディングパッドと、
前記ボンディングパッドに対応して前記非活性面に設け
られた複数のバンプパッドと、前記非活性面に設けら
れ、前記バンプパッドから延設し前記側面に露出した複
数の接続配線とを含むことを特徴とする半導体チップ。 - 【請求項2】 前記非活性面に形成された少なくとも1
つ以上の熱放出部をさらに含むことを特徴とする請求項
1に記載の半導体チップ。 - 【請求項3】 前記非活性面には、複数の溝が設けら
れ、前記バンプパッド及び前記接続配線が前記溝内に形
成されることを特徴とする請求項1に記載の半導体チッ
プ。 - 【請求項4】 前記非活性面には、少なくとも1つ以上
の溝が設けられ、前記熱放出部が前記溝内に形成される
ことを特徴とする請求項2に記載の半導体チップ。 - 【請求項5】 前記非活性面全面に形成された絶縁層を
さらに含むことを特徴とする請求項1乃至4のいずれか
に記載の半導体チップ。 - 【請求項6】 前記溝の表面に形成された絶縁層をさら
に含むことを特徴とする請求項3又は4に記載の半導体
チップ。 - 【請求項7】 前記ボンディングパッドは、前記活性面
の長手方向に沿って配設されることを特徴とする請求項
1に記載の半導体チップ。 - 【請求項8】 第1接続パッド及び第2接続パッドを含
む回路基板と;活性面と、前記活性面の裏面である非活
性面と、前記活性面と前記非活性面との間の側面と、前
記活性面に設けられたボンディングパッドと、前記ボン
ディングパッドに対応して前記非活性面に設けられたバ
ンプパッドと、前記非活性面に設けられ、前記バンプパ
ッドから延設し前記側面に露出した接続配線とを含み、
前記活性面を前記回路基板に向けるように前記回路基板
上に接合される下位半導体チップと;活性面と、前記活
性面の裏面である非活性面と、前記活性面と前記非活性
面との間の側面と、前記活性面に設けられた複数のボン
ディングパッドと、前記ボンディングパッドに対応して
前記非活性面に設けられた複数のバンプパッドと、前記
非活性面に設けられ、前記バンプパッドから延設し前記
側面に露出した複数の接続配線とを含み、前記活性面を
前記回路基板に向けるように、前記下位半導体チップの
上部に積層される少なくとも1つ以上の上位半導体チッ
プと;前記上位半導体チップのボンディングパッドと前
記下位半導体チップのバンプパッドとを接合させ、且
つ、前記下位半導体チップのボンディングパッドと前記
回路基板の第2接続パッドとを接合させるバンプと;前
記上位半導体チップ及び前記下位半導体チップの側面に
提供され、前記接続配線に電気的に連結されると共に、
前記回路基板の第1接続パッドに電気的に連結される接
続手段と;前記回路基板に電気的に連結される外部接続
端子とを含むことを特徴とする積層チップパッケージ。 - 【請求項9】 前記上位半導体チップ及び前記下位半導
体チップは、各々前記非活性面に形成された熱放出部を
さらに含むことを特徴とする請求項8に記載の積層チッ
プパッケージ。 - 【請求項10】 前記上位半導体チップ及び前記下位半
導体チップの非活性面には、各々溝が設けられ、前記バ
ンプパッド及び前記接続配線が前記溝内に形成されるこ
とを特徴とする請求項8に記載の積層チップパッケー
ジ。 - 【請求項11】 前記上位半導体チップ及び前記下位半
導体チップの非活性面には、溝が設けられ、前記熱放出
部が前記溝内に形成されることを特徴とする請求項9に
記載の積層チップパッケージ。 - 【請求項12】 前記上位半導体チップ及び前記下位半
導体チップは、各々前記非活性面全面に形成された絶縁
層をさらに含むことを特徴とする請求項8乃至11のい
ずれかに記載の積層チップパッケージ。 - 【請求項13】 前記上位半導体チップ及び前記下位半
導体チップは、各々前記溝の表面に形成された絶縁層を
さらに含むことを特徴とする請求項10又は11に記載
の積層チップパッケージ。 - 【請求項14】 前記上位半導体チップ及び前記下位半
導体チップのボンディングパッドは、各々前記活性面の
長手方向に沿って配設されることを特徴とする請求項8
に記載の積層チップパッケージ。 - 【請求項15】 前記接続手段は、導電性接着剤である
ことを特徴とする請求項8に記載の積層チップパッケー
ジ。 - 【請求項16】 前記接続手段は、絶縁基板に導電性配
線が形成された配線基板であることを特徴とする請求項
8に記載の積層チップパッケージ。 - 【請求項17】 前記外部接続端子は、前記回路基板の
下部面に形成されるソルダボールであることを特徴とす
る請求項8に記載の積層チップパッケージ。 - 【請求項18】 前記外部接続端子は、ボンディングワ
イヤーにより前記回路基板と電気的に連結されるリード
フレームであることを特徴とする請求項8に記載の積層
チップパッケージ。 - 【請求項19】 (a)活性面にボンディングパッドが
設けられた複数の半導体チップと、前記それぞれの半導
体チップ間に形成されたスクライブラインとを含む半導
体ウェーハを用意する段階と;(b)前記活性面の裏面
である非活性面に溝を設ける段階と;(c)前記溝に導
電性物質を満たして、前記ボンディングパッドに対応す
るバンプパッドと、前記バンプパッドから延設し前記ス
クライブライン側に露出する接続配線とを形成する段階
と;(d)前記スクライブラインに沿って前記ウェーハ
を切断して、前記それぞれの半導体チップに分離する段
階とを含むことを特徴とする半導体チップの製造方法。 - 【請求項20】 前記(c)段階は、熱放出部を形成す
る段階を含むことを特徴とする請求項19に記載の半導
体チップの製造方法。 - 【請求項21】 前記(b)段階後、前記非活性面全面
に絶縁層を形成する段階をさらに含むことを特徴とする
請求項19に記載の半導体チップの製造方法。 - 【請求項22】 前記(b)段階後、前記溝に絶縁層を
形成する段階をさらに含むことを特徴とする請求項19
に記載の半導体チップの製造方法。 - 【請求項23】 (a)活性面に設けられたボンディン
グパッドと、前記ボンディングパッドに対応して非活性
面に設けられたバンプパッドと、前記非活性面に設けら
れ、前記バンプパッドから延設し側面に露出する接続配
線とを各々含む下位半導体チップ及び少なくとも1つ以
上の上位半導体チップを用意する段階と;(b)第1接
続パッド及び第2接続パッドを含む回路基板を用意する
段階と;(c)バンプを用いて前記上位半導体チップの
ボンディングパッドと前記下位半導体チップのバンプパ
ッドとを接合する段階と;(d)前記バンプを用いて前
記下位半導体チップのボンディングパッドと前記回路基
板の第2接続パッドとを接合する段階と;(e)前記上
位半導体チップ及び前記下位半導体チップの側面に接続
手段を提供して、前記接続配線に電気的に連結すると同
時に、前記回路基板の第1接続パッドに電気的に連結す
る段階と;(f)前記回路基板に外部接続端子を電気的
に連結する段階とを含むことを特徴とする積層チップパ
ッケージの製造方法。 - 【請求項24】 前記(e)段階は、前記上位半導体チ
ップ及び前記下位半導体チップの側面に露出した前記接
続配線に沿って導電性接着剤を塗布することにより行わ
れることを特徴とする請求項23に記載の積層チップパ
ッケージの製造方法。 - 【請求項25】 前記(e)段階は、前記上位半導体チ
ップ及び前記下位半導体チップの側面に配線基板を接合
して、前記側面に露出した前記接続配線と前記配線基板
の導電性配線とを電気的に連結することにより行われる
ことを特徴とする請求項23に記載の積層チップパッケ
ージの製造方法。 - 【請求項26】 前記(f)段階は、リフロー工程によ
り前記回路基板にソルダボールを形成することにより行
われることを特徴とする請求項23に記載の積層チップ
パッケージの製造方法。 - 【請求項27】 前記(f)段階は、ボンディングワイ
ヤーを用いて前記回路基板とリードフレームとを連結す
ることにより行われることを特徴とする請求項23に記
載の積層チップパッケージの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2002-006765 | 2002-02-06 | ||
KR20020006765 | 2002-02-06 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003243606A true JP2003243606A (ja) | 2003-08-29 |
Family
ID=27656395
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003028447A Pending JP2003243606A (ja) | 2002-02-06 | 2003-02-05 | 半導体チップと積層チップパッケージ及びそれらの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6849802B2 (ja) |
JP (1) | JP2003243606A (ja) |
KR (1) | KR100486832B1 (ja) |
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|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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