KR102653893B1 - 반도체 패키지 - Google Patents

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KR102653893B1
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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Abstract

본 발명의 기술적 사상에 따른 반도체 패키지는, 패키지 기판과, 패키지 기판 상에 실장된 하부 반도체 칩과, 하부 반도체 칩 상에 배치되며 수평부 및 수평부 상에 연결된 수직부를 가지는 방열 부재와, 수평부 상에 배치되는 제1 반도체 칩 스택 및 제2 반도체 칩 스택과, 하부 반도체 칩, 제1 및 제2 반도체 칩 스택, 및 방열 부재를 둘러싸는 몰딩 부재를 포함하되, 수직부는 제1 반도체 칩 스택 및 제2 반도체 칩 스택 사이에 배치되고, 수직부의 상면은 몰딩 부재에서 노출된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 상세하게는, 프로세서 칩 및 메모리 칩을 포함하는 시스템 인 패키지(System in Package)에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다. 이러한 반도체 패키지에 실장되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 이에 따라, 한정적인 반도체 패키지의 구조 내에 반도체 칩들을 효율적으로 배치하기 위해서 시스템 인 패키지(System in Package)가 적용되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 한정적인 반도체 패키지의 구조 내에 반도체 칩들을 효율적으로 배치하면서도, 열 방출 특성 및 고집적화에 유리한 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 실장된 하부 반도체 칩; 상기 하부 반도체 칩 상에 배치되며, 수평부 및 상기 수평부 상에 연결된 수직부를 가지는 방열 부재; 상기 수평부 상에 배치되는 제1 반도체 칩 스택 및 제2 반도체 칩 스택; 및 상기 하부 반도체 칩, 상기 제1 및 제2 반도체 칩 스택, 및 상기 방열 부재를 둘러싸는 몰딩 부재;를 포함하되, 상기 수직부는 상기 제1 반도체 칩 스택 및 상기 제2 반도체 칩 스택 사이에 배치되고, 상기 수직부의 상면은 상기 몰딩 부재에서 노출된다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 실장된 하부 반도체 칩; 상기 하부 반도체 칩 상에 배치되며, 수평부 및 상기 수평부 상에 연결된 수직부를 가지는 방열 부재; 상기 수평부 상에 배치되는 제1 반도체 칩 스택 및 제2 반도체 칩 스택; 상기 하부 반도체 칩, 상기 제1 및 제2 반도체 칩 스택, 및 상기 방열 부재를 둘러싸는 몰딩 부재; 및 상기 패키지 기판의 측면 및 상기 몰딩 부재의 표면을 덮는 전자파 차폐 부재;를 포함하되, 상기 수직부는 상기 제1 반도체 칩 스택 및 상기 제2 반도체 칩 스택 사이에 배치되고, 상기 수직부의 상면은 상기 몰딩 부재에서 노출되어 상기 전자파 차폐 부재와 접촉한다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 실장된 프로세서 칩; 상기 프로세서 칩 상에 배치되며, 수평부 및 상기 수평부 상에 연결된 수직부를 가지는 방열 부재; 상기 방열 부재 상에 배치되는 제1 메모리 칩 스택 및 제2 메모리 칩 스택; 및 상기 프로세서 칩, 상기 제1 및 제2 메모리 칩 스택, 및 상기 방열 부재를 둘러싸는 몰딩 부재;를 포함하되, 상기 수직부는 상기 제1 메모리 칩 스택 및 상기 제2 메모리 칩 스택 사이에 배치되고, 상기 수직부의 상면은 상기 몰딩 부재에서 노출되며, 상기 프로세서 칩과 상기 제1 및 제2 메모리 칩 스택 사이에는 다른 패키지 기판이 배치되지 않는다.
본 발명의 기술적 사상에 따른 반도체 패키지는 프로세서 칩 및 메모리 칩 사이에 방열 부재를 포함하여, 열 방출 특성을 개선하면서 고집적화에 유리한 반도체 패키지를 구현할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 2는 반도체 패키지를 나타내는 평면도이고, 도 3은 방열 부재를 나타내는 사시도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 5는 방열 부재를 나타내는 사시도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 7은 방열 부재를 나타내는 사시도이다.
도 8 내지 도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도들이다.
도 11a 내지 도 11f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 공정을 나타내는 단면도들이다.
도 12a 내지 도 12f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 공정을 나타내는 단면도들이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 2는 반도체 패키지를 나타내는 평면도이고, 도 3은 방열 부재를 나타내는 사시도이다.
도 1 내지 도 3을 같이 참조하면, 패키지 기판(100)과, 패키지 기판(100) 상에 실장된 하부 반도체 칩(200)과, 하부 반도체 칩(200) 상에 배치되는 방열 부재(MS)와, 방열 부재(MS) 상에 배치되는 제1 및 제2 반도체 칩 스택들(300, 400)과, 몰딩 부재(500)를 포함하는 반도체 패키지(10)를 나타낸다.
패키지 기판(100)은 몸체부(101), 상기 몸체부(101)의 상면에 상부 기판 패드(103), 및 상기 몸체부(101)의 하면에 하부 기판 패드(105)를 포함할 수 있다. 또한, 패키지 기판(100)은 내부 배선(미도시) 및 상기 상부 기판 패드(103)와 상기 하부 기판 패드(105)를 전기적으로 연결하는 기판 접속 비아(미도시)를 가질 수 있다. 상기 상부 기판 패드(103) 및 하부 기판 패드(105)의 일부는 접지 패드(104)일 수 있다.
상기 패키지 기판(100)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 물론, 상기 패키지 기판(100)이 인쇄회로기판에 한정되는 것은 아니다.
상기 패키지 기판(100)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 패키지 기판(100)은 예를 들어, FR4, Tetrafunctional epoxy, Polyphenylene ether, Epoxy/polyphenylene oxide, Bismaleimidetriazine, Thermount, Cyanate ester, Polyimide, 및 Liquid crystal polymer 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 또한, 상부 기판 패드(103), 하부 기판 패드(105), 내부 배선, 및 기판 접속 비아는 예를 들어, 구리(Cu), 니켈(Ni), 알루미늄(Al), 또는 베릴륨 구리(beryllium copper)로 이루어질 수 있다.
상기 패키지 기판(100)의 상기 하부 기판 패드(105) 상에 외부 접속 단자(110)가 형성될 수 있다. 상기 외부 접속 단자(110)는 예를 들어, 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 페이스트, 비지에이(ball grid array, BGA), 엘지에이(lead grid array, LGA), 피지에이(pin grid array, PGA), 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상기 외부 접속 단자(110)는 생략될 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지(10)는 시스템 인 패키지(System in Package)일 수 있고, 이 경우, 하부 반도체 칩(200)과 제1 및 제2 반도체 칩 스택들(300, 400) 사이에는 상기 패키지 기판(100)을 제외한 다른 패키지 기판은 배치되지 않을 수 있다. 즉, 반도체 패키지(10)는 상기 패키지 기판(100)만을 포함할 수 있다.
하부 반도체 칩(200)은 프로세서 칩일 수 있다. 하부 반도체 칩(200)은 예를 들어, 마이크로프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩(System on Chip) 등으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 상기 마이크로프로세서는 예를 들어, 싱글 코어 또는 멀티 코어를 포함할 수 있다.
상기 하부 반도체 칩(200)은 반도체 기판(201)에 활성면 및 상기 활성면에 대향하는 비활성면을 가질 수 있다. 상기 하부 반도체 칩(200)의 활성면은 상기 패키지 기판(100)의 상면과 마주보는 면일 수 있다. 상기 하부 반도체 칩(200)의 상기 활성면에 다수의 능동/수동 소자들이 형성될 수 있으며, 하부 반도체 칩 패드(203)가 형성될 수 있다. 상기 패키지 기판(100) 및 상기 하부 반도체 칩(200)의 활성면 사이에 내부 접속 단자(210)가 형성될 수 있다. 상기 내부 접속 단자(210)는 솔더 볼, 도전성 범프, 도전성 페이스트, 또는 이들의 조합을 포함할 수 있다. 상기 하부 반도체 칩 패드(203) 및 상기 상부 기판 패드(103)는 상기 내부 접속 단자(210)에 각각 접촉될 수 있다. 상기 하부 반도체 칩(200)은 상기 내부 접속 단자(210)를 통하여 상기 패키지 기판(100)에 전기적으로 연결될 수 있다.
방열 부재(MS)는 수평부(MH) 및 수직부(MV)를 포함할 수 있다. 상기 수평부(MH)는 수직 높이보다 수평 폭이 클 수 있으며, 상기 수직부(MV)는 수평 폭보다 수직 높이가 클 수 있다. 상기 수평부(MH)는 상기 하부 반도체 칩(200)과 제1 및 제2 반도체 칩 스택들(300, 400) 사이에 배치될 수 있다. 상기 수직부(MV)는 제1 반도체 칩 스택(300) 및 제2 반도체 칩 스택(400) 사이에 배치될 수 있다. 상기 수직부(MV)는 제1 및 제2 반도체 칩 스택들(300, 400)보다 큰 수직 높이를 가질 수 있다. 상기 방열 부재(MS)는 수평부(MH) 및 수직부(MV)가 일체형으로 구성될 수 있다.
상기 방열 부재(MS)는 도전성 물질로 구성될 수 있다. 상기 방열 부재(MS)는 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 또는 이들의 조합을 포함하는 금속일 수 있고, 상기 금속을 포함하는 금속 페이스트일 수 있고, 상기 금속을 포함하는 금속 테이프일 수 있다.
상기 방열 부재(MS)는 상기 하부 반도체 칩(200)에서 발생하는 열을 외부로 방출하는 역할을 할 수 있다. 상기 수평부(MH)는 상기 하부 반도체 칩(200)에서 발생하는 열을 상기 수직부(MV)에 전달하는 역할을 할 수 있다.
상기 방열 부재(MS)를 통하여 상기 하부 반도체 칩(200)에서 발생하는 열은 반도체 패키지(10)의 외부로 방출될 수 있다. 이를 위하여, 상기 수직부(MV)의 상면은 몰딩 부재(500)에 의하여 노출되도록 형성될 수 있다. 다시 말해, 상기 몰딩 부재(500)는 상기 수직부(MV)의 상면을 덮지 않을 수 있다. 상기 방열 부재(MS)는 상기 하부 반도체 칩(200)에서 발생하는 열이 제1 및 제2 반도체 칩 스택들(300, 400)로 전달되는 것을 최소화하는 역할을 수행할 수 있다.
제1 반도체 칩 스택(300)은 복수의 메모리 칩들(310, 320)을 포함할 수 있고, 제2 반도체 칩 스택(400)은 복수의 메모리 칩들(410, 420)을 포함할 수 있다.
상기 제1 반도체 칩 스택(300)은 상기 방열 부재(MS)의 수평부(MH)의 좌측 부분 상에 실장된 제1 반도체 칩(310) 및 제2 반도체 칩(320)을 포함할 수 있다. 상기 제2 반도체 칩(320)은 상기 제1 반도체 칩(310) 상에 수직으로 적층될 수 있다. 상기 제1 반도체 칩(310)은 제1 본딩 와이어(315)에 의하여, 제2 반도체 칩(320)은 제2 본딩 와이어(325)에 의하여 상기 패키지 기판(100)에 전기적으로 연결될 수 있다.
상기 제2 반도체 칩 스택(400)은 상기 방열 부재(MS)의 수평부(MH)의 우측 부분 상에 실장된 제3 반도체 칩(410) 및 제4 반도체 칩(420)을 포함할 수 있다. 상기 제4 반도체 칩(420)은 상기 제3 반도체 칩(410) 상에 수직으로 적층될 수 있다. 상기 제3 반도체 칩(410)은 제3 본딩 와이어(415)에 의하여, 제4 반도체 칩(420)은 제4 본딩 와이어(425)에 의하여 상기 패키지 기판(100)에 전기적으로 연결될 수 있다.
본 발명의 기술적 사상은 상기 제1 및 제2 반도체 칩 스택들(300, 400)의 개수에 의해 구속되는 것은 아니다. 즉, 반도체 패키지(10)에는 반도체 칩 스택들이 더 많이 포함될 수도 있고, 더 적게 포함될 수도 있다.
상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420)은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩일 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)과 같이 현존하는 휘발성 메모리 칩과 현재 개발 중인 휘발성 메모리 칩을 포함할 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 나노 플로팅 게이트 메모리(nano floating gate memory), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리(molecular electronics memory), 또는 절연 저항 변화 메모리(insulator resistance change memory)와 같이 현존하는 비휘발성 메모리 칩과 현재 개발 중인 비휘발성 메모리 칩을 포함할 수 있다.
상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420)을 구성하는 각각의 메모리 칩은 서로 대향하는 활성면 및 비활성면을 가지는 반도체 기판(311, 321, 411, 421), 상기 활성면에 형성되는 메모리 소자, 및 상기 활성면에 형성되고 제1 내지 제4 본딩 와이어들(315, 325, 415, 425)에 전기적으로 연결되는 제1 내지 제4 본딩 패드들(313, 323, 413, 423)을 포함할 수 있다. 제1 내지 제4 반도체 칩들(310, 320, 410, 420)은 실질적으로 동일한 구성을 가질 수 있다.
복수의 개별 반도체 칩들을 하나의 패키지로 집적하는 시스템 인 패키지에서, 상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420)의 개수는 반도체 패키지(10)의 용도에 따라 다를 수 있다. 본 발명의 기술적 사상은 상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420)의 개수에 의해 구속되는 것은 아니다. 즉, 반도체 패키지(10)에는 반도체 칩들이 더 많이 포함될 수도 있고, 더 적게 포함될 수도 있다.
상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420)은 제1 내지 제4 접착 부재들(317, 327, 417, 427)을 통하여 상기 방열 부재(MS)의 수평부(MH) 상에 접착되고, 상기 제1 및 제2 반도체 칩들(310, 320) 서로 간에 접착되고, 상기 제3 및 제4 반도체 칩들(410, 420) 서로 간에 접착되어 적층될 수 있다.
상기 제1 내지 제4 접착 부재들(317, 327, 417, 427)은 다이 어태치 필름(Die Attach Film)일 수 있다. 다이 어태치 필름은 무기질 접착제와 고분자 접착제로 구분될 수 있다. 고분자의 경우 크게 열경화성 수지와 열가소성 수지로 나눌 수 있으며, 상기 열경화성 수지의 경우 모노머(Monomer)가 가열 성형된 후 삼차원 망상 구조(Cross-link Structure)를 가지며 재가열하여도 연화되지 않는다. 이와 달리, 상기 열가소성 수지의 경우 가열에 의해서 가소성을 나타내는 수지로서 선형 고분자(Linear Polymer)의 구조를 갖는다. 또한, 이 두 가지 성분을 혼합시켜 만든 하이브리드 형도 있다.
상기 제1 내지 제4 접착 부재들(317, 327, 417, 427)을 구성하는 물질의 열전도도(thermal conductivity)는 상기 방열 부재(MS)를 구성하는 물질의 열전도도보다 작을 수 있다. 또한, 상기 방열 부재(MS)의 수평부(MH) 상에 직접 접착되는 제1 및 제3 접착 부재들(317, 417)은 제2 및 제4 접착 부재들(327, 427)에 비하여 열전도성이 낮은 물질로 구성될 수 있다. 이는 상기 방열 부재(MS)로부터 제1 및 제3 반도체 칩들(310, 410)로 열이 전달되는 것을 최소화하기 위함이다.
상기 제1 반도체 칩 스택(300)의 적어도 일부분은 상기 하부 반도체 칩(200) 상에 오버랩되도록 배치될 수 있다. 또한, 상기 제2 반도체 칩 스택(400)의 적어도 일부분은 상기 제1 반도체 칩 스택(300)과 다른 부분에서 상기 하부 반도체 칩(200) 상에 오버랩되도록 배치될 수 있다. 즉, 반도체 패키지(10)의 평면 구조에서, 상기 하부 반도체 칩(200)의 평면적은 상기 제1 반도체 칩 스택(300)의 평면적보다 크고, 상기 하부 반도체 칩(200)의 평면적은 상기 제2 반도체 칩 스택(400)의 평면적보다 클 수 있다. 또한, 상기 하부 반도체 칩(200)의 평면적은 상기 수평부(MH)의 평면적과 실질적으로 동일할 수 있다.
상기 제1 내지 제4 본딩 와이어들(315, 325, 415, 425)은 상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420) 각각과 패키지 기판(100)을 전기적으로 연결할 수 있다. 제1 내지 제4 본딩 와이어들(315, 325, 415, 425)은 상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420) 각각의 제1 내지 제4 본딩 패드들(313, 323, 413, 423)과 패키지 기판(100)의 상부 기판 패드(103) 사이를 개별적으로 연결할 수 있다. 도면에서는 설명의 편의를 위하여, 본딩 와이어들 중 일부만을 도시하였으나, 이에 제한되는 것은 아니다.
또한, 접지용 본딩 와이어(MG)는 방열 부재(MS)를 제1 내지 제4 반도체 칩들(310, 320, 410, 420)의 제1 내지 제4 본딩 패드들(313, 323, 413, 423) 중 어느 하나와 전기적으로 연결할 수 있다. 제1 내지 제4 반도체 칩들(310, 320, 410, 420)은 제1 내지 제4 본딩 와이어들(315, 325, 415, 425)을 통하여 각각 패키지 기판(100)에 전기적으로 연결되므로, 결과적으로 상기 접지용 본딩 와이어(MG)는 방열 부재(MS)를 패키지 기판(100)의 접지 패드(104)와 전기적으로 연결하는 역할을 수행할 수 있다. 상기 방열 부재(MS)는 앞서 살펴본 바와 같이 도전성 물질로 구성될 수 있고, 이 경우 상기 방열 부재(MS)가 접지되지 않는다면, 플로팅(floating) 현상이 발생할 수 있다. 따라서, 반도체 패키지(10)는 상기 플로팅 현상을 방지하기 위하여, 접지용 본딩 와이어(MG)를 포함할 수 있다.
상기 제1 내지 제4 본딩 와이어들(315, 325, 415, 425) 및 접지용 본딩 와이어(MG)는 금(Au), 은(Ag), 구리(Cu), 또는 알루미늄(Al) 중 적어도 하나를 포함하여 형성될 수 있다. 일부 실시예들에서, 상기 제1 내지 제4 본딩 와이어들(315, 325, 415, 425) 및 접지용 본딩 와이어(MG)는 열압착(thermo compression) 접속 및 초음파(ultra sonic) 접속 중 어느 하나의 방법에 의해 연결될 수 있으며, 열 압착 접속 및 초음파 접속 방법을 혼합한 열 음파(thermo sonic) 접속 방법에 의해 연결될 수도 있다.
일부 실시예들에서, 상기 제1 및 제2 반도체 칩 스택들(300, 400)을 구성하는 상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420)은 Y 방향으로 쉬프트(shift)되어 어긋나도록 정렬될 수 있다. 상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420)은 수직으로 정렬되고, 상기 제1 내지 제4 본딩 와이어들(315, 325, 415, 425) 중 일부는 제2 및 제4 접착 부재들(327, 427) 중 어느 하나의 내부를 통과하도록 형성될 수 있다.
일부 실시예들에서, 상기 제1 내지 제4 본딩 와이어들(315, 325, 415, 425)이 형성된 방향과 마주보는 상기 수평부(MH)의 X 방향의 제1 폭(MHX)은 상기 제1 내지 제4 본딩 와이어들(315, 325, 415, 425)이 형성되지 않은 방향의 상기 수평부(MH)의 Y 방향의 제2 폭(MHY)보다 작도록 형성될 수 있다. 즉, 상기 방열 부재(MS)는 수평부(MH)의 평면적을 최대로 하면서도, 상기 제1 내지 제4 본딩 와이어들(315, 325, 415, 425)의 길이를 최소로 하도록 디자인될 수 있다.
몰딩 부재(500)는 하부 반도체 칩(200), 제1 및 제2 반도체 칩 스택들(300, 400), 및 방열 부재(MS)를 둘러싸고, 외부 환경으로부터 보호하는 역할을 수행할 수 있다.
상기 몰딩 부재(500)는 주입 공정에 의하여 적절한 양의 몰딩 수지가 패키지 기판(100) 상에 주입되고, 경화 공정을 통해 반도체 패키지(10)의 외형을 형성한다. 필요에 따라 프레스와 같은 가압 공정에서 상기 몰딩 수지에 압력을 가하여 반도체 패키지(10)의 외형을 형성한다. 여기서, 상기 몰딩 수지 주입과 가압 사이의 지연시간, 주입되는 몰딩 수지의 양, 및 가압 온도/압력 등의 공정 조건은 몰딩 수지의 점도 등의 물리적 성질을 고려하여 설정할 수 있다.
일부 실시예들에서, 상기 몰딩 수지는 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지 등을 포함할 수 있다. 상기 몰딩 부재(500)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 또는 하이케이(High-K) 에폭시 몰딩 컴파운드로 구성될 수 있다. 또한, 상기 몰딩 부재(500)를 구성하는 물질의 열전도도는 상기 방열 부재(MS)를 구성하는 물질의 열전도도보다 작을 수 있다.
상기 몰딩 부재(500)는 하부 반도체 칩(200) 및 제1 및 제2 반도체 칩 스택들(300, 400)을 오염 및 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 몰딩 부재(500)의 두께는 적어도 하부 반도체 칩(200)과 제1 및 제2 반도체 칩 스택들(300, 400)을 모두 감쌀 수 있도록 형성될 수 있다. 상기 몰딩 부재(500)는 패키지 기판(100)을 모두 덮으므로, 상기 몰딩 부재(500)의 폭은 반도체 패키지(10)의 폭과 실질적으로 동일할 수 있다. 상기 몰딩 부재(500)는 상기 방열 부재(MS)의 수직부(MV)의 상면을 외부로 노출시키도록 형성될 수 있다. 다시 말해, 상기 몰딩 부재(500)는 상기 수직부(MV)의 상면을 덮지 않을 수 있다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다. 이러한 반도체 패키지에 실장되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 이에 따라, 한정적인 반도체 패키지의 구조 내에 반도체 칩들을 효율적으로 배치하기 위해서 시스템 인 패키지가 적용되고 있다. 그러나, 일반적으로 프로세서 칩은 수많은 연산 작용으로 인하여 발생되는 열이 많으므로, 이를 제어하지 못한다면 메모리 칩들의 성능에 영향을 미칠 수 있다.
따라서, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는 제1 내지 제4 반도체 칩들(310, 320, 410, 420)에 비하여 상대적으로 열이 많이 발생하는 하부 반도체 칩(200)에 방열 부재(MS)를 직접적으로 접촉함으로써, 한정적인 반도체 패키지(10)의 공간 구조 내에 반도체 칩들을 효율적으로 배치하면서도, 열 방출 특성 및 고집적화에 유리한 환경을 제공할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 5는 방열 부재를 나타내는 사시도이다.
도 4 및 도 5를 같이 참조하면, 패키지 기판(100)과, 패키지 기판(100) 상에 실장된 하부 반도체 칩(미도시)과, 하부 반도체 칩(미도시) 상에 배치되는 방열 부재(MS)와, 방열 부재(MS) 상에 배치되는 제1 및 제2 반도체 칩 스택들(300, 400)과, 몰딩 부재(미도시)를 포함하는 반도체 패키지(20)를 나타낸다.
반도체 패키지(20)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1 내지 도 3에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다. 또한, 반도체 패키지(20)를 평면 구조로 도시하여, 하부 반도체 칩은 도시되지 않았으며, 반도체 패키지(20)의 내부 구조의 설명을 위하여 몰딩 부재는 삭제하였다.
반도체 패키지(20)에서 패키지 기판(100) 상에서 제1 및 제2 반도체 칩 스택들(300, 400)과 방열 부재(MS)의 수직부(MV)의 상대적인 위치를 살펴보면 다음과 같다. 상기 제1 반도체 칩 스택(300) 및 상기 제2 반도체 칩 스택(400)은 일부가 서로 오버랩되도록 배치될 수 있다. 또한, 상기 수직부(MV)는 복수의 구조체들(MV1, MV2, MV3)로 형성될 수 있으며, 상기 제1 반도체 칩 스택(300) 및 상기 제2 반도체 칩 스택(400)과 이격되도록 배치될 수 있다. 복수의 구조체들(MV1, MV2, MV3)은 서로 다른 크기로 서로 다른 위치에 형성될 수 있다. 다만, 상기 복수의 구조체들(MV1, MV2, MV3)의 각각의 수직 높이는 모두 동일하도록 형성될 수 있다. 물론, 상기 수직부(MV)의 구조가 이에 한정되는 것은 아니다.
또한, 접지용 본딩 와이어(MG)는 반도체 패키지(10)와 달리 제1 내지 제4 반도체 칩들(310, 320, 410, 420)을 통하지 않고 직접적으로, 방열 부재(MS)와 패키지 기판(100)의 접지 패드(104)를 전기적으로 연결할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 7은 방열 부재를 나타내는 사시도이다.
도 6 및 도 7을 같이 참조하면, 패키지 기판(100)과, 패키지 기판(100) 상에 실장된 하부 반도체 칩(미도시)과, 하부 반도체 칩(미도시) 상에 배치되는 방열 부재(MS)와, 방열 부재(MS) 상에 배치되는 제1 내지 제4 반도체 칩들(310, 320, 410, 420)과, 몰딩 부재(미도시)를 포함하는 반도체 패키지(30)를 나타낸다.
반도체 패키지(30)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1 내지 도 3에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다. 또한, 반도체 패키지(30)를 평면 구조로 도시하여, 하부 반도체 칩은 도시되지 않았으며, 반도체 패키지(30)의 내부 구조의 설명을 위하여 몰딩 부재는 삭제하였다.
반도체 패키지(30)에서 패키지 기판(100) 상에서 제1 내지 제4 반도체 칩들(310, 320, 410, 420)과 방열 부재(MS)의 수직부(MV)의 상대적인 위치를 살펴보면 다음과 같다. 상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420)은 모두 서로 이격되어 서로 오버랩되지 않도록 배치될 수 있다. 또한, 상기 수직부(MV)는 상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420) 사이를 구획하도록 형성될 수 있으며, 상기 제1 내지 제4 반도체 칩들(310, 320, 410, 420)과 이격되도록 배치될 수 있다. 상기 수직부(MV)는 X 방향 및 Y 방향으로 연장되는 구조가 수평부(MH)의 중심부에서 만나도록 형성될 수 있다. 물론, 상기 수직부(MV)의 구조가 이에 한정되는 것은 아니다.
도 8 내지 도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도들이다.
도 8을 참조하면, 패키지 기판(100)과, 패키지 기판(100) 상에 실장된 하부 반도체 칩(200)과, 하부 반도체 칩(200) 상에 배치되는 방열 부재(MS)와, 방열 부재(MS) 상에 배치되는 제1 및 제2 반도체 칩 스택들(300, 400)과, 몰딩 부재(500)와, 전자파 차폐 부재(600)를 포함하는 반도체 패키지(40)를 나타낸다.
반도체 패키지(40)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1 내지 도 3에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
반도체 패키지(40)가 메인 보드를 포함하는 전자 장치에 실장된 경우, 반도체 패키지(40)에서 발생된 전자파가 방출되어 전자 장치에 실장된 다른 전자 부품에 전자파 장해(Electro-Magnetic Interference, EMI)를 줄 수 있다. 이로 인해 반도체 패키지(40)가 실장된 전자 장치에 전자파 잡음 또는 오동작 등과 같은 장해가 발생되어 제품의 신뢰성이 저하된다. 따라서, 전자파 차폐 부재(600)는 반도체 패키지(40)를 동작시킬 경우 반도체 패키지(40)의 동작 과정에서 불가피하게 발생되는 전자파가 외부에 영향을 주는 것을 막기 위함이다.
전자파 차폐 효과를 높이기 위하여 상기 전자파 차폐 부재(600)는 접지 패드(104)와 전기적으로 연결되도록 형성될 수 있다.
또한, 방열 부재(MS)는 전자파 차폐 부재(600)와 전기적으로 연결되며, 상기 전자파 차폐 부재(600)는 패키지 기판(100)의 접지 패드(104)와 전기적으로 연결된다. 따라서, 반도체 패키지(40)는 반도체 패키지(10)와 비교하여 접지용 본딩 와이어(MG)가 생략될 수 있다.
전자파 차폐 부재(600)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 도전성 물질은 금속을 포함할 수 있다. 전자파 차폐 부재(600)는 금속 박막의 형태로 형성될 수 있다. 이 경우 금속 박막은 예를 들어, 스프레이 코팅 공정, 전해 도금 공정, 무전해 도금 공정, 스퍼터링 공정과 같은 박막 형성 공정으로 형성될 수 있다.
도 9를 참조하면, 패키지 기판(100)과, 패키지 기판(100) 상에 실장된 하부 반도체 칩(200)과, 하부 반도체 칩(200) 상에 배치되는 방열 부재(MS)와, 방열 부재(MS) 상에 배치되는 제1 및 제2 반도체 칩 스택들(300, 400)과, 몰딩 부재(500)를 포함하는 반도체 패키지(50)를 나타낸다.
반도체 패키지(50)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1 내지 도 3에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
상기 제1 반도체 칩 스택(300)은 상기 방열 부재(MS)의 수평부(MH)의 좌측 부분 상에 실장된 제1 반도체 칩(310), 제2 반도체 칩(320), 및 제5 반도체 칩(330)을 포함할 수 있다. 상기 제2 반도체 칩(320)은 상기 제1 반도체 칩(310) 상에 수직으로 적층될 수 있고, 상기 제5 반도체 칩(330)은 상기 제2 반도체 칩(320) 상에 수직으로 적층될 수 있다. 상기 제1 반도체 칩(310)은 제1 본딩 와이어(315)에 의하여, 제2 반도체 칩(320)은 제2 본딩 와이어(325)에 의하여, 제5 반도체 칩(330)은 제5 본딩 와이어(335)에 의하여 상기 패키지 기판(100)에 전기적으로 연결될 수 있다.
상기 제2 반도체 칩 스택(400)은 상기 방열 부재(MS)의 수평부(MH)의 우측 부분 상에 실장된 제3 반도체 칩(410), 제4 반도체 칩(420), 및 제6 반도체 칩(430)을 포함할 수 있다. 상기 제4 반도체 칩(420)은 상기 제3 반도체 칩(410) 상에 수직으로 적층될 수 있고, 상기 제6 반도체 칩(430)은 상기 제4 반도체 칩(420) 상에 수직으로 적층될 수 있다. 상기 제3 반도체 칩(410)은 제3 본딩 와이어(415)에 의하여, 제4 반도체 칩(420)은 제4 본딩 와이어(425)에 의하여, 제6 반도체 칩(430)은 제6 본딩 와이어(435)에 의하여 상기 패키지 기판(100)에 전기적으로 연결될 수 있다.
하부 반도체 칩(200)의 X 방향으로의 폭(200X)이 수평부(MH)의 X 방향으로의 폭(MHX)보다 클 수 있다. 즉, 하부 반도체 칩(200)의 일부에는 방열 부재(MS)가 형성되지 않을 수 있다. 다시 말해, 상기 하부 반도체 칩(200)의 평면적은 상기 수평부(MH)의 평면적보다 클 수 있다.
도 10을 참조하면, 패키지 기판(100)과, 패키지 기판(100) 상에 실장된 하부 반도체 칩(200)과, 하부 반도체 칩(200) 상에 배치되는 방열 부재(MS)와, 방열 부재(MS) 상에 배치되는 제1 및 제2 반도체 칩 스택들(300, 400)과, 몰딩 부재(500)와, 전자파 차폐 부재(600)를 포함하는 반도체 패키지(60)를 나타낸다.
반도체 패키지(60)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 9에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
전자파 차폐 부재(600)는 반도체 패키지(60)를 동작시킬 경우 반도체 패키지(60)의 동작 과정에서 불가피하게 발생되는 전자파가 외부에 영향을 주는 것을 막기 위함이다. 전자파 차폐 효과를 높이기 위하여 상기 전자파 차폐 부재(600)는 접지 패드(104)와 전기적으로 연결되도록 형성될 수 있다.
또한, 방열 부재(MS)는 전자파 차폐 부재(600)와 전기적으로 연결되며, 상기 전자파 차폐 부재(600)는 패키지 기판(100)의 접지 패드(104)와 전기적으로 연결된다. 따라서, 반도체 패키지(60)는 반도체 패키지(10)와 비교하여 접지용 본딩 와이어(MG)가 생략될 수 있다.
하부 반도체 칩(200)의 X 방향으로의 폭(200X)이 수평부(MH)의 X 방향으로의 폭(MHX)보다 작을 수 있다. 즉, 방열 부재(MS)에는 하부 반도체 칩(200)과 맞닿지 않는 영역이 존재할 수 있다. 다시 말해, 상기 하부 반도체 칩(200)의 평면적은 상기 수평부(MH)의 평면적보다 작을 수 있다.
도 11a 내지 도 11f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 공정을 나타내는 단면도들이다.
도 11a를 참조하면, 제공된 패키지 기판(100)의 실장 영역 상에 하부 반도체 칩(200)을 실장한다.
상기 패키지 기판(100) 및 상기 하부 반도체 칩(200) 사이에 내부 접속 단자(210)가 배치될 수 있다. 상기 내부 접속 단자(210)는 솔더 볼, 도전성 범프, 도전성 페이스트, 또는 이들의 조합을 포함할 수 있다. 상기 하부 반도체 칩(200)은 상기 내부 접속 단자(210)를 통하여 상기 패키지 기판(100)에 전기적으로 연결될 수 있다.
도 11b를 참조하면, 하부 반도체 칩(200) 상에 방열 부재(MS)가 접촉되도록 배치한다.
방열 부재(MS)는 수평부(MH) 및 수직부(MV)를 포함할 수 있다. 상기 방열 부재(MS)는 일체형일 수 있다. 상기 방열 부재(MS)는 도전성 물질로 구성될 수 있다. 상기 방열 부재(MS)는 상기 하부 반도체 칩(200)과 따로 제작될 수 있다. 즉, 상기 방열 부재(MS)는 일체형으로 먼저 제작되어 상기 하부 반도체 칩(200) 상에 배치될 수 있다.
도 11c를 참조하면, 방열 부재(MS) 상에 제1 및 제3 반도체 칩들(310, 410)을 배치하고, 제1 및 제3 본딩 와이어들(315, 415)을 이용하여 제1 및 제3 반도체 칩들(310, 410)과 패키지 기판(100)을 전기적으로 연결한다.
상기 방열 부재(MS)의 수평부(MH) 상에 직접 접착되는 제1 및 제3 접착 부재들(317, 417)은 열전도성이 낮은 물질을 포함하도록 구성될 수 있다. 이는 상기 방열 부재(MS)로부터 제1 및 제3 반도체 칩들(310, 410)로 열이 전달되는 것을 최소화하기 위함이다.
도 11d를 참조하면, 제1 및 제3 반도체 칩들(310, 410) 상에 제2 및 제4 반도체 칩들(320, 420)을 배치하고, 제2 및 제4 본딩 와이어들(325, 425)을 이용하여 제2 및 제4 반도체 칩들(320, 420)과 패키지 기판(100)을 전기적으로 연결한다.
제2 및 제4 반도체 칩들(320, 420)은 Y 방향으로 소정 거리만큼 쉬프트되어 아래에 있는 반도체 칩 상면의 일부분에 형성된 제1 및 제3 본딩 패드들(313, 413)이 노출되도록 제1 및 제3 반도체 칩들(310, 410) 상에 적층될 수 있다.
복수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지에 있어서, 반도체 칩의 개수는 반도체 패키지의 용도에 따라 다를 수 있다. 본 발명의 기술적 사상은 반도체 칩의 개수에 의해 구속되는 것은 아니다. 즉, 반도체 칩들이 더 많이 적층되어 있을 수도 있고, 더 적게 적층되어 있을 수도 있다.
접지용 본딩 와이어(미도시)는 방열 부재(MS)와 제1 내지 제4 반도체 칩들(310, 320, 410, 420) 중 어느 하나를 통하여 패키지 기판(100)의 접지 패드(미도시)와 전기적으로 연결될 수 있다.
도시되지는 않았으나, 제1 내지 제4 반도체 칩들(310, 320, 410, 420)을 계단 형태로 적층하기 위하여 재배선(Redistributed Layer)을 형성할 수 있다. 제1 내지 제4 본딩 패드들(313, 323, 413, 423)이 제1 내지 제4 반도체 칩들(310, 320, 410, 420)의 일부에 위치하고 있는 경우 적층 시 패키지가 복잡해지고 제1 내지 제4 본딩 와이어들(315, 325, 415, 425)의 길이가 길어져 소자 특성이 저하되는 등의 문제가 있을 수 있다. 이를 해결하기 위하여 재배선을 형성하여 제1 내지 제4 본딩 패드들(313, 323, 413, 423)의 위치를 변경할 수 있다.
도 11e를 참조하면, 하부 반도체 칩(200), 제1 및 제2 반도체 칩 스택들(300, 400)을 덮고, 방열 부재(MS)의 수직부(MV)의 상면을 노출시키는 몰딩 부재(500)를 형성한다.
일반적인 반도체 패키지에서 상기 몰딩 부재(500)는 패키지 기판(100)의 상면에 배치된 것들을 모두 덮는 형태로 형성되나, 본 발명의 경우 방열 부재(MS)의 수직부(MV)의 상면이 노출되는 형태로 형성된다. 이는 앞서 설명한 바와 같이, 방열 특성을 우수하게 하기 위함이다.
이와 같은 공정을 진행 후, 패키지 기판(100)에 외부 접속 단자(110, 도 1 참조)를 형성하여 반도체 패키지(10)를 제조할 수 있다.
도 11f를 참조하면, 전자파 차폐 부재(600)로 몰딩 부재(500)를 커버하고, 상기 전자파 차폐 부재(600)가 패키지 기판(100)의 접지 패드(104)에 전기적으로 연결되도록 형성한다.
전자파 차폐 부재(600)는 몰딩 부재(500)의 상면, 몰딩 부재(500)의 측면, 방열 부재(MS)의 수직부(MV)의 상면, 및 패키지 기판(100)의 측면을 커버하도록 형성할 수 있다. 방열 부재(MS)는 전자파 차폐 부재(600)와 직접적으로 접촉하고, 전자파 차폐 부재(600)는 접지 패드(104)와 직접적으로 접촉한다.
전자파 차폐 부재(600)는 금속 박막의 형태로 형성될 수 있다. 이 경우 금속 박막은 예를 들어, 스프레이 코팅 공정, 전해 도금 공정, 무전해 도금 공정, 스퍼터링 공정과 같은 박막 형성 공정으로 형성될 수 있다.
이와 같은 공정을 추가적으로 진행 후, 패키지 기판(100)에 외부 접속 단자(110, 도 4 참조)를 형성하여 반도체 패키지(40)를 제조할 수 있다.
도 12a 내지 도 12f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 공정을 나타내는 단면도들이다.
도 12a를 참조하면, 예비 하부 반도체 칩(200W)의 비활성면 상에 예비 수평부(MHW)를 형성한다.
예비 수평부(MHW)는 금속이나 합금 등의 전도성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합을 포함할 수 있다. 상기 예비 수평부(MHW)는 스프레이 코팅 공정, 전해 도금 공정, 무전해 도금 공정, 스퍼터링 공정, 금속 테이프 접착 공정과 같은 박막 형성 공정으로 형성될 수 있다.
예비 하부 반도체 칩(200W) 및 예비 수평부(MHW)를 스크라이브 레인(SL)에서 절삭하여, 수평부(MH, 도 12b 참조)가 형성된 하부 반도체 칩(200, 도 12b 참조)으로 물리적으로 서로 분리할 수 있다.
도 12b를 참조하면, 패키지 기판(100) 상에, 수평부(MH)가 형성된 하부 반도체 칩(200)을 실장한다.
상기 패키지 기판(100) 및 상기 수평부(MH)가 형성된 하부 반도체 칩(200) 사이에 내부 접속 단자(210)가 배치될 수 있다. 상기 내부 접속 단자(210)는 솔더 볼, 도전성 범프, 도전성 페이스트, 또는 이들의 조합을 포함할 수 있다. 상기 수평부(MH)가 형성된 하부 반도체 칩(200)은 상기 내부 접속 단자(210)를 통하여 상기 패키지 기판(100)에 전기적으로 연결될 수 있다.
도 12c를 참조하면, 수평부(MH) 상에 제1 및 제2 반도체 칩 스택들(300, 400)을 배치한다.
상기 수평부(MH) 상에 직접 접착되는 제1 및 제3 접착 부재들(317, 417)은 열전도성이 낮은 물질을 포함하도록 구성될 수 있다. 이는 상기 방열 부재(MS)로부터 제1 및 제3 반도체 칩들(310, 410)로 열이 전달되는 것을 최소화하기 위함이다.
제2 및 제4 반도체 칩들(320, 420)은 각각 패키지 기판에 수평 방향으로 소정 거리만큼 쉬프트되어 아래에 있는 반도체 칩 상면의 일부분에 형성된 제1 및 제3 본딩 패드들(313, 413)이 노출되도록 제1 및 제3 반도체 칩들(310, 410) 상에 적층될 수 있다.
접지용 본딩 와이어(미도시)는 방열 부재(MS)와 제1 내지 제4 반도체 칩들(310, 320, 410, 420) 중 어느 하나를 통하여 패키지 기판(100)의 접지 패드(미도시)와 전기적으로 연결될 수 있다.
도 12d를 참조하면, 하부 반도체 칩(200), 제1 및 제2 반도체 칩 스택들(300, 400)을 덮는 몰딩 부재(500)를 형성한다.
앞서 설명한 제조 공정과는 달리 아직 수직부(NV, 도 12f 참조)가 형성되지 않았으므로, 상기 몰딩 부재(500)는 패키지 기판(100)의 상면에 배치된 것들을 모두 덮는 형태로 형성된다.
도 12e를 참조하면, 수평부(MH)의 일부를 노출시키는 몰딩 개구부(500H)를 몰딩 부재(500) 내에 형성한다.
몰딩 개구부(500H)는 몰딩 부재(500)의 일부를 제거하여 형성될 수 있다. 몰딩 개구부(500H)는 드릴링 공정에 의하여 형성될 수 있다. 수평부(MH)가 없다면, 드릴링에 의해 하부 반도체 칩(200)이 손상될 수 있다. 몰딩 개구부(500H)의 최하면은 하부 반도체 칩(200)의 최상면보다 높은 레벨을 가질 수 있다. 하부 반도체 칩(200) 상에 수평부(MH)를 형성함에 따라, 하부 반도체 칩(200)의 손상이 방지될 수 있다.
도 12f를 참조하면, 수직부(NV)가 몰딩 개구부(500H) 내에 형성되어, 수평부(MH)와 접촉하는 형태의 방열 부재(MS)를 형성할 수 있다.
일부 실시예들에서, 금속과 같은 도전성 물질 및 접착성 폴리머가 몰딩 개구부(500H) 내에 채워질 수 있다. 수직부(NV) 및 수평부(MH)는 동일한 물질로 구성될 수 있다. 이로써, 수직부(NV)는 수평부(MH)와 연결되어 방열 부재(MS)를 형성할 수 있다. 즉, 방열 부재(MS)는 일체형이 아닐 수 있다.
이와 같은 공정을 진행 후, 패키지 기판(100)에 외부 접속 단자(110, 도 1 참조)를 형성하여 반도체 패키지(10)를 제조할 수 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 블록도이다.
도 13을 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050) 및 이를 연결하는 시스템 버스(1060)를 포함할 수 있다. 반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티-코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들어, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 AP인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다. 상기 반도체 패키지(1000)는 도 1 내지 도 10에서 설명된 본 발명의 기술적 사상에 따른 반도체 패키지(10, 20, 30, 40, 50, 60) 중 어느 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40, 50, 60: 반도체 패키지
MS: 방열 부재
100: 패키지 기판 200: 하부 반도체 칩
300: 제1 반도체 칩 스택 400: 제2 반도체 칩 스택
500: 몰딩 부재 600: 전자파 차폐 부재

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 실장된 하부 반도체 칩;
    상기 하부 반도체 칩 상에 배치되며, 수평부 및 상기 수평부 상에 연결된 수직부를 가지는 방열 부재;
    상기 수평부 상에 배치되는 제1 반도체 칩 스택 및 제2 반도체 칩 스택; 및
    상기 하부 반도체 칩, 상기 제1 및 제2 반도체 칩 스택, 및 상기 방열 부재를 둘러싸는 몰딩 부재;를 포함하되,
    상기 수직부는 상기 제1 반도체 칩 스택 및 상기 제2 반도체 칩 스택 사이에 배치되고,
    상기 방열 부재는 상기 몰딩 부재와 직접 접촉하고,
    상기 수직부의 상면은 상기 몰딩 부재에서 노출되고,
    상기 수평부의 폭은 상기 하부 반도체 칩의 폭과 동일하고, 상기 수평부는 상기 하부 반도체 칩 상에 직접 부착되고,
    상기 제1 반도체 칩 스택은 복수의 제1 반도체 칩들로 구성되고,
    상기 제2 반도체 칩 스택은 복수의 제2 반도체 칩들로 구성되고,
    상기 복수의 제1 및 제2 반도체 칩들은 상기 패키지 기판과 본딩 와이어로 전기적으로 연결되며,
    상기 하부 반도체 칩은 상기 패키지 기판과 본딩 범프로 전기적으로 연결되고,
    상기 패키지 기판은 접지 패드를 포함하고,
    상기 방열 부재는 상기 복수의 제1 및 제2 반도체 칩들 중 어느 하나를 통하여 상기 접지 패드와 전기적으로 연결되거나, 또는 상기 방열 부재는 직접적으로 상기 접지 패드와 전기적으로 연결되는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 제1 및 제2 반도체 칩들 중 최하단의 반도체 칩들은 상기 수평부에 접착 부재로 부착되는 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 제1항에 있어서,
    상기 본딩 와이어가 형성된 방향과 마주보는 상기 수평부의 제1 폭은 상기 본딩 와이어가 형성되지 않은 방향의 상기 수평부의 제2 폭보다 작은 것을 특징으로 하는 반도체 패키지.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 반도체 칩 스택 및 상기 제2 반도체 칩 스택은 서로 오버랩되지 않도록 배치되는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 반도체 칩 스택 및 상기 제2 반도체 칩 스택은 일부가 서로 오버랩되도록 배치되는 것을 특징으로 하는 반도체 패키지.
  9. 패키지 기판;
    상기 패키지 기판 상에 실장된 하부 반도체 칩;
    상기 하부 반도체 칩 상에 배치되며, 수평부 및 상기 수평부 상에 연결된 수직부를 가지는 방열 부재;
    상기 수평부 상에 배치되는 제1 반도체 칩 스택 및 제2 반도체 칩 스택;
    상기 하부 반도체 칩, 상기 제1 및 제2 반도체 칩 스택, 및 상기 방열 부재를 둘러싸는 몰딩 부재; 및
    상기 패키지 기판의 측면 및 상기 몰딩 부재의 표면을 덮는 전자파 차폐 부재;를 포함하되,
    상기 수직부는 상기 제1 반도체 칩 스택 및 상기 제2 반도체 칩 스택 사이에 배치되고,
    상기 수직부의 상면은 상기 몰딩 부재에서 노출되어 상기 전자파 차폐 부재와 접촉하고,
    상기 방열 부재는 상기 몰딩 부재와 직접 접촉하고,
    상기 수평부의 폭은 상기 하부 반도체 칩의 폭과 동일하고, 상기 수평부는 상기 하부 반도체 칩 상에 직접 부착되고,
    상기 패키지 기판은 접지 패드를 포함하고,
    상기 전자파 차폐 부재는 상기 접지 패드와 전기적으로 연결되는 반도체 패키지.
  10. 삭제
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