JPH077144A - Ｓｏｉトランジスタおよびそれを形成する方法 - Google Patents
Ｓｏｉトランジスタおよびそれを形成する方法Info
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Abstract
(57)【要約】
【目的】 外側半導体層の厚みを正確に制御し、接合前
に外側半導体層の処理を可能とし、埋め込み相互接続部
を構成すること。 【構成】 外側半導体層（１６）から開始されるＳＯＩ
デバイスを形成する方法が提供される。外側半導体層
（１６）に所定深さのトレンチ（１２）を形成し、外側
半導体層（１６）から外側に絶縁膜（２０）を形成し、
作動面が露出した後にメサ（１８ａ）がトレンチ（１
２）の所定深さにほぼ等しい厚みとなるように外側半導
体層（１６）の一部を除くことにより、作動表面を露出
させることにより所定厚みを有するメサ（１８ａ）を形
成する。
に外側半導体層の処理を可能とし、埋め込み相互接続部
を構成すること。 【構成】 外側半導体層（１６）から開始されるＳＯＩ
デバイスを形成する方法が提供される。外側半導体層
（１６）に所定深さのトレンチ（１２）を形成し、外側
半導体層（１６）から外側に絶縁膜（２０）を形成し、
作動面が露出した後にメサ（１８ａ）がトレンチ（１
２）の所定深さにほぼ等しい厚みとなるように外側半導
体層（１６）の一部を除くことにより、作動表面を露出
させることにより所定厚みを有するメサ（１８ａ）を形
成する。
Description
【０００１】
【産業上の利用分野】本発明は一般的には電子デバイス
の分野に関し、より詳細には絶縁体上半導体（ＳＯＩ）
デバイスおよびこの絶縁体上半導体（ＳＯＩ）デバイス
を製造するための方法に関する。
の分野に関し、より詳細には絶縁体上半導体（ＳＯＩ）
デバイスおよびこの絶縁体上半導体（ＳＯＩ）デバイス
を製造するための方法に関する。
【０００２】
【従来技術】集積回路デバイスを製造するための最新の
方法では、埋め込まれた酸化物すなわち絶縁体の層また
は膜により、半導体材料の基板から分離された単結晶の
絶縁体材料の薄膜上に半導体デバイスを形成している。
このような方法は、絶縁体上半導体（ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）製造方法すな
わちＳＯＩ製造方法と一般に称されている。このＳＯＩ
製造方法によりとりわけデバイス内の拡散領域と基板と
の間の接合容量が減少するので、高性能の半導体を得る
ことが可能となっている。
方法では、埋め込まれた酸化物すなわち絶縁体の層また
は膜により、半導体材料の基板から分離された単結晶の
絶縁体材料の薄膜上に半導体デバイスを形成している。
このような方法は、絶縁体上半導体（ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）製造方法すな
わちＳＯＩ製造方法と一般に称されている。このＳＯＩ
製造方法によりとりわけデバイス内の拡散領域と基板と
の間の接合容量が減少するので、高性能の半導体を得る
ことが可能となっている。
【０００３】単結晶半導体材料の薄膜の厚さはＳＯＩ製
造方法の重要な要素となっている。ＳＯＩ製造方法の一
つは、ボンドアンドエッチバック（ｂｏｎｄ−ａｎｄ−
ｅｔｃｈ−ｂａｃｋ）製造方法すなわちＢＥＳＯＩ製造
方法と称されている。このＢＥＳＯＩを製造する種々の
方法は公知となっている。そのうちの一つの方法は、半
導体材料の２つの別々の部分すなわち外側半導体層と基
板とから開始される。次に、外側半導体層にエッチング
停止用ドーパントを埋め込む。この外側半導体層のドー
プされた領域から外側に第１の絶縁膜を形成する。半導
体基板から外側に第２の絶縁膜を形成する。次に、外側
半導体層から内側に第１の絶縁膜が配置されるよう、外
側半導体層を反転する。第１の絶縁膜と第２の絶縁膜の
表面を適当な温度および圧力下に置くことにより、これ
ら表面を接合する。第１および第２絶縁膜の接合された
部分は、半導体基板から外側半導体層を分離する埋め込
み絶縁膜を形成する。最後に、エッチングレートが不純
物のタイプによって変化するエッチング剤を用いて、埋
め込み絶縁膜に向かって埋め込み絶縁膜と反対側の外側
半導体層の露出面をエッチバックする。このようにする
と、埋め込み絶縁膜から外側に半導体材料の薄膜が残さ
れる。この薄膜の厚さは、一部は元のエッチング停止用
埋め込み体の深さに応じて変わる。この技術によれば、
半導体膜の厚さを制御することは困難である。更に、こ
の技術はエッチング停止用埋め込みの後で、かつエッチ
ング停止用ドーパントの大きな拡散を生じさせないプロ
セス（例えば低温プロセス）へエッチバックする前に、
行うことができる処理が限られたものになってしまう。
酸化物と半導体層との界面を窒化すると、放射線に対す
るエラー発生特性が改善されることが判っている。しか
しながら、埋め込み酸化膜と外側半導体層との間のイン
ターフェースの窒化は、エッチング停止用ドーパントの
分布に対して影響があるため、除外される。更に、半導
体膜上に製造されるデバイスと位置合わせすることが困
難であるため、埋め込み絶縁膜内に構造体を構成するこ
とは困難である。例えば、ＳＯＩトランジスタのチャン
ネル領域に接触させることが好ましいことが多い。埋め
込み導線に対してこのようにすることの効率は、チャン
ネル領域に対する埋め込み導線接点の位置合わせ精度に
よって決まる。
造方法の重要な要素となっている。ＳＯＩ製造方法の一
つは、ボンドアンドエッチバック（ｂｏｎｄ−ａｎｄ−
ｅｔｃｈ−ｂａｃｋ）製造方法すなわちＢＥＳＯＩ製造
方法と称されている。このＢＥＳＯＩを製造する種々の
方法は公知となっている。そのうちの一つの方法は、半
導体材料の２つの別々の部分すなわち外側半導体層と基
板とから開始される。次に、外側半導体層にエッチング
停止用ドーパントを埋め込む。この外側半導体層のドー
プされた領域から外側に第１の絶縁膜を形成する。半導
体基板から外側に第２の絶縁膜を形成する。次に、外側
半導体層から内側に第１の絶縁膜が配置されるよう、外
側半導体層を反転する。第１の絶縁膜と第２の絶縁膜の
表面を適当な温度および圧力下に置くことにより、これ
ら表面を接合する。第１および第２絶縁膜の接合された
部分は、半導体基板から外側半導体層を分離する埋め込
み絶縁膜を形成する。最後に、エッチングレートが不純
物のタイプによって変化するエッチング剤を用いて、埋
め込み絶縁膜に向かって埋め込み絶縁膜と反対側の外側
半導体層の露出面をエッチバックする。このようにする
と、埋め込み絶縁膜から外側に半導体材料の薄膜が残さ
れる。この薄膜の厚さは、一部は元のエッチング停止用
埋め込み体の深さに応じて変わる。この技術によれば、
半導体膜の厚さを制御することは困難である。更に、こ
の技術はエッチング停止用埋め込みの後で、かつエッチ
ング停止用ドーパントの大きな拡散を生じさせないプロ
セス（例えば低温プロセス）へエッチバックする前に、
行うことができる処理が限られたものになってしまう。
酸化物と半導体層との界面を窒化すると、放射線に対す
るエラー発生特性が改善されることが判っている。しか
しながら、埋め込み酸化膜と外側半導体層との間のイン
ターフェースの窒化は、エッチング停止用ドーパントの
分布に対して影響があるため、除外される。更に、半導
体膜上に製造されるデバイスと位置合わせすることが困
難であるため、埋め込み絶縁膜内に構造体を構成するこ
とは困難である。例えば、ＳＯＩトランジスタのチャン
ネル領域に接触させることが好ましいことが多い。埋め
込み導線に対してこのようにすることの効率は、チャン
ネル領域に対する埋め込み導線接点の位置合わせ精度に
よって決まる。
【０００４】
【発明が解決しようとする課題】従って、外側半導体層
の厚みを正確に制御し、接合前に外側半導体層を処理で
き、埋め込まれた内部接続部を構成できるＳＯＩデバイ
スおよびそれを製造するための方法が求められている。
の厚みを正確に制御し、接合前に外側半導体層を処理で
き、埋め込まれた内部接続部を構成できるＳＯＩデバイ
スおよびそれを製造するための方法が求められている。
【０００５】
【課題を解決するための手段】本発明によれば、従来の
方法および装置に関連した欠点および問題を実質的に解
消または低減する、ＳＯＩデバイスおよびそれを製造す
るための方法が提供される。
方法および装置に関連した欠点および問題を実質的に解
消または低減する、ＳＯＩデバイスおよびそれを製造す
るための方法が提供される。
【０００６】まず、外側半導体層から開始されるＳＯＩ
デバイスを製造するための方法が得られる。外側半導体
層内には所定深さのトレンチが形成される。外側半導体
層から外側に絶縁膜が形成される。作動面を露出させる
よう外側半導体層の一部を除去することにより、所定の
厚さを有するメサを形成する。このメサは作動面が露出
した後にトレンチの所定深さにほぼ等しい厚みを有する
ことになる。
デバイスを製造するための方法が得られる。外側半導体
層内には所定深さのトレンチが形成される。外側半導体
層から外側に絶縁膜が形成される。作動面を露出させる
よう外側半導体層の一部を除去することにより、所定の
厚さを有するメサを形成する。このメサは作動面が露出
した後にトレンチの所定深さにほぼ等しい厚みを有する
ことになる。
【０００７】
【発明の効果】本発明の重要な技術的利点は、多数の高
さにある個々の半導体部品を接続することを可能にする
埋め込み導線を使用しているので、ＳＯＩデバイス内の
より小さい面積に集積半導体デバイスを製造できるとい
う点にある。
さにある個々の半導体部品を接続することを可能にする
埋め込み導線を使用しているので、ＳＯＩデバイス内の
より小さい面積に集積半導体デバイスを製造できるとい
う点にある。
【０００８】本発明の別の重要な技術的利点は、本発明
の原理に従って製造される所定のメサを薄くし、ほぼ共
通な平らな表面を有する異なる深さのメサを形成できる
という点にある。従って、１ミクロンの何分の１かの数
倍の大きさの半導体材料の層を必要とするＭＯＳデバイ
スと同じ集積半導体デバイス内に、１ミクロンの半導体
の厚みを必要とするバイポーラデバイスを形成できる。
更に、浅いチャンネルを有する半導体デバイスを製造で
きるよう、メサの所定領域を薄くできる。
の原理に従って製造される所定のメサを薄くし、ほぼ共
通な平らな表面を有する異なる深さのメサを形成できる
という点にある。従って、１ミクロンの何分の１かの数
倍の大きさの半導体材料の層を必要とするＭＯＳデバイ
スと同じ集積半導体デバイス内に、１ミクロンの半導体
の厚みを必要とするバイポーラデバイスを形成できる。
更に、浅いチャンネルを有する半導体デバイスを製造で
きるよう、メサの所定領域を薄くできる。
【０００９】本発明の更に重要な技術的利点は、本発明
の原理に従って製造されたメサは、種々の絶縁材料によ
り分離でき、放射線の強い環境下でもＳＯＩデバイスを
使用できるという点にある。
の原理に従って製造されたメサは、種々の絶縁材料によ
り分離でき、放射線の強い環境下でもＳＯＩデバイスを
使用できるという点にある。
【００１０】本発明の更に別の重要な技術的利点は、単
結晶半導体材料の薄膜の厚みを正確に制御できるという
点にある。
結晶半導体材料の薄膜の厚みを正確に制御できるという
点にある。
【００１１】本発明の別の重要な技術的利点は、ＳＯＩ
デバイス内に製造される半導体部品が外側半導体層から
内側に形成され、絶縁膜を通過する埋め込み導線と容易
に位置合わせできるという点にある。
デバイス内に製造される半導体部品が外側半導体層から
内側に形成され、絶縁膜を通過する埋め込み導線と容易
に位置合わせできるという点にある。
【００１２】本発明およびその利点をより完全に理解で
きるよう、添付図面を参照して、以下説明するが、添付
図面中の同じ参照番号は同じ部品を示す。
きるよう、添付図面を参照して、以下説明するが、添付
図面中の同じ参照番号は同じ部品を示す。
【００１３】図１ａ〜１ｅは、本発明の原理に従って絶
縁体上集積半導体デバイス（ＳＯＩデバイス）を製造す
るための処理工程を示す。このＳＯＩデバイスはボンド
アンドエッチバック技術を用いて形成される。
縁体上集積半導体デバイス（ＳＯＩデバイス）を製造す
るための処理工程を示す。このＳＯＩデバイスはボンド
アンドエッチバック技術を用いて形成される。
【００１４】集積半導体デバイスは多数の個々の半導体
部品を含んでいるので、全体を番号１０で示すＳＯＩデ
バイスセグメントのみを参照することにより、集積半導
体デバイスの全体を説明する。ＳＯＩデバイスの全体
は、図１ａ〜１ｅ図に示すＳＯＩデバイスセグメント１
０の断面に対して左側、右側および垂直な方向に延びて
いると解すべきである。
部品を含んでいるので、全体を番号１０で示すＳＯＩデ
バイスセグメントのみを参照することにより、集積半導
体デバイスの全体を説明する。ＳＯＩデバイスの全体
は、図１ａ〜１ｅ図に示すＳＯＩデバイスセグメント１
０の断面に対して左側、右側および垂直な方向に延びて
いると解すべきである。
【００１５】図１ａを参照すると、従来のフォトリソグ
ラフィおよびエッチング技術を用いて、外側半導体層１
６の表面にトレンチ１２をエッチングする。半導体層１
６は、例えば単結晶シリコンまたは半導体の性質を有す
る他の適当な材料から構成できる。トレンチ１２は表面
１４にメサ１８ａ、１８ｂおよび１８ｃを画定する。こ
れらトレンチ１２は後の処理工程で用いられる位置合わ
せマークを外側半導体層１６内に画定することもでき
る。絶縁膜２０が絶縁体２１ａおよび２１ｂを形成する
絶縁材料によりトレンチ１２を満たすよう、外側半導体
層１６から外側に絶縁膜２０が形成される。この絶縁膜
２０は、例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。この誘
電材料は従来の適当な処理技術、例えば窒化処理技術を
用いて処理できる。次に絶縁膜２０を平坦化し、平坦化
された表面２２を残す。
ラフィおよびエッチング技術を用いて、外側半導体層１
６の表面にトレンチ１２をエッチングする。半導体層１
６は、例えば単結晶シリコンまたは半導体の性質を有す
る他の適当な材料から構成できる。トレンチ１２は表面
１４にメサ１８ａ、１８ｂおよび１８ｃを画定する。こ
れらトレンチ１２は後の処理工程で用いられる位置合わ
せマークを外側半導体層１６内に画定することもでき
る。絶縁膜２０が絶縁体２１ａおよび２１ｂを形成する
絶縁材料によりトレンチ１２を満たすよう、外側半導体
層１６から外側に絶縁膜２０が形成される。この絶縁膜
２０は、例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。この誘
電材料は従来の適当な処理技術、例えば窒化処理技術を
用いて処理できる。次に絶縁膜２０を平坦化し、平坦化
された表面２２を残す。
【００１６】図１ｂを参照する。基板２８の表面２６か
ら外側に絶縁膜２４を形成する。基板２８は例えば単結
晶シリコンまたは他の適当な材料から構成できる。絶縁
膜２４は例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。次に、
絶縁膜２４を平坦化し、第２の平坦化された表面３０を
残す。
ら外側に絶縁膜２４を形成する。基板２８は例えば単結
晶シリコンまたは他の適当な材料から構成できる。絶縁
膜２４は例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。次に、
絶縁膜２４を平坦化し、第２の平坦化された表面３０を
残す。
【００１７】図１ｃを参照する。外側半導体層１６から
内側に絶縁膜２０が配置されるように、外側半導体層１
６を反転する。平坦化された表面２２を適当な温度およ
び圧力下で平坦化された表面３０と接触させ、絶縁膜２
０と２４とを共に接合する。
内側に絶縁膜２０が配置されるように、外側半導体層１
６を反転する。平坦化された表面２２を適当な温度およ
び圧力下で平坦化された表面３０と接触させ、絶縁膜２
０と２４とを共に接合する。
【００１８】図１ｄを参照する。第１絶縁膜２０と、第
２絶縁膜２４の接合組み合わせ体は、外側半導体層１６
を基板２４から分離する埋め込み絶縁膜３１を形成す
る。絶縁体部分２１ａおよび２１ｂに達するまで、外側
半導体層１６をエッチバックする化学的プロセスと機械
的プロセスとの組み合わせを用いて、矢印３３の示す方
向に表面１４に向かって外側半導体層１６の露出面３２
をエッチバックする。この容量内では、絶縁体部分２１
ａおよび２１ｂは外側半導体層１６の残りの部分の深さ
を制御するための深さマーカーとして働く。外側半導体
層をエッチバックした後に残る外側半導体層の部分を、
便宜的にトレンチ１２の形状と無関係なメサと称し、こ
れらメサを先に支持していた半導体材料を除いた後に露
出するメサの表面のことを作動表面と称する。これは後
の工程で半導体デバイスをこの表面の上に形成できるか
らである。
２絶縁膜２４の接合組み合わせ体は、外側半導体層１６
を基板２４から分離する埋め込み絶縁膜３１を形成す
る。絶縁体部分２１ａおよび２１ｂに達するまで、外側
半導体層１６をエッチバックする化学的プロセスと機械
的プロセスとの組み合わせを用いて、矢印３３の示す方
向に表面１４に向かって外側半導体層１６の露出面３２
をエッチバックする。この容量内では、絶縁体部分２１
ａおよび２１ｂは外側半導体層１６の残りの部分の深さ
を制御するための深さマーカーとして働く。外側半導体
層をエッチバックした後に残る外側半導体層の部分を、
便宜的にトレンチ１２の形状と無関係なメサと称し、こ
れらメサを先に支持していた半導体材料を除いた後に露
出するメサの表面のことを作動表面と称する。これは後
の工程で半導体デバイスをこの表面の上に形成できるか
らである。
【００１９】外側半導体層１６のエッチングは、従来の
プロセス例えば、１９９０年、電子デバイスについての
ＩＥＥＥ会報第ＥＤ−３７巻、第２０５２〜２０５１ペ
ージのＫ．テラダ、Ｔ．イシジマ、Ｔ．クボタおよび
Ｍ．サカオ共著論文「ラテラルエピタキシャルシリコン
層上にトランジスタを備えた新しいＤＲＡＭセル（ＴＯ
ＬＥセル）」に記載されたプロセスを含む従来プロセス
により実施できる。メサ１８ａ、１８ｂおよび１８ｃの
損傷部分は、例えば酸化技術を含む従来プロセスにより
除去できる。更に、メサ１８ａ、１８ｂおよび１８ｃ
は、例えば選択的薄膜化技術を含む従来プロセスによ
り、より均一にできる。
プロセス例えば、１９９０年、電子デバイスについての
ＩＥＥＥ会報第ＥＤ−３７巻、第２０５２〜２０５１ペ
ージのＫ．テラダ、Ｔ．イシジマ、Ｔ．クボタおよび
Ｍ．サカオ共著論文「ラテラルエピタキシャルシリコン
層上にトランジスタを備えた新しいＤＲＡＭセル（ＴＯ
ＬＥセル）」に記載されたプロセスを含む従来プロセス
により実施できる。メサ１８ａ、１８ｂおよび１８ｃの
損傷部分は、例えば酸化技術を含む従来プロセスにより
除去できる。更に、メサ１８ａ、１８ｂおよび１８ｃ
は、例えば選択的薄膜化技術を含む従来プロセスによ
り、より均一にできる。
【００２０】図１ｅは、ＳＯＩデバイスセグメント２０
の横断面の構造を示す。例えばＭＯＳトランジスタ、バ
イポーラトランジスタまたは充電コンデンサで構成でき
る個々の半導体部品３４が、公知のプロセスを用いてメ
サ１８ａ、１８ｂおよび１８ｃに製造される。メサ１８
ａ、１８ｂおよび１８ｃに個々の半導体部品３４を形成
するのに使用されるプロセスは、接合前に外側半導体層
１６に形成された位置合わせマークを使用できる。メサ
１８ｂ内に収納された個々の半導体部品３４は、導線３
５により集積化できる。メサ１８ａ、１８ｂおよび１８
ｃには任意の数の半導体部品を製造し、相互に接続でき
る。
の横断面の構造を示す。例えばＭＯＳトランジスタ、バ
イポーラトランジスタまたは充電コンデンサで構成でき
る個々の半導体部品３４が、公知のプロセスを用いてメ
サ１８ａ、１８ｂおよび１８ｃに製造される。メサ１８
ａ、１８ｂおよび１８ｃに個々の半導体部品３４を形成
するのに使用されるプロセスは、接合前に外側半導体層
１６に形成された位置合わせマークを使用できる。メサ
１８ｂ内に収納された個々の半導体部品３４は、導線３
５により集積化できる。メサ１８ａ、１８ｂおよび１８
ｃには任意の数の半導体部品を製造し、相互に接続でき
る。
【００２１】図２ａ〜２ｈは、本発明の原理に従ったＳ
ＯＩデバイスを製造するための処理工程を示す。一つの
ＳＯＩデバイスセグメントは参照番号４０で全体が表示
されている。
ＯＩデバイスを製造するための処理工程を示す。一つの
ＳＯＩデバイスセグメントは参照番号４０で全体が表示
されている。
【００２２】図２ａを参照する。従来のフォトリソグラ
フィおよびエッチング技術を用いて、外側半導体層１４
の表面４４内にトレンチ４２を形成する。外側半導体層
４６は、例えば単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ４２は表
面４４内にメサ４８ａ、４８ｂおよび４８ｃを構成す
る。トレンチ４２は、後の処理工程で使用するための位
置合わせマークを外側半導体層４６に構成することもで
きる。絶縁膜５０が絶縁体部分５２ａおよび５２ｂを形
成する絶縁材料でトレンチ４２を満たすよう、外側半導
体層４６から外側に絶縁膜５０を形成する。この絶縁膜
５０は、例えば、酸化物、窒化物または他の適当な誘電
材料の組み合わせから構成できる。この誘電材料は従来
の適当な処理技術、例えば窒化処理を用いて処理でき
る。次に、絶縁膜６０を矢印５４の方向に外側半導体層
４６に向かってエッチバックする。半導体層４６から外
側にＭＯＳデバイスのゲート絶縁膜５５を形成する。
フィおよびエッチング技術を用いて、外側半導体層１４
の表面４４内にトレンチ４２を形成する。外側半導体層
４６は、例えば単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ４２は表
面４４内にメサ４８ａ、４８ｂおよび４８ｃを構成す
る。トレンチ４２は、後の処理工程で使用するための位
置合わせマークを外側半導体層４６に構成することもで
きる。絶縁膜５０が絶縁体部分５２ａおよび５２ｂを形
成する絶縁材料でトレンチ４２を満たすよう、外側半導
体層４６から外側に絶縁膜５０を形成する。この絶縁膜
５０は、例えば、酸化物、窒化物または他の適当な誘電
材料の組み合わせから構成できる。この誘電材料は従来
の適当な処理技術、例えば窒化処理を用いて処理でき
る。次に、絶縁膜６０を矢印５４の方向に外側半導体層
４６に向かってエッチバックする。半導体層４６から外
側にＭＯＳデバイスのゲート絶縁膜５５を形成する。
【００２３】図２ｂを参照する。メサ４８ｂおよび４８
ａと反対の絶縁膜５０から外側に、バックゲート５８お
よび６０をそれぞれに形成する。バックゲート５８およ
び６０は、例えば金属、導電性になるようドープされた
多結晶シリコンまたは他の適当な導電性材料から構成で
きる。次に、絶縁膜５０およびバックゲート５８および
６０から外側に絶縁膜６２を形成する。この絶縁膜６２
は例えば酸化物、窒化物または他の適当な誘電材料また
は誘電材料の組み合わせから構成できる。次に、絶縁膜
６２を平坦化する。
ａと反対の絶縁膜５０から外側に、バックゲート５８お
よび６０をそれぞれに形成する。バックゲート５８およ
び６０は、例えば金属、導電性になるようドープされた
多結晶シリコンまたは他の適当な導電性材料から構成で
きる。次に、絶縁膜５０およびバックゲート５８および
６０から外側に絶縁膜６２を形成する。この絶縁膜６２
は例えば酸化物、窒化物または他の適当な誘電材料また
は誘電材料の組み合わせから構成できる。次に、絶縁膜
６２を平坦化する。
【００２４】図２ｃおよび２ｄを参照する。従来のフォ
トリソグラフィ技術およびエッチング技術を用いて、絶
縁膜６２および５２内に接続トレンチ６４をエッチング
する。埋め込み導線６６が接続トレンチ６４を満たすよ
うに、絶縁膜６２から外側に埋め込み導線６６を形成す
る。埋め込み導線６６は、例えば金属、導電性となるよ
うにドープされた多結晶シリコンまたは他の適当な導電
性材料から構成できる。
トリソグラフィ技術およびエッチング技術を用いて、絶
縁膜６２および５２内に接続トレンチ６４をエッチング
する。埋め込み導線６６が接続トレンチ６４を満たすよ
うに、絶縁膜６２から外側に埋め込み導線６６を形成す
る。埋め込み導線６６は、例えば金属、導電性となるよ
うにドープされた多結晶シリコンまたは他の適当な導電
性材料から構成できる。
【００２５】次に図２ｅを参照する。埋め込み導線６６
および絶縁膜６２から外側に絶縁膜６８を形成する。こ
の絶縁膜は、例えば酸化物、窒化物または他の適当な誘
電材料またはこれら誘電材料の組み合わせから構成でき
る。次に、矢印７０の方向に絶縁膜６８をエッチング
し、平坦化された表面７２を残す。絶縁膜５０、６２お
よび６８、埋め込み導線６６およびバックゲート５８お
よび６０の組み合わせを便宜的に絶縁膜７４と総称す
る。
および絶縁膜６２から外側に絶縁膜６８を形成する。こ
の絶縁膜は、例えば酸化物、窒化物または他の適当な誘
電材料またはこれら誘電材料の組み合わせから構成でき
る。次に、矢印７０の方向に絶縁膜６８をエッチング
し、平坦化された表面７２を残す。絶縁膜５０、６２お
よび６８、埋め込み導線６６およびバックゲート５８お
よび６０の組み合わせを便宜的に絶縁膜７４と総称す
る。
【００２６】図２ｆを参照する。絶縁膜７４が外側半導
体層４６から内側に位置するように、外側半導体層４６
を反転する。基板８０の表面７８から外側に絶縁膜７６
を形成する。基板８０は例えば単結晶シリコンまたは他
の適当な材料から構成できる。絶縁膜７６は、他の酸化
物、窒化物または他の適当な誘電材料またはこれら誘電
材料の組み合わせから構成できる。絶縁膜７６を平坦化
し、平坦化された表面８２を残す。次に適当な温度およ
び圧力で、平坦化された表面８２を平坦化された表面７
２に接触させ、絶縁膜７４と７６を共に接合する。
体層４６から内側に位置するように、外側半導体層４６
を反転する。基板８０の表面７８から外側に絶縁膜７６
を形成する。基板８０は例えば単結晶シリコンまたは他
の適当な材料から構成できる。絶縁膜７６は、他の酸化
物、窒化物または他の適当な誘電材料またはこれら誘電
材料の組み合わせから構成できる。絶縁膜７６を平坦化
し、平坦化された表面８２を残す。次に適当な温度およ
び圧力で、平坦化された表面８２を平坦化された表面７
２に接触させ、絶縁膜７４と７６を共に接合する。
【００２７】図２ｇを参照する。このように接合された
絶縁膜７４と７６との組み合わせは、外側半導体層４６
と基板８０とを分離する埋め込み絶縁膜８４を形成す
る。化学的プロセスと機械的プロセスとの適当な組み合
わせ、例えば図１ｄを参照して説明したようなプロセス
を用いてアイソレート体部分５２ａおよび５２ｂに達す
るまで、矢印８８の方向に表面４４に向かって外側半導
体層４６の露出面８６をエッチバックする。この程度で
はアイソレート体部分５２ａおよび５２ｂは外側半導体
層４６の残りの部分の深さを制御するための深さマーカ
ーとして作動する。外側半導体層４６をエッチバックし
た後に残っている外側半導体層４６の部分を、以前これ
らを支持していた半導体材料を除いた後でも、便宜的に
メサ４８ａ、４８ｂおよび４８ｃと一貫して称すること
にする。メサ４８ａ、４８ｂおよび４８ｃの損傷部分
は、例えば酸化技術を含む従来プロセスにより除去でき
る。更にメサ４８ａ、４８ｂおよび４８ｃは選択的な薄
膜化技術を含む従来のプロセスにより、より均一にでき
る。
絶縁膜７４と７６との組み合わせは、外側半導体層４６
と基板８０とを分離する埋め込み絶縁膜８４を形成す
る。化学的プロセスと機械的プロセスとの適当な組み合
わせ、例えば図１ｄを参照して説明したようなプロセス
を用いてアイソレート体部分５２ａおよび５２ｂに達す
るまで、矢印８８の方向に表面４４に向かって外側半導
体層４６の露出面８６をエッチバックする。この程度で
はアイソレート体部分５２ａおよび５２ｂは外側半導体
層４６の残りの部分の深さを制御するための深さマーカ
ーとして作動する。外側半導体層４６をエッチバックし
た後に残っている外側半導体層４６の部分を、以前これ
らを支持していた半導体材料を除いた後でも、便宜的に
メサ４８ａ、４８ｂおよび４８ｃと一貫して称すること
にする。メサ４８ａ、４８ｂおよび４８ｃの損傷部分
は、例えば酸化技術を含む従来プロセスにより除去でき
る。更にメサ４８ａ、４８ｂおよび４８ｃは選択的な薄
膜化技術を含む従来のプロセスにより、より均一にでき
る。
【００２８】図２ｈは、ＳＯＩデバイスセグメント４０
の横断面構造を示す。公知のプロセスを用いてメサ４８
ｂに第１半導体部品９０を製造する。この第１半導体部
品９０は、例えば第１ＭＯＳトランジスタを構成でき
る。公知のプロセスを用いてメサ４８ｃに第２半導体部
品９２を製造する。この第２半導体部品９２は、例えば
第２ＭＯＳトランジスタを構成できる。外側半導体層４
６の表面４４にエッチングされた位置合わせマークを用
いて、第１および第２半導体部品９０および９２を埋め
込み導線６６およびバックゲート５８とを位置合わせす
るのに使用できる。
の横断面構造を示す。公知のプロセスを用いてメサ４８
ｂに第１半導体部品９０を製造する。この第１半導体部
品９０は、例えば第１ＭＯＳトランジスタを構成でき
る。公知のプロセスを用いてメサ４８ｃに第２半導体部
品９２を製造する。この第２半導体部品９２は、例えば
第２ＭＯＳトランジスタを構成できる。外側半導体層４
６の表面４４にエッチングされた位置合わせマークを用
いて、第１および第２半導体部品９０および９２を埋め
込み導線６６およびバックゲート５８とを位置合わせす
るのに使用できる。
【００２９】図２ａ〜２ｈに埋め込み導線を形成するた
めの工程の特定シーケンスを示したが、このシーケンス
は何ら限定的なものではない。埋め込み導線の形成にあ
ったては、トレンチ深さマーカーの有効性を低下するこ
となく、ゲート形成を含む適当な集積回路技術およびシ
ーケンスを使用することができる。埋め込みゲートおよ
び埋め込み導線形成の所定レベルを深さトレンチマーカ
ーに一致できるので、これらをメサパターンの一つの位
置合わせ許容度内で形成できる。
めの工程の特定シーケンスを示したが、このシーケンス
は何ら限定的なものではない。埋め込み導線の形成にあ
ったては、トレンチ深さマーカーの有効性を低下するこ
となく、ゲート形成を含む適当な集積回路技術およびシ
ーケンスを使用することができる。埋め込みゲートおよ
び埋め込み導線形成の所定レベルを深さトレンチマーカ
ーに一致できるので、これらをメサパターンの一つの位
置合わせ許容度内で形成できる。
【００３０】図３ａ〜３ｆは本発明の要旨に係わるＳＯ
Ｉデバイスを製造するための処理工程を示す。ＳＯＩデ
バイスセグメントの全体を番号１００で示す。図３ａを
参照すると、従来のフォトリソグラフィ技術およびエッ
チング技術を用いて、外側半導体層１０６の表面１０４
内にトレンチ１０２をエッチングする。外側半導体層１
０６は、例えば単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ１０２は
後の処理工程で用いられる位置合わせマーカーを外側半
導体層１０６内に画定することもできる。外側半導体層
１０６およびトレンチ１０２の表面１０４をカバーする
ように、外側半導体層１０６から外側に酸化層１１０を
形成する。酸化層１１０から外側に第２の絶縁膜１１２
を形成する。この絶縁膜１１２は、例えば異なる値にド
ープされた酸化物、例えばフォスフォシリケートガラス
（ＰＳＧ）から構成できる。薄く成長された酸化物の層
と、厚く堆積されたＰＳＧ層の組み合わせは、核科学に
関するＩＥＥＥ会報、第ＮＳ−３２巻、１９８５年、第
３８６５〜３９７４ページのＫ．カザマ外による論文
「ＭＯＳ ＬＳＩデバイスのアイソレーションのための
放射線に対するエラー発生特性絶縁体」に、放射線に対
する優れたエラー発生特性を有することが示されてい
る。誘電体保全性を改善するために、二重誘電体を使用
することもできる。
Ｉデバイスを製造するための処理工程を示す。ＳＯＩデ
バイスセグメントの全体を番号１００で示す。図３ａを
参照すると、従来のフォトリソグラフィ技術およびエッ
チング技術を用いて、外側半導体層１０６の表面１０４
内にトレンチ１０２をエッチングする。外側半導体層１
０６は、例えば単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ１０２は
後の処理工程で用いられる位置合わせマーカーを外側半
導体層１０６内に画定することもできる。外側半導体層
１０６およびトレンチ１０２の表面１０４をカバーする
ように、外側半導体層１０６から外側に酸化層１１０を
形成する。酸化層１１０から外側に第２の絶縁膜１１２
を形成する。この絶縁膜１１２は、例えば異なる値にド
ープされた酸化物、例えばフォスフォシリケートガラス
（ＰＳＧ）から構成できる。薄く成長された酸化物の層
と、厚く堆積されたＰＳＧ層の組み合わせは、核科学に
関するＩＥＥＥ会報、第ＮＳ−３２巻、１９８５年、第
３８６５〜３９７４ページのＫ．カザマ外による論文
「ＭＯＳ ＬＳＩデバイスのアイソレーションのための
放射線に対するエラー発生特性絶縁体」に、放射線に対
する優れたエラー発生特性を有することが示されてい
る。誘電体保全性を改善するために、二重誘電体を使用
することもできる。
【００３１】図３ｂを参照する。第２絶縁膜１１２から
外側に、多結晶シリコン層１１４を形成する。この多結
晶シリコン称１１４を導電性となるようにドープする。
酸化層１１０に達するまで、公知のプロセスを用いて矢
印１１６の方向に多結晶シリコン層１１４をエッチング
する。また任意に第２絶縁層１１２をエッチングしない
でおくこともできる。
外側に、多結晶シリコン層１１４を形成する。この多結
晶シリコン称１１４を導電性となるようにドープする。
酸化層１１０に達するまで、公知のプロセスを用いて矢
印１１６の方向に多結晶シリコン層１１４をエッチング
する。また任意に第２絶縁層１１２をエッチングしない
でおくこともできる。
【００３２】図３ｃを参照する。多結晶シリコン層１１
４の残りの部分は、多結晶シリコン体部分１１８を構成
する。メサ１０８ａ、１０８ｂおよび１０８ｃはアイソ
レート体部分１２０ａおよび１２０ｂによって分離され
る。アイソレート体部分１２０ａおよび１２０ｂは、酸
化膜１１０、第２誘電体層１１２および多結晶シリコン
体部分１１８から成る。
４の残りの部分は、多結晶シリコン体部分１１８を構成
する。メサ１０８ａ、１０８ｂおよび１０８ｃはアイソ
レート体部分１２０ａおよび１２０ｂによって分離され
る。アイソレート体部分１２０ａおよび１２０ｂは、酸
化膜１１０、第２誘電体層１１２および多結晶シリコン
体部分１１８から成る。
【００３３】図３ｂを参照する。酸化膜１１０およびア
イソレート体部分１２０ａおよび１２０ｂから外側に第
３絶縁膜１２２を形成する。第３絶縁膜１２２から外側
に第４絶縁膜１２４を形成する。次に、第４絶縁膜１２
４を平坦化した表面１２６を残す。酸化膜１１０、アイ
ソレート体部分１２０ａおよび１２０ｂ、第３絶縁膜１
２２および第４絶縁膜１２４の組み合わせを便宜的に絶
縁膜１２８と総称する。
イソレート体部分１２０ａおよび１２０ｂから外側に第
３絶縁膜１２２を形成する。第３絶縁膜１２２から外側
に第４絶縁膜１２４を形成する。次に、第４絶縁膜１２
４を平坦化した表面１２６を残す。酸化膜１１０、アイ
ソレート体部分１２０ａおよび１２０ｂ、第３絶縁膜１
２２および第４絶縁膜１２４の組み合わせを便宜的に絶
縁膜１２８と総称する。
【００３４】図３２を参照する。絶縁膜１２８が外側半
導体層１０６から内側に位置するように、外側半導体層
１０６を反転する。基板１３２から外側に絶縁膜１３０
を形成する。基板１３２は例えば単結晶シリコンまたは
他の適当な材料から構成できる。絶縁膜１３０は、例え
ば酸化物、窒化物または他の適当な絶縁材料または絶縁
材料の組み合わせから構成できる。絶縁膜１３０を平坦
化した表面１３４を残す。平坦化した表面１２６と、平
坦化した表面１３４とを、適当な温度および圧力で接触
させ、絶縁膜１２８と１３０とを接合する。絶縁膜１２
８と１３０との接合された組み合わせは、外側半導体層
１０６と基板１３２とを分離する埋め込み絶縁膜１３６
を形成する。化学的プロセスと機械的プロセスとの適当
な組み合わせ、例えば図１ｄを参照して説明したような
プロセスを用いて絶縁体部分１２０ａおよび１２０ｂに
達するまで、矢印１４０の示す方向に絶縁膜１３６に向
かって外側半導体層１０６の露出面１３８をエッチバッ
クする。この程度では、アイソレート体部分１２０ａお
よび１２０ｂは外側半導体層１０６の残りの部分の深さ
を制御するための深さマーカーとして働く。図３ｆに示
した外側半導体層１０６の残った部分のことを、これら
部分を以前支持していた半導体材料を取り除いた後で
も、便宜的に一貫してメサ１０８ａ、１０８ｂおよび１
０８ｃと称することにする。メサ１０８ａ、１０８ｂお
よび１０８ｃの破壊された部分を、例えば酸化技術を含
む従来のプロセスによって取り除くことができる。更に
メサ１０８ａ、１０８ｂ、１０８ｃは、例えば選択的薄
膜化技術を含む従来のプロセスにより、より均一にでき
る。
導体層１０６から内側に位置するように、外側半導体層
１０６を反転する。基板１３２から外側に絶縁膜１３０
を形成する。基板１３２は例えば単結晶シリコンまたは
他の適当な材料から構成できる。絶縁膜１３０は、例え
ば酸化物、窒化物または他の適当な絶縁材料または絶縁
材料の組み合わせから構成できる。絶縁膜１３０を平坦
化した表面１３４を残す。平坦化した表面１２６と、平
坦化した表面１３４とを、適当な温度および圧力で接触
させ、絶縁膜１２８と１３０とを接合する。絶縁膜１２
８と１３０との接合された組み合わせは、外側半導体層
１０６と基板１３２とを分離する埋め込み絶縁膜１３６
を形成する。化学的プロセスと機械的プロセスとの適当
な組み合わせ、例えば図１ｄを参照して説明したような
プロセスを用いて絶縁体部分１２０ａおよび１２０ｂに
達するまで、矢印１４０の示す方向に絶縁膜１３６に向
かって外側半導体層１０６の露出面１３８をエッチバッ
クする。この程度では、アイソレート体部分１２０ａお
よび１２０ｂは外側半導体層１０６の残りの部分の深さ
を制御するための深さマーカーとして働く。図３ｆに示
した外側半導体層１０６の残った部分のことを、これら
部分を以前支持していた半導体材料を取り除いた後で
も、便宜的に一貫してメサ１０８ａ、１０８ｂおよび１
０８ｃと称することにする。メサ１０８ａ、１０８ｂお
よび１０８ｃの破壊された部分を、例えば酸化技術を含
む従来のプロセスによって取り除くことができる。更に
メサ１０８ａ、１０８ｂ、１０８ｃは、例えば選択的薄
膜化技術を含む従来のプロセスにより、より均一にでき
る。
【００３５】作動中、ＳＯＩデバイスセグメント１００
は、高放射線環境下でも有効である。アイソレート体部
分１２０ａおよび１２０ｂはメサ１０８ａ、１０８ｂお
よび１０８ｃ内、およびこれらの間の放射線で誘導され
る導通を防止する。
は、高放射線環境下でも有効である。アイソレート体部
分１２０ａおよび１２０ｂはメサ１０８ａ、１０８ｂお
よび１０８ｃ内、およびこれらの間の放射線で誘導され
る導通を防止する。
【００３６】図４ａ〜４ｄは本発明の要旨に係わるＳＯ
Ｉデバイスを製造するための処理工程を示す。ＳＯＩデ
バイスセグメントの全体を参照番号１５０で示す。図４
ａを参照すると、従来のフォトリソグラフィ技術および
エッチング技術を用いて、外側半導体層１５６の表面１
５４にトレンチ１５２をエッチングする。外側半導体層
１５６は例えば単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ１５２は
メサ１５８および１６０を画定する。これらトレンチ１
５２は、後の処理工程で使用される位置合わせマーカー
を外側半導体層１５６に画定することもできる。メサ１
６０は従来のフォトリソグラフィ技術および酸化技術を
用いてメサ１６０から外側に絶縁膜１６２を選択的に成
長することにより薄くされる。
Ｉデバイスを製造するための処理工程を示す。ＳＯＩデ
バイスセグメントの全体を参照番号１５０で示す。図４
ａを参照すると、従来のフォトリソグラフィ技術および
エッチング技術を用いて、外側半導体層１５６の表面１
５４にトレンチ１５２をエッチングする。外側半導体層
１５６は例えば単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ１５２は
メサ１５８および１６０を画定する。これらトレンチ１
５２は、後の処理工程で使用される位置合わせマーカー
を外側半導体層１５６に画定することもできる。メサ１
６０は従来のフォトリソグラフィ技術および酸化技術を
用いてメサ１６０から外側に絶縁膜１６２を選択的に成
長することにより薄くされる。
【００３７】図４ｂを参照する。絶縁膜１６４がアイソ
レート体部分１６６を形成する絶縁材料によりトレンチ
１５２を満たすように、外側半導体層１５６から外側に
絶縁膜１６４を形成する。この絶縁膜１６４は、例えば
酸化物、窒化物または適当な誘電材料または誘電材料の
組み合わせから構成できる。この誘電材料は適当な従来
の処理技術、例えば窒化技術により処理することもでき
る。次に絶縁膜１６４を平坦化し、平坦化した表面１６
８を残す。
レート体部分１６６を形成する絶縁材料によりトレンチ
１５２を満たすように、外側半導体層１５６から外側に
絶縁膜１６４を形成する。この絶縁膜１６４は、例えば
酸化物、窒化物または適当な誘電材料または誘電材料の
組み合わせから構成できる。この誘電材料は適当な従来
の処理技術、例えば窒化技術により処理することもでき
る。次に絶縁膜１６４を平坦化し、平坦化した表面１６
８を残す。
【００３８】次に図４ｃを参照する。外側半導体層１５
６から内側に絶縁膜１６４が位置するように、外側半導
体層１５６を反転する。基板１７２から外側に絶縁膜１
７０を形成する。基板１７２は、例えば単結晶シリコン
または他の適当な材料から構成できる。絶縁膜１７０
は、例えば酸化物、窒化物または他の適当な誘電材料ま
たはこれら誘電材料の組み合わせから構成できる。絶縁
膜１７０を平坦化し、平坦化した表面１７４を残す。平
坦化した表面１７４と平坦化した表面１６８を適当な温
度および圧力で接触させ、絶縁膜１７０と１６４とを接
合する。このように接合された絶縁膜１６４と１７０と
の組み合わせは、外側半導体層１５６と基板１７２とを
分離する埋め込み絶縁膜１７６を形成する。化学的プロ
セスと機械的プロセスとの適当な組み合わせ、例えば図
１ｄを参照して説明したようなプロセスを用い、絶縁体
部分１６６に達するまで、矢印１８０の示す方向に外側
半導体層１５６の露出面１７８をエッチバックする。こ
の程度では、アイソレート体部分１６６は外側半導体層
１５６の残りの部分の深さを制御する深さマーカーとし
て働く。外側半導体層１５６の残ったの部分のことを、
これら部分を支持している半導体材料を除いた後でも、
便宜的に一貫してメサ１５８および１６０と称すること
にする。メサ１５８および１６０の破壊された部分は、
例えば酸化技術を含む従来プロセスにより除くことがで
きる。更にこれらメサ１５８および１６０は、例えば選
択的薄膜化プロセスを含む従来プロセスにより、より均
一にできる。
６から内側に絶縁膜１６４が位置するように、外側半導
体層１５６を反転する。基板１７２から外側に絶縁膜１
７０を形成する。基板１７２は、例えば単結晶シリコン
または他の適当な材料から構成できる。絶縁膜１７０
は、例えば酸化物、窒化物または他の適当な誘電材料ま
たはこれら誘電材料の組み合わせから構成できる。絶縁
膜１７０を平坦化し、平坦化した表面１７４を残す。平
坦化した表面１７４と平坦化した表面１６８を適当な温
度および圧力で接触させ、絶縁膜１７０と１６４とを接
合する。このように接合された絶縁膜１６４と１７０と
の組み合わせは、外側半導体層１５６と基板１７２とを
分離する埋め込み絶縁膜１７６を形成する。化学的プロ
セスと機械的プロセスとの適当な組み合わせ、例えば図
１ｄを参照して説明したようなプロセスを用い、絶縁体
部分１６６に達するまで、矢印１８０の示す方向に外側
半導体層１５６の露出面１７８をエッチバックする。こ
の程度では、アイソレート体部分１６６は外側半導体層
１５６の残りの部分の深さを制御する深さマーカーとし
て働く。外側半導体層１５６の残ったの部分のことを、
これら部分を支持している半導体材料を除いた後でも、
便宜的に一貫してメサ１５８および１６０と称すること
にする。メサ１５８および１６０の破壊された部分は、
例えば酸化技術を含む従来プロセスにより除くことがで
きる。更にこれらメサ１５８および１６０は、例えば選
択的薄膜化プロセスを含む従来プロセスにより、より均
一にできる。
【００３９】図４ｄはＳＯＩデバイスセグメント１５０
の横断面構造を示す。メサ１６０には公知のプロセスを
使ってＭＯＳトランジスタ１８２を製造し、メサ１５８
に公知のプロセスに従ってバイポーラトランジスタ１８
４を製造する。メサ１５８および１６０には多数の半導
体部品を製造できると解すべきである。ＭＯＳトランジ
スタ１８２およびバイポーラトランジスタ１８４を形成
するのに使用されるプロセスのステップは、接合前に外
側半導体層１５６に形成された位置合わせマークを使用
できる。
の横断面構造を示す。メサ１６０には公知のプロセスを
使ってＭＯＳトランジスタ１８２を製造し、メサ１５８
に公知のプロセスに従ってバイポーラトランジスタ１８
４を製造する。メサ１５８および１６０には多数の半導
体部品を製造できると解すべきである。ＭＯＳトランジ
スタ１８２およびバイポーラトランジスタ１８４を形成
するのに使用されるプロセスのステップは、接合前に外
側半導体層１５６に形成された位置合わせマークを使用
できる。
【００４０】本発明の重要な技術的利点は、ＳＯＩデバ
イスセグメント１５０のメサ１５８および１６０は厚み
が異なり、表面がほぼ平坦状となり、単一の集積半導体
デバイス内にバイポーラおよびＭＯＳ技術を使用する製
造が可能となることである。メサ１５８は図２ａ〜２ｈ
を参照して説明した技術を用いてメサ１６０と相互に接
続できる。
イスセグメント１５０のメサ１５８および１６０は厚み
が異なり、表面がほぼ平坦状となり、単一の集積半導体
デバイス内にバイポーラおよびＭＯＳ技術を使用する製
造が可能となることである。メサ１５８は図２ａ〜２ｈ
を参照して説明した技術を用いてメサ１６０と相互に接
続できる。
【００４１】図５ａ〜５ｄは本発明の要旨に従ったＳＯ
Ｉデバイスを製造するための処理ステップを示す。ＳＯ
Ｉデバイスセグメントの全体は参照番号２００で示され
ている。図５ａを参照すると、従来のフォトリソグラフ
ィおよびエッチング技術を用いて、外側半導体層２０６
の表面２０４にトレンチ２０２をエッチングする。外側
半導体層２０６は、例えば単結晶シリコンまたは半導体
の性質を有する他の適当な材料から構成できる。トレン
チ２０２はメサ２０８および２１０を構成し、トレンチ
２０２は後の処理工程で使用できる位置合わせマークを
外側半導体層２０６に画定することもできる。メサ２１
０の領域は従来のフォトリソグラフィ技術および酸化技
術を使用することにより、メサ２１０上に絶縁膜２１２
を選択的に成長させることにより薄膜状にされる。
Ｉデバイスを製造するための処理ステップを示す。ＳＯ
Ｉデバイスセグメントの全体は参照番号２００で示され
ている。図５ａを参照すると、従来のフォトリソグラフ
ィおよびエッチング技術を用いて、外側半導体層２０６
の表面２０４にトレンチ２０２をエッチングする。外側
半導体層２０６は、例えば単結晶シリコンまたは半導体
の性質を有する他の適当な材料から構成できる。トレン
チ２０２はメサ２０８および２１０を構成し、トレンチ
２０２は後の処理工程で使用できる位置合わせマークを
外側半導体層２０６に画定することもできる。メサ２１
０の領域は従来のフォトリソグラフィ技術および酸化技
術を使用することにより、メサ２１０上に絶縁膜２１２
を選択的に成長させることにより薄膜状にされる。
【００４２】図５ｂを参照する。絶縁膜２１４が絶縁体
部分２１６ａ、２１６ｂおよび２１６ｃを形成する絶縁
材料によりトレンチ２０２を満たすよう、外側半導体層
２０６から外側に絶縁膜２１４を形成する。この絶縁膜
２１４は例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。誘電材
料は従来の適当な処理技術例えば窒化処理により処理で
きる。絶縁膜２１４は平坦化され、平坦化された表面２
１８を残す。
部分２１６ａ、２１６ｂおよび２１６ｃを形成する絶縁
材料によりトレンチ２０２を満たすよう、外側半導体層
２０６から外側に絶縁膜２１４を形成する。この絶縁膜
２１４は例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。誘電材
料は従来の適当な処理技術例えば窒化処理により処理で
きる。絶縁膜２１４は平坦化され、平坦化された表面２
１８を残す。
【００４３】図５ｃを参照する。外側半導体層２０６か
ら内側に絶縁膜２１４が位置するように、外側半導体層
２０６を反転する。基板２２２から外側に絶縁膜２２０
を形成する。絶縁膜２２０を平坦化し、平坦化された表
面２２４を残す。平坦化された表面２２４と２１８を適
当な温度および圧力で接触し、絶縁膜２２０と２１４を
互いに接合する。こうして接合された絶縁膜２２０と２
１４との組み合わせは外側半導体層２０６と基板２２２
とを分離する埋め込み絶縁膜２２６を形成する。外側半
導体層２０６の露出面２３０は化学的プロセスおよび機
械的プロセスの適当な組み合わせ、例えば図１ｄを参照
して説明したプロセスを用いて、絶縁体部分２１６ａ、
２１６ｂおよび２１６ｃに達するまで、矢印２３０の示
す方向に埋め込み絶縁膜２２６に向かってエッチバック
する。この程度では、アイソレート体部分２１６ａ、２
１６ｂおよび２１６ｃは外側半導体層２０６の残った部
分の深さを制御する深さマーカーとして働く。外側半導
体層２０６の残った部分のことを、これら部分を支持し
ている半導体材料を取り除いた後でも、便宜的に一貫し
てメサ２０８および２１０と称することにする。メサ２
０８および２１０の破壊された部分は、例えば酸化技術
を含む従来プロセスにより除去できる。更にメサ２０８
および２１０は、例えば選択的薄膜化技術を含む従来プ
ロセスにより、より均一にできる。
ら内側に絶縁膜２１４が位置するように、外側半導体層
２０６を反転する。基板２２２から外側に絶縁膜２２０
を形成する。絶縁膜２２０を平坦化し、平坦化された表
面２２４を残す。平坦化された表面２２４と２１８を適
当な温度および圧力で接触し、絶縁膜２２０と２１４を
互いに接合する。こうして接合された絶縁膜２２０と２
１４との組み合わせは外側半導体層２０６と基板２２２
とを分離する埋め込み絶縁膜２２６を形成する。外側半
導体層２０６の露出面２３０は化学的プロセスおよび機
械的プロセスの適当な組み合わせ、例えば図１ｄを参照
して説明したプロセスを用いて、絶縁体部分２１６ａ、
２１６ｂおよび２１６ｃに達するまで、矢印２３０の示
す方向に埋め込み絶縁膜２２６に向かってエッチバック
する。この程度では、アイソレート体部分２１６ａ、２
１６ｂおよび２１６ｃは外側半導体層２０６の残った部
分の深さを制御する深さマーカーとして働く。外側半導
体層２０６の残った部分のことを、これら部分を支持し
ている半導体材料を取り除いた後でも、便宜的に一貫し
てメサ２０８および２１０と称することにする。メサ２
０８および２１０の破壊された部分は、例えば酸化技術
を含む従来プロセスにより除去できる。更にメサ２０８
および２１０は、例えば選択的薄膜化技術を含む従来プ
ロセスにより、より均一にできる。
【００４４】図５ｄはＳＯＩデバイスセグメント２００
の横断面構造を示す。メサ２１０には公知のプロセスを
使ってＭＯＳトランジスタ２３２を製造する。絶縁膜２
１２の直接反対側のメサ２１０から外側にゲート２３４
が位置するようにＭＯＳトランジスタ２３２を製造す
る。メサ２１０にＭＯＳトランジスタ２３２を形成する
のに使用できるプロセスの工程では、接合前に外側半導
体層２０６に形成された位置合わせマークを使用でき
る。
の横断面構造を示す。メサ２１０には公知のプロセスを
使ってＭＯＳトランジスタ２３２を製造する。絶縁膜２
１２の直接反対側のメサ２１０から外側にゲート２３４
が位置するようにＭＯＳトランジスタ２３２を製造す
る。メサ２１０にＭＯＳトランジスタ２３２を形成する
のに使用できるプロセスの工程では、接合前に外側半導
体層２０６に形成された位置合わせマークを使用でき
る。
【００４５】本発明の技術的な利点は、従来のＭＯＳデ
バイスのチャンネルよりも、より容易に細くできる細い
チャンネル２３１を有するＭＯＳデバイスを製造できる
ことである。本発明の別の技術的な利点は、深いソース
領域２３８および深いドレイン領域２４０を有するＭＯ
Ｓトランジスタ２３２を製造できることである。深いソ
ース領域２３６および深いドレイン領域２４０は、コン
ダクタンスを大きくし、導電性相互接続部と良好に接触
し易い領域となる。
バイスのチャンネルよりも、より容易に細くできる細い
チャンネル２３１を有するＭＯＳデバイスを製造できる
ことである。本発明の別の技術的な利点は、深いソース
領域２３８および深いドレイン領域２４０を有するＭＯ
Ｓトランジスタ２３２を製造できることである。深いソ
ース領域２３６および深いドレイン領域２４０は、コン
ダクタンスを大きくし、導電性相互接続部と良好に接触
し易い領域となる。
【００４６】図６ａ〜６ｄは本発明に係わるＳＯＩデバ
イスを製造するための処理工程を示す。ＳＯＩデバイス
セグメントの全体は参照番号２５０で示されている。図
６ａを参照すると、従来のフォトリソグラフィ技術およ
びエッチング技術を用いて、外側半導体層２５６の表面
２５４にトレンチ２５２をエッチングする。外側半導体
層２５６は、例えば単結晶シリコンまたは半導体の性質
を有する他の適当な材料から構成できる。トレンチ２５
２は表面２５４にメサ２５８および２６０を構成し、ト
レンチ２５２は後の処理工程で使用できる位置合わせマ
ークを外側半導体層２５６に画定することもできる。従
来のフォトリソグラフィ技術およびエッチング技術を用
いてメサ２６０にトレンチ２６２をエッチングする。ト
レンチ２６２から外側に絶縁膜２６４を形成する。
イスを製造するための処理工程を示す。ＳＯＩデバイス
セグメントの全体は参照番号２５０で示されている。図
６ａを参照すると、従来のフォトリソグラフィ技術およ
びエッチング技術を用いて、外側半導体層２５６の表面
２５４にトレンチ２５２をエッチングする。外側半導体
層２５６は、例えば単結晶シリコンまたは半導体の性質
を有する他の適当な材料から構成できる。トレンチ２５
２は表面２５４にメサ２５８および２６０を構成し、ト
レンチ２５２は後の処理工程で使用できる位置合わせマ
ークを外側半導体層２５６に画定することもできる。従
来のフォトリソグラフィ技術およびエッチング技術を用
いてメサ２６０にトレンチ２６２をエッチングする。ト
レンチ２６２から外側に絶縁膜２６４を形成する。
【００４７】図６ｂを参照する。従来のフォトリソグラ
フィ技術およびエッチング技術を用いて、絶縁膜２６４
から外側にバックゲート２６６を堆積する。バックゲー
ト２６６は例えば金属、導電性となるようドープされた
多結晶シリコンまたは他の適当な導電性材料から構成で
きる。
フィ技術およびエッチング技術を用いて、絶縁膜２６４
から外側にバックゲート２６６を堆積する。バックゲー
ト２６６は例えば金属、導電性となるようドープされた
多結晶シリコンまたは他の適当な導電性材料から構成で
きる。
【００４８】図６ｃを参照する。絶縁膜２６８は絶縁体
部分２７０ａ、２７０ｂおよび２７０ｃを形成する絶縁
材料によりトレンチ２５２を満たすよう、外側半導体層
２５６から外側に、絶縁膜２５８を形成する。絶縁膜２
６８を平坦化し、平坦化した表面２７２を残す。
部分２７０ａ、２７０ｂおよび２７０ｃを形成する絶縁
材料によりトレンチ２５２を満たすよう、外側半導体層
２５６から外側に、絶縁膜２５８を形成する。絶縁膜２
６８を平坦化し、平坦化した表面２７２を残す。
【００４９】図６ｄを参照する。外側半導体層２５６か
ら内側に絶縁膜２６８が位置するように、外側半導体層
２５６を反転する。基板２７６から外側に絶縁膜２７４
を形成する。基板２７６は例えば単結晶シリコンまたは
他の適当な材料から構成できる。次に絶縁膜２７４を平
坦化し、平坦化された表面２７８を残す。平坦化された
表面２７８と２７２を適当な温度および圧力で接触さ
せ、絶縁膜２７４と２６８とを互いに接合する。こうし
て接合された絶縁膜２６８と２７４との組み合わせは外
側半導体層２５６と基板２７６とを分離する埋め込み絶
縁膜２８０を形成する。化学的プロセスおよび機械的プ
ロセスの適当な組み合わせ、例えば図１ｄを参照して説
明したプロセスを用いて、絶縁体部分２７０ａ、２７０
ｂおよび２７０ｃに達するまで、矢印２８４の示す方向
に埋め込み絶縁膜２８０に向かって、露出面２８２をエ
ッチバックする。この程度では、絶縁体部分２７０ａ、
２７０ｂおよび２７０ｃは外側半導体層２５６の残った
部分の深さを制御する深さマーカーとして働く。外側半
導体層２５６の残った部分のことを、これら部分を支持
している半導体材料を取り除いた後でも、便宜的に一貫
してメサ２５８および２６０と称することにする。メサ
２５８および２６０の破壊された部分は、例えば酸化技
術を含む従来プロセスにより除去できる。更にメサ２５
８および２６０は、例えば選択的薄膜化技術を含む従来
プロセスにより、より均一にできる。
ら内側に絶縁膜２６８が位置するように、外側半導体層
２５６を反転する。基板２７６から外側に絶縁膜２７４
を形成する。基板２７６は例えば単結晶シリコンまたは
他の適当な材料から構成できる。次に絶縁膜２７４を平
坦化し、平坦化された表面２７８を残す。平坦化された
表面２７８と２７２を適当な温度および圧力で接触さ
せ、絶縁膜２７４と２６８とを互いに接合する。こうし
て接合された絶縁膜２６８と２７４との組み合わせは外
側半導体層２５６と基板２７６とを分離する埋め込み絶
縁膜２８０を形成する。化学的プロセスおよび機械的プ
ロセスの適当な組み合わせ、例えば図１ｄを参照して説
明したプロセスを用いて、絶縁体部分２７０ａ、２７０
ｂおよび２７０ｃに達するまで、矢印２８４の示す方向
に埋め込み絶縁膜２８０に向かって、露出面２８２をエ
ッチバックする。この程度では、絶縁体部分２７０ａ、
２７０ｂおよび２７０ｃは外側半導体層２５６の残った
部分の深さを制御する深さマーカーとして働く。外側半
導体層２５６の残った部分のことを、これら部分を支持
している半導体材料を取り除いた後でも、便宜的に一貫
してメサ２５８および２６０と称することにする。メサ
２５８および２６０の破壊された部分は、例えば酸化技
術を含む従来プロセスにより除去できる。更にメサ２５
８および２６０は、例えば選択的薄膜化技術を含む従来
プロセスにより、より均一にできる。
【００５０】図６ｃはＳＯＩデバイスセグメント２５０
の横断面構造を示す。バックゲート２６６の反対側のメ
サ２６０の外側からＭＯＳデバイス２８６のゲート２８
８が製造されるよう公知のプロセスに従ってメサ２６０
にＭＯＳトランジスタ２８６を製造する。ＭＯＳトラン
ジスタ２８６を形成するのに使用されるプロセスの工程
は、接合前に外側半導体層２５６に形成された位置合わ
せマークを使用できる。
の横断面構造を示す。バックゲート２６６の反対側のメ
サ２６０の外側からＭＯＳデバイス２８６のゲート２８
８が製造されるよう公知のプロセスに従ってメサ２６０
にＭＯＳトランジスタ２８６を製造する。ＭＯＳトラン
ジスタ２８６を形成するのに使用されるプロセスの工程
は、接合前に外側半導体層２５６に形成された位置合わ
せマークを使用できる。
【００５１】作動時にバックゲート２６６はＭＯＳトラ
ンジスタ２８６のチャンネル２９０の別の制御を可能と
する。図２を参照して説明したように、埋め込み相互接
続部はバックゲート２６６に結合し、チャンネル２９０
の空乏を制御できる。図６ｅに示すように、バックゲー
ト２６６はフローティングゲートを構成する。
ンジスタ２８６のチャンネル２９０の別の制御を可能と
する。図２を参照して説明したように、埋め込み相互接
続部はバックゲート２６６に結合し、チャンネル２９０
の空乏を制御できる。図６ｅに示すように、バックゲー
ト２６６はフローティングゲートを構成する。
【００５２】以上で本発明およびその利点を詳細に説明
したが、添付した特許請求の範囲のみにより提示される
発明の精神および範囲から逸脱することなく、種々の変
更、置換および変形が可能であると理解すべきである。
例えば、接合された基板は堆積されたポリシリコン層ま
たは機械的な安定性を与えるのに十分厚い誘電膜と置き
換えできる。上記のように、接合された基板の方法を用
いる場合、単結晶シリコン、誘電膜を有する単結晶シリ
コン、ポリシリコン、誘電膜を有するポリシリコンまた
はサファイアを含む種々の基板材料を使用できる。上記
の場合、誘電材料は種々の材料の多数の層を含むことが
できる。
したが、添付した特許請求の範囲のみにより提示される
発明の精神および範囲から逸脱することなく、種々の変
更、置換および変形が可能であると理解すべきである。
例えば、接合された基板は堆積されたポリシリコン層ま
たは機械的な安定性を与えるのに十分厚い誘電膜と置き
換えできる。上記のように、接合された基板の方法を用
いる場合、単結晶シリコン、誘電膜を有する単結晶シリ
コン、ポリシリコン、誘電膜を有するポリシリコンまた
はサファイアを含む種々の基板材料を使用できる。上記
の場合、誘電材料は種々の材料の多数の層を含むことが
できる。
【００５３】本技術は他の方法と組み合わせて使用でき
る。例えば、化学的プロセスおよび機械的プロセスの組
み合わせを含むエッチング前に機械的な研磨を行うこと
もできる。また、初期の深さストッパーとしてドーパン
トエッチングストッパーを用い、最終深さストッパーと
してトレンチマーカーを用いるように、トレンチマーカ
ーと組み合わせてドーパントエッチングストッパーを使
用できる。また、これとは異なり、トレンチマーカーを
初期深さストッパーとして用い、ドーパントエッチング
ストッパーを最終深さストッパーとして用いることもで
きる。最終的にトレンチマーカーとドーパントエッチン
グストッパーを同じ深さのマーカーを消すために組み合
わせて使用することもできる。以上の説明に関して更に
以下の項を開示する。
る。例えば、化学的プロセスおよび機械的プロセスの組
み合わせを含むエッチング前に機械的な研磨を行うこと
もできる。また、初期の深さストッパーとしてドーパン
トエッチングストッパーを用い、最終深さストッパーと
してトレンチマーカーを用いるように、トレンチマーカ
ーと組み合わせてドーパントエッチングストッパーを使
用できる。また、これとは異なり、トレンチマーカーを
初期深さストッパーとして用い、ドーパントエッチング
ストッパーを最終深さストッパーとして用いることもで
きる。最終的にトレンチマーカーとドーパントエッチン
グストッパーを同じ深さのマーカーを消すために組み合
わせて使用することもできる。以上の説明に関して更に
以下の項を開示する。
【００５４】（１）外側半導体層にトレンチを形成し、
外側半導体層から外側に絶縁膜を形成し、作動面を露出
するように外側半導体層の一部を除去することにより、
所定の厚みのメサを形成する諸工程を備え、作動面が露
出した後にメサはトレンチの所定深さにほぼ等しい厚み
を有するように、トレンチは所定深さを有するように形
成される電子デバイスを形成する方法。
外側半導体層から外側に絶縁膜を形成し、作動面を露出
するように外側半導体層の一部を除去することにより、
所定の厚みのメサを形成する諸工程を備え、作動面が露
出した後にメサはトレンチの所定深さにほぼ等しい厚み
を有するように、トレンチは所定深さを有するように形
成される電子デバイスを形成する方法。
【００５５】（２）基板を形成する工程を更に備えた第
１項記載の方法。
１項記載の方法。
【００５６】（３）基板を形成する工程は絶縁膜の一方
の表面を基板の一方の表面に接触させることにより、絶
縁膜と基板とを接合する工程を備えた第２項記載の方
法。
の表面を基板の一方の表面に接触させることにより、絶
縁膜と基板とを接合する工程を備えた第２項記載の方
法。
【００５７】（４）絶縁膜を形成する工程は外側半導体
層から外側に酸化膜を形成する工程を含む第１項記載の
方法。
層から外側に酸化膜を形成する工程を含む第１項記載の
方法。
【００５８】（５）酸化膜を形成する工程は酸化膜を窒
化する工程を含む第４項記載の方法。
化する工程を含む第４項記載の方法。
【００５９】（６）絶縁膜を形成する工程は多数の高さ
の絶縁膜を形成する工程を含む第１項記載の方法。
の絶縁膜を形成する工程を含む第１項記載の方法。
【００６０】（７）メサを形成する工程は化学的プロセ
スと機械的プロセスの組み合わせを用いることにより、
外側半導体層の露出面をエッチングすることにより外側
半導体層の一部を除去し、作動表面を露出させる工程を
含む第１項記載の方法。
スと機械的プロセスの組み合わせを用いることにより、
外側半導体層の露出面をエッチングすることにより外側
半導体層の一部を除去し、作動表面を露出させる工程を
含む第１項記載の方法。
【００６１】（８）メサを形成する工程の後に、作動表
面から損傷した半導体材料を除去する工程を更に含む第
１項記載の方法。
面から損傷した半導体材料を除去する工程を更に含む第
１項記載の方法。
【００６２】（９）メサがほぼ均一な表面を含むように
メサを形成する工程の後にメサの選択された部分を薄く
する工程を更に含む第１項記載の方法。
メサを形成する工程の後にメサの選択された部分を薄く
する工程を更に含む第１項記載の方法。
【００６３】（１０）外側半導体層から内側に配置さ
れ、絶縁膜を貫通し、メサ内に製造された半導体部品に
接続するよう作動できる埋め込み導線を形成するための
工程を更に含む第１項記載の方法。
れ、絶縁膜を貫通し、メサ内に製造された半導体部品に
接続するよう作動できる埋め込み導線を形成するための
工程を更に含む第１項記載の方法。
【００６４】（１１）外側半導体層内に複数のメサを構
成し、かつこれらを絶縁するようトレンチを形成し、外
側半導体層から外側に絶縁膜を形成し、絶縁膜表面と基
板表面とを接触させて絶縁膜と基板とを接合し、作動表
面を露出するよう外側半導体層の一部を除去する工程を
備え、作動表面を露出した後にメサがトレンチの所定深
さにほぼ等しい厚みを有するように、トレンチを所定深
さまでに形成するＳＯＩデバイスを形成する方法。
成し、かつこれらを絶縁するようトレンチを形成し、外
側半導体層から外側に絶縁膜を形成し、絶縁膜表面と基
板表面とを接触させて絶縁膜と基板とを接合し、作動表
面を露出するよう外側半導体層の一部を除去する工程を
備え、作動表面を露出した後にメサがトレンチの所定深
さにほぼ等しい厚みを有するように、トレンチを所定深
さまでに形成するＳＯＩデバイスを形成する方法。
【００６５】（１２）絶縁膜を形成する前記工程は、外
側半導体層から外側に酸化膜を形成し、酸化膜から外側
に第２の絶縁膜を形成する工程を備える第１１項記載の
方法。
側半導体層から外側に酸化膜を形成し、酸化膜から外側
に第２の絶縁膜を形成する工程を備える第１１項記載の
方法。
【００６６】（１３）前記絶縁膜を形成する工程は、第
２の絶縁膜から外側に多結晶シリコン体を形成し、酸化
膜、第２絶縁膜および多結晶シリコン体から外側に絶縁
膜を形成する工程を更に備えた第１２項記載の方法。
２の絶縁膜から外側に多結晶シリコン体を形成し、酸化
膜、第２絶縁膜および多結晶シリコン体から外側に絶縁
膜を形成する工程を更に備えた第１２項記載の方法。
【００６７】（１４）外側半導体層から内側に配置さ
れ、絶縁膜を貫通し、メサ内に製造された半導体部品に
接続するよう作動できる埋め込み導線を形成するための
工程を更に含む第１１項記載の方法。
れ、絶縁膜を貫通し、メサ内に製造された半導体部品に
接続するよう作動できる埋め込み導線を形成するための
工程を更に含む第１１項記載の方法。
【００６８】（１５）選択されたメサ内に製造された半
導体部品の薄くされたチャンネル領域として使用できる
よう、絶縁膜を形成する工程前に選択されたメサの少な
くとも一つの選択された領域を薄くすることにより、少
なくとも一つの薄くされたチャンネル領域を形成する工
程を更に含む第１１項記載の方法。
導体部品の薄くされたチャンネル領域として使用できる
よう、絶縁膜を形成する工程前に選択されたメサの少な
くとも一つの選択された領域を薄くすることにより、少
なくとも一つの薄くされたチャンネル領域を形成する工
程を更に含む第１１項記載の方法。
【００６９】（１６）少なくとも一つの薄くされたチャ
ンネル領域を形成する工程は、選択されたメサの少なく
とも一つの選択された領域を酸化する工程を含む第１５
項記載の方法。
ンネル領域を形成する工程は、選択されたメサの少なく
とも一つの選択された領域を酸化する工程を含む第１５
項記載の方法。
【００７０】（１７）選択された所定の薄くされたチャ
ンネル領域の作動に影響するよう作動できる選択された
メサの少なくとも一つの選択された薄いチャンネル領域
内にバックゲートを形成する工程を更に含む第１５項記
載の方法。
ンネル領域の作動に影響するよう作動できる選択された
メサの少なくとも一つの選択された薄いチャンネル領域
内にバックゲートを形成する工程を更に含む第１５項記
載の方法。
【００７１】（１８）外側半導体層から内側に配置さ
れ、絶縁膜を貫通し、少なくとも一つのバックゲートに
接続されるよう作動する少なくとも一つの埋め込み導線
を形成する工程を更に含む第１７項記載の方法。
れ、絶縁膜を貫通し、少なくとも一つのバックゲートに
接続されるよう作動する少なくとも一つの埋め込み導線
を形成する工程を更に含む第１７項記載の方法。
【００７２】（１９）外側半導体層内に複数のメサを構
成し、かつこれらを絶縁すると共に、位置合わせマーク
を構成するようトレンチを形成し、選択されたメサの選
択された領域を薄くすることにより、薄くされたチャン
ネル領域を形成し、外側半導体層から外側に酸化膜を形
成し、選択されたメサから外側に絶縁膜内に配置された
複数のバックゲートを形成し、複数のメサから外側に酸
化膜を貫通する複数の埋め込み導線を形成し、酸化膜を
平坦化し、基板を形成し、作動面を露出するように外側
半導体層の一部を除去し、作動面を露出した後にメサが
トレンチの所定深さにほぼ等しい厚さを有するようにト
レンチを所定の深さに形成し、異なる厚みを有するよう
形成された選択されたメサが作動面を露出した後に、共
通な平面上の作動面を有するように選択されたメサを薄
くし、複数のメサの作動面に個々の半導体部品を製造
し、選択された半導体部品および選択されたバックゲー
トを選択された埋め込み導線に結合する工程を備えたＳ
ＯＩデバイスを形成するための方法。
成し、かつこれらを絶縁すると共に、位置合わせマーク
を構成するようトレンチを形成し、選択されたメサの選
択された領域を薄くすることにより、薄くされたチャン
ネル領域を形成し、外側半導体層から外側に酸化膜を形
成し、選択されたメサから外側に絶縁膜内に配置された
複数のバックゲートを形成し、複数のメサから外側に酸
化膜を貫通する複数の埋め込み導線を形成し、酸化膜を
平坦化し、基板を形成し、作動面を露出するように外側
半導体層の一部を除去し、作動面を露出した後にメサが
トレンチの所定深さにほぼ等しい厚さを有するようにト
レンチを所定の深さに形成し、異なる厚みを有するよう
形成された選択されたメサが作動面を露出した後に、共
通な平面上の作動面を有するように選択されたメサを薄
くし、複数のメサの作動面に個々の半導体部品を製造
し、選択された半導体部品および選択されたバックゲー
トを選択された埋め込み導線に結合する工程を備えたＳ
ＯＩデバイスを形成するための方法。
【００７３】（２０）外側半導体層の所定領域を薄く
し、外側半導体層から外側に絶縁膜を形成し、作動表面
を露出するように外側半導体層の一部を除く工程を備え
た電子デバイスを形成するための方法。
し、外側半導体層から外側に絶縁膜を形成し、作動表面
を露出するように外側半導体層の一部を除く工程を備え
た電子デバイスを形成するための方法。
【００７４】（２１）所定領域を薄くする工程は、薄く
されたチャンネル領域を形成するように所定領域を薄く
する工程を含む第２０項記載の方法。
されたチャンネル領域を形成するように所定領域を薄く
する工程を含む第２０項記載の方法。
【００７５】（２２）基板と、露出した作動表面と、ソ
ース領域と、ドレイン領域と、酸化により薄くされたチ
ャンネル領域を有する外側半導体層と、前記外側半導体
層から外側に製造されたゲートと、前記基板と前記外側
半導体層とを分離する絶縁膜とを備えた絶縁体上半導体
（ＳＯＩ）トランジスタ。
ース領域と、ドレイン領域と、酸化により薄くされたチ
ャンネル領域を有する外側半導体層と、前記外側半導体
層から外側に製造されたゲートと、前記基板と前記外側
半導体層とを分離する絶縁膜とを備えた絶縁体上半導体
（ＳＯＩ）トランジスタ。
【００７６】（２３）前記チャンネル領域は前記外側半
導体層の前記作動表面と反対側の前記外側半導体層の面
から薄くされている第２２項記載のトランジスタ。
導体層の前記作動表面と反対側の前記外側半導体層の面
から薄くされている第２２項記載のトランジスタ。
【００７７】（２４）基板と、露出した作動表面を有す
る複数の半導体メサと、前記基板と前記複数の半導体メ
サとを分離する絶縁膜と、前記複数のメサから内側に配
置され、前記絶縁膜を貫通し、絶縁膜複数のメサの位置
合わせ許容度内で形成された埋め込み導線とを備えた絶
縁体上半導体（ＳＯＩ）デバイス。
る複数の半導体メサと、前記基板と前記複数の半導体メ
サとを分離する絶縁膜と、前記複数のメサから内側に配
置され、前記絶縁膜を貫通し、絶縁膜複数のメサの位置
合わせ許容度内で形成された埋め込み導線とを備えた絶
縁体上半導体（ＳＯＩ）デバイス。
【００７８】（２５）前記作動表面はほぼ均一な平面を
含み、更に前記複数のメサの一つから内側に配置された
少なくとも一つのバックゲートを更に含む第２４項記載
のデバイス。
含み、更に前記複数のメサの一つから内側に配置された
少なくとも一つのバックゲートを更に含む第２４項記載
のデバイス。
【００７９】（２６）外側半導体層（１６）から開始さ
れるＳＯＩデバイスを形成する方法が提供される。外側
半導体層（１６）に所定深さのトレンチ（１２）を形成
し、外側半導体層（１６）から外側に絶縁膜（２０）を
形成し、作動面が露出した後にメサ（１８ａ）がトレン
チ（１２）の所定深さにほぼ等しい厚みとなるように外
側半導体層（１６）の一部を除くことにより、作動表面
を露出させることにより所定厚みを有するメサ（１８
ａ）を形成する。
れるＳＯＩデバイスを形成する方法が提供される。外側
半導体層（１６）に所定深さのトレンチ（１２）を形成
し、外側半導体層（１６）から外側に絶縁膜（２０）を
形成し、作動面が露出した後にメサ（１８ａ）がトレン
チ（１２）の所定深さにほぼ等しい厚みとなるように外
側半導体層（１６）の一部を除くことにより、作動表面
を露出させることにより所定厚みを有するメサ（１８
ａ）を形成する。
【図１】ａは本発明に係わるボンドアンドエッチバック
ＳＯＩデバイスを製造するための一連の工程のうちの一
つを示す横断面図。ｂは本発明に係わるボンドアンドエ
ッチバックＳＯＩデバイスを製造するための一連の工程
のうちの一つを示す横断面図。ｃは本発明に係わるボン
ドアンドエッチバックＳＯＩデバイスを製造するための
一連の工程のうちの一つを示す横断面図。ｄは本発明に
係わるボンドアンドエッチバックＳＯＩデバイスを製造
するための一連の工程のうちの一つを示す横断面図。ｅ
は本発明に係わるボンドアンドエッチバックＳＯＩデバ
イスを製造するための一連の工程のうちの一つを示す横
断面図。
ＳＯＩデバイスを製造するための一連の工程のうちの一
つを示す横断面図。ｂは本発明に係わるボンドアンドエ
ッチバックＳＯＩデバイスを製造するための一連の工程
のうちの一つを示す横断面図。ｃは本発明に係わるボン
ドアンドエッチバックＳＯＩデバイスを製造するための
一連の工程のうちの一つを示す横断面図。ｄは本発明に
係わるボンドアンドエッチバックＳＯＩデバイスを製造
するための一連の工程のうちの一つを示す横断面図。ｅ
は本発明に係わるボンドアンドエッチバックＳＯＩデバ
イスを製造するための一連の工程のうちの一つを示す横
断面図。
【図２】ａは本発明に係わるＳＯＩデバイスを製造する
ための一連の工程のうちの一つを示す横断面図。ｂは本
発明に係わるＳＯＩデバイスを製造するための一連の工
程のうちの一つを示す横断面図。ｃは本発明に係わるＳ
ＯＩデバイスを製造するための一連の工程のうちの一つ
を示す横断面図。ｄは本発明に係わるＳＯＩデバイスを
製造するための一連の工程のうちの一つを示す横断面
図。ｅは本発明に係わるＳＯＩデバイスを製造するため
の一連の工程のうちの一つを示す横断面図。ｆは本発明
に係わるＳＯＩデバイスを装造するための一連の工程の
うちの一つを示す横断面図。ｇは本発明に係わるＳＯＩ
デバイスを製造するための一連の工程のうちの一つを示
す横断面図。ｈは本発明に係わるＳＯＩデバイスを製造
するための一連の工程のうちの一つを示す横断面図。
ための一連の工程のうちの一つを示す横断面図。ｂは本
発明に係わるＳＯＩデバイスを製造するための一連の工
程のうちの一つを示す横断面図。ｃは本発明に係わるＳ
ＯＩデバイスを製造するための一連の工程のうちの一つ
を示す横断面図。ｄは本発明に係わるＳＯＩデバイスを
製造するための一連の工程のうちの一つを示す横断面
図。ｅは本発明に係わるＳＯＩデバイスを製造するため
の一連の工程のうちの一つを示す横断面図。ｆは本発明
に係わるＳＯＩデバイスを装造するための一連の工程の
うちの一つを示す横断面図。ｇは本発明に係わるＳＯＩ
デバイスを製造するための一連の工程のうちの一つを示
す横断面図。ｈは本発明に係わるＳＯＩデバイスを製造
するための一連の工程のうちの一つを示す横断面図。
【図３】ａは本発明に係わる、個々のメサを分離するア
イソレート体部分を有するＳＯＩデバイスを製造するた
めの一連の工程のうちの一つを示す横断面図。ｂは本発
明に係わる、個々のメサを分離するアイソレート体部分
を有するＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｃは本発明に係わる、個々
のメサを分離するアイソレート体部分を有するＳＯＩデ
バイスを製造するための一連の工程のうちの一つを示す
横断面図。ｄは本発明に係わる、個々のメサを分離する
アイソレート体部分を有するＳＯＩデバイスを製造する
ための一連の工程のうちの一つを示す横断面図。ｅは本
発明に係わる、個々のメサを分離するアイソレート体部
分を有するＳＯＩデバイスを製造するための一連の工程
のうちの一つを示す横断面図。ｆは本発明に係わる、個
々のメサを分離するアイソレート体部分を有するＳＯＩ
デバイスを製造するための一連の工程のうちの一つを示
す横断面図。
イソレート体部分を有するＳＯＩデバイスを製造するた
めの一連の工程のうちの一つを示す横断面図。ｂは本発
明に係わる、個々のメサを分離するアイソレート体部分
を有するＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｃは本発明に係わる、個々
のメサを分離するアイソレート体部分を有するＳＯＩデ
バイスを製造するための一連の工程のうちの一つを示す
横断面図。ｄは本発明に係わる、個々のメサを分離する
アイソレート体部分を有するＳＯＩデバイスを製造する
ための一連の工程のうちの一つを示す横断面図。ｅは本
発明に係わる、個々のメサを分離するアイソレート体部
分を有するＳＯＩデバイスを製造するための一連の工程
のうちの一つを示す横断面図。ｆは本発明に係わる、個
々のメサを分離するアイソレート体部分を有するＳＯＩ
デバイスを製造するための一連の工程のうちの一つを示
す横断面図。
【図４】ａは本発明に係わる、メサの厚みが異なるＳＯ
Ｉデバイスを製造するための一連の工程のうちの一つを
示す横断面図。ｂは本発明に係わる、メサの厚みが異な
るＳＯＩデバイスを製造するための一連の工程のうちの
−つを示す横断面図。ｃは本発明に係わる、メサの厚み
が異なるＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｄは本発明に係わる、メサ
の厚みが異なるＳＯＩデバイスを製造するための一連の
工程のうちの一つを示す横断面図
Ｉデバイスを製造するための一連の工程のうちの一つを
示す横断面図。ｂは本発明に係わる、メサの厚みが異な
るＳＯＩデバイスを製造するための一連の工程のうちの
−つを示す横断面図。ｃは本発明に係わる、メサの厚み
が異なるＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｄは本発明に係わる、メサ
の厚みが異なるＳＯＩデバイスを製造するための一連の
工程のうちの一つを示す横断面図
【図５】ａは本発明に従って製造された狭い領域を有す
るメサを有するＳＯＩデバイスを製造するための一連の
工程のうちの一つを示す横断面図。ｂは本発明に従って
製造された狭い領域を有するメサを有するＳＯＩデバイ
スを製造するための一連の工程のうちの一つを示す横断
面図。ｃは本発明に従って製造された狭い領域を有する
メサを有するＳＯＩデバイスを製造するための一連の工
程のうちの一つを示す横断面図。ｄは本発明に従って製
造された狭い領域を有するメサを有するＳＯＩデバイス
を製造するための一連の工程のうちの一つを示す横断面
図。
るメサを有するＳＯＩデバイスを製造するための一連の
工程のうちの一つを示す横断面図。ｂは本発明に従って
製造された狭い領域を有するメサを有するＳＯＩデバイ
スを製造するための一連の工程のうちの一つを示す横断
面図。ｃは本発明に従って製造された狭い領域を有する
メサを有するＳＯＩデバイスを製造するための一連の工
程のうちの一つを示す横断面図。ｄは本発明に従って製
造された狭い領域を有するメサを有するＳＯＩデバイス
を製造するための一連の工程のうちの一つを示す横断面
図。
【図６】ａは本発明に従って製造された狭い領域を有す
るメサおよびバックゲートを有するＳＯＩデバイスを製
造するための一連の工程のうちの一つを示す横断面図。
ｂは本発明に従って製造された狭い領域を有するメサお
よびバックゲートを有するＳＯＩデバイスを製造するた
めの一連の工程のうちの一つを示す横断面図。ｃは本発
明に従って製造された狭い領域を有するメサおよびバッ
クゲートを有するＳＯＩデバイスを製造するための一連
の工程のうちの一つを示す横断面図。ｄは本発明に従っ
て製造された狭い領域を有するメサおよびバックゲート
を有するＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｅは本発明に従って製造さ
れた狭い領域を有するメサおよびバックゲートを有する
ＳＯＩデバイスを製造するための一連の工程のうちの一
つを示す横断面図。
るメサおよびバックゲートを有するＳＯＩデバイスを製
造するための一連の工程のうちの一つを示す横断面図。
ｂは本発明に従って製造された狭い領域を有するメサお
よびバックゲートを有するＳＯＩデバイスを製造するた
めの一連の工程のうちの一つを示す横断面図。ｃは本発
明に従って製造された狭い領域を有するメサおよびバッ
クゲートを有するＳＯＩデバイスを製造するための一連
の工程のうちの一つを示す横断面図。ｄは本発明に従っ
て製造された狭い領域を有するメサおよびバックゲート
を有するＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｅは本発明に従って製造さ
れた狭い領域を有するメサおよびバックゲートを有する
ＳＯＩデバイスを製造するための一連の工程のうちの一
つを示す横断面図。
【符号の説明】 １２ トレンチ １６ 外側半導体層 １８ａ メサ ２０ 絶縁膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ＳＯＩトランジスタおよびそれを形成
する方法
する方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的には電子デバイス
の分野に関し、より詳細には絶縁体上半導体（ＳＯＩ）
デバイスおよびこの絶縁体上半導体（ＳＯＩ）デバイス
を製造するための方法に関する。
の分野に関し、より詳細には絶縁体上半導体（ＳＯＩ）
デバイスおよびこの絶縁体上半導体（ＳＯＩ）デバイス
を製造するための方法に関する。
【０００２】
【従来技術】集積回路デバイスを製造するための最新の
方法では、埋め込まれた酸化物すなわち絶縁体の層また
は膜により、半導体材料の基板から分離された単結晶の
絶縁体材料の薄膜上に半導体デバイスを形成している。
このような方法は、絶縁体上半導体（ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）製造方法すな
わちＳＯＩ製造方法と一般に称されている。このＳＯＩ
製造方法によりとりわけデバイス内の拡散領域と基板と
の間の接合容量が減少するので、高性能の半導体を得る
ことが可能となっている。
方法では、埋め込まれた酸化物すなわち絶縁体の層また
は膜により、半導体材料の基板から分離された単結晶の
絶縁体材料の薄膜上に半導体デバイスを形成している。
このような方法は、絶縁体上半導体（ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）製造方法すな
わちＳＯＩ製造方法と一般に称されている。このＳＯＩ
製造方法によりとりわけデバイス内の拡散領域と基板と
の間の接合容量が減少するので、高性能の半導体を得る
ことが可能となっている。
【０００３】単結晶半導体材料の薄膜の厚さはＳＯＩ製
造方法の重要な要素となっている。ＳＯＩ製造方法の一
つは、ボンドアンドエッチバック（ｂｏｎｄ−ａｎｄ−
ｅｔｃｈ−ｂａｃｋ）製造方法すなわちＢＥＳＯＩ製造
方法と称されている。このＢＥＳＯＩを製造する種々の
方法は公知となっている。そのうちの一つの方法は、半
導体材料の２つの別々の部分すなわち外側半導体層と基
板とから開始される。次に、外側半導体層にエッチング
停止用ドーパントを埋め込む。この外側半導体層のドー
プされた領域から外側に第１の絶縁膜を形成する。半導
体基板から外側に第２の絶縁膜を形成する。次に、外側
半導体層から内側に第１の絶縁膜が配置されるよう、外
側半導体層を反転する。第１の絶縁膜と第２の絶縁膜の
表面を適当な温度および圧力下に置くことにより、これ
ら表面を接合する。第１および第２絶縁膜の接合された
部分は、半導体基板から外側半導体層を分離する埋め込
み絶縁膜を形成する。最後に、エッチングレートが不純
物のタイプによって変化するエッチング剤を用いて、埋
め込み絶縁膜に向かって埋め込み絶縁膜と反対側の外側
半導体層の露出面をエッチバックする。このようにする
と、埋め込み絶縁膜から外側に半導体材料の薄膜が残さ
れる。この薄膜の厚さは、一部は元のエッチング停止用
埋め込み体の深さに応じて変わる。この技術によれば、
半導体膜の厚さを制御することは困難である。更に、こ
の技術はエッチング停止用埋め込みの後で、かつエッチ
ング停止用ドーパントの大きな拡散を生じさせないプロ
セス（例えば低温プロセス）へエッチバックする前に、
行うことができる処理が限られたものになってしまう。
酸化物と半導体層との界面を窒化すると、放射線に対す
るエラー発生特性が改善されることが判っている。しか
しながら、埋め込み酸化膜と外側半導体層との間のイン
ターフェースの窒化は、エッチング停止用ドーパントの
分布に対して影響があるため、除外される。更に、半導
体膜上に製造されるデバイスと位置合わせすることが困
難であるため、埋め込み絶縁膜内に構造体を構成するこ
とは困難である。例えば、ＳＯＩトランジスタのチャン
ネル領域に接触させることが好ましいことが多い。埋め
込み導線に対してこのようにすることの効率は、チャン
ネル領域に対する埋め込み導線接点の位置合わせ精度に
よって決まる。
造方法の重要な要素となっている。ＳＯＩ製造方法の一
つは、ボンドアンドエッチバック（ｂｏｎｄ−ａｎｄ−
ｅｔｃｈ−ｂａｃｋ）製造方法すなわちＢＥＳＯＩ製造
方法と称されている。このＢＥＳＯＩを製造する種々の
方法は公知となっている。そのうちの一つの方法は、半
導体材料の２つの別々の部分すなわち外側半導体層と基
板とから開始される。次に、外側半導体層にエッチング
停止用ドーパントを埋め込む。この外側半導体層のドー
プされた領域から外側に第１の絶縁膜を形成する。半導
体基板から外側に第２の絶縁膜を形成する。次に、外側
半導体層から内側に第１の絶縁膜が配置されるよう、外
側半導体層を反転する。第１の絶縁膜と第２の絶縁膜の
表面を適当な温度および圧力下に置くことにより、これ
ら表面を接合する。第１および第２絶縁膜の接合された
部分は、半導体基板から外側半導体層を分離する埋め込
み絶縁膜を形成する。最後に、エッチングレートが不純
物のタイプによって変化するエッチング剤を用いて、埋
め込み絶縁膜に向かって埋め込み絶縁膜と反対側の外側
半導体層の露出面をエッチバックする。このようにする
と、埋め込み絶縁膜から外側に半導体材料の薄膜が残さ
れる。この薄膜の厚さは、一部は元のエッチング停止用
埋め込み体の深さに応じて変わる。この技術によれば、
半導体膜の厚さを制御することは困難である。更に、こ
の技術はエッチング停止用埋め込みの後で、かつエッチ
ング停止用ドーパントの大きな拡散を生じさせないプロ
セス（例えば低温プロセス）へエッチバックする前に、
行うことができる処理が限られたものになってしまう。
酸化物と半導体層との界面を窒化すると、放射線に対す
るエラー発生特性が改善されることが判っている。しか
しながら、埋め込み酸化膜と外側半導体層との間のイン
ターフェースの窒化は、エッチング停止用ドーパントの
分布に対して影響があるため、除外される。更に、半導
体膜上に製造されるデバイスと位置合わせすることが困
難であるため、埋め込み絶縁膜内に構造体を構成するこ
とは困難である。例えば、ＳＯＩトランジスタのチャン
ネル領域に接触させることが好ましいことが多い。埋め
込み導線に対してこのようにすることの効率は、チャン
ネル領域に対する埋め込み導線接点の位置合わせ精度に
よって決まる。
【０００４】
【発明が解決しようとする課題】従って、外側半導体層
の厚みを正確に制御し、接合前に外側半導体層を処理で
き、埋め込まれた内部接続部を構成できるＳＯＩデバイ
スおよびそれを製造するための方法が求められている。
の厚みを正確に制御し、接合前に外側半導体層を処理で
き、埋め込まれた内部接続部を構成できるＳＯＩデバイ
スおよびそれを製造するための方法が求められている。
【０００５】
【課題を解決するための手段】本発明によれば、従来の
方法および装置に関連した欠点および問題を実質的に解
消または低減する、ＳＯＩデバイスおよびそれを製造す
るための方法が提供される。
方法および装置に関連した欠点および問題を実質的に解
消または低減する、ＳＯＩデバイスおよびそれを製造す
るための方法が提供される。
【０００６】まず、外側半導体層から開始されるＳＯＩ
デバイスを製造するための方法が得られる。外側半導体
層内には所定深さのトレンチが形成される。外側半導体
層から外側に絶縁膜が形成される。作動面を露出させる
よう外側半導体層の一部を除去することにより、所定の
厚さを有するメサを形成する。このメサは作動面が露出
した後にトレンチの所定深さにほぼ等しい厚みを有する
ことになる。
デバイスを製造するための方法が得られる。外側半導体
層内には所定深さのトレンチが形成される。外側半導体
層から外側に絶縁膜が形成される。作動面を露出させる
よう外側半導体層の一部を除去することにより、所定の
厚さを有するメサを形成する。このメサは作動面が露出
した後にトレンチの所定深さにほぼ等しい厚みを有する
ことになる。
【０００７】
【発明の効果】本発明の重要な技術的利点は、多数の高
さにある個々の半導体部品を接続することを可能にする
埋め込み導線を使用しているので、ＳＯＩデバイス内の
より小さい面積に集積半導体デバイスを製造できるとい
う点にある。
さにある個々の半導体部品を接続することを可能にする
埋め込み導線を使用しているので、ＳＯＩデバイス内の
より小さい面積に集積半導体デバイスを製造できるとい
う点にある。
【０００８】本発明の別の重要な技術的利点は、本発明
の原理に従って製造される所定のメサを薄くし、ほぼ共
通な平らな表面を有する異なる深さのメサを形成できる
という点にある。従って、１ミクロンの何分の１かの数
倍の大きさの半導体材料の層を必要とするＭＯＳデバイ
スと同じ集積半導体デバイス内に、１ミクロンの半導体
の厚みを必要とするバイポーラデバイスを形成できる。
更に、浅いチャンネルを有する半導体デバイスを製造で
きるよう、メサの所定領域を薄くできる。
の原理に従って製造される所定のメサを薄くし、ほぼ共
通な平らな表面を有する異なる深さのメサを形成できる
という点にある。従って、１ミクロンの何分の１かの数
倍の大きさの半導体材料の層を必要とするＭＯＳデバイ
スと同じ集積半導体デバイス内に、１ミクロンの半導体
の厚みを必要とするバイポーラデバイスを形成できる。
更に、浅いチャンネルを有する半導体デバイスを製造で
きるよう、メサの所定領域を薄くできる。
【０００９】本発明の更に重要な技術的利点は、本発明
の原理に従って製造されたメサは、種々の絶縁材料によ
り分離でき、放射線の強い環境下でもＳＯＩデバイスを
使用できるという点にある。
の原理に従って製造されたメサは、種々の絶縁材料によ
り分離でき、放射線の強い環境下でもＳＯＩデバイスを
使用できるという点にある。
【００１０】本発明の更に別の重要な技術的利点は、単
結晶半導体材料の薄膜の厚みを正確に制御できるという
点にある。
結晶半導体材料の薄膜の厚みを正確に制御できるという
点にある。
【００１１】本発明の別の重要な技術的利点は、ＳＯＩ
デバイス内に製造される半導体部品が外側半導体層から
内側に形成され、絶縁膜を通過する埋め込み導線と容易
に位置合わせできるという点にある。
デバイス内に製造される半導体部品が外側半導体層から
内側に形成され、絶縁膜を通過する埋め込み導線と容易
に位置合わせできるという点にある。
【００１２】本発明およびその利点をより完全に理解で
きるよう、添付図面を参照して、以下説明するが、添付
図面中の同じ参照番号は同じ部品を示す。
きるよう、添付図面を参照して、以下説明するが、添付
図面中の同じ参照番号は同じ部品を示す。
【００１３】図１ａ〜１ｅは、本発明の原理に従って絶
縁体上集積半導体デバイス（ＳＯＩデバイス）を製造す
るための処理工程を示す。このＳＯＩデバイスはボンド
アンドエッチバック技術を用いて形成される。
縁体上集積半導体デバイス（ＳＯＩデバイス）を製造す
るための処理工程を示す。このＳＯＩデバイスはボンド
アンドエッチバック技術を用いて形成される。
【００１４】集積半導体デバイスは多数の個々の半導体
部品を含んでいるので、全体を番号１０で示すＳＯＩデ
バイスセグメントのみを参照することにより、集積半導
体デバイスの全体を説明する。ＳＯＩデバイスの全体
は、図１ａ〜１ｅ図に示すＳＯＩデバイスセグメント１
０の断面に対して左側、右側および垂直な方向に延びて
いると解すべきである。
部品を含んでいるので、全体を番号１０で示すＳＯＩデ
バイスセグメントのみを参照することにより、集積半導
体デバイスの全体を説明する。ＳＯＩデバイスの全体
は、図１ａ〜１ｅ図に示すＳＯＩデバイスセグメント１
０の断面に対して左側、右側および垂直な方向に延びて
いると解すべきである。
【００１５】図１ａを参照すると、従来のフォトリソグ
ラフィおよびエッチング技術を用いて、外側半導体層１
６の表面にトレンチ１２をエッチングする。半導体層１
６は、例えば単結晶シリコンまたは半導体の性質を有す
る他の適当な材料から構成できる。トレンチ１２は表面
１４にメサ１８ａ、１８ｂおよび１８ｃを画定する。こ
れらトレンチ１２は後の処理工程で用いられる位置合わ
せマークを外側半導体層１６内に画定することもでき
る。絶縁膜２０が絶縁体２１ａおよび２１ｂを形成する
絶縁材料によりトレンチ１２を満たすよう、外側半導体
層１６から外側に絶縁膜２０が形成される。この絶縁膜
２０は、例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。この誘
電材料は従来の適当な処理技術、例えば窒化処理技術を
用いて処理できる。次に絶縁膜２０を平坦化し、平坦化
された表面２２を残す。
ラフィおよびエッチング技術を用いて、外側半導体層１
６の表面にトレンチ１２をエッチングする。半導体層１
６は、例えば単結晶シリコンまたは半導体の性質を有す
る他の適当な材料から構成できる。トレンチ１２は表面
１４にメサ１８ａ、１８ｂおよび１８ｃを画定する。こ
れらトレンチ１２は後の処理工程で用いられる位置合わ
せマークを外側半導体層１６内に画定することもでき
る。絶縁膜２０が絶縁体２１ａおよび２１ｂを形成する
絶縁材料によりトレンチ１２を満たすよう、外側半導体
層１６から外側に絶縁膜２０が形成される。この絶縁膜
２０は、例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。この誘
電材料は従来の適当な処理技術、例えば窒化処理技術を
用いて処理できる。次に絶縁膜２０を平坦化し、平坦化
された表面２２を残す。
【００１６】図１ｂを参照する。基板２８の表面２６か
ら外側に絶縁膜２４を形成する。基板２８は例えば単結
晶シリコンまたは他の適当な材料から構成できる。絶縁
膜２４は例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。次に、
絶縁膜２４を平坦化し、第２の平坦化された表面３０を
残す。
ら外側に絶縁膜２４を形成する。基板２８は例えば単結
晶シリコンまたは他の適当な材料から構成できる。絶縁
膜２４は例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。次に、
絶縁膜２４を平坦化し、第２の平坦化された表面３０を
残す。
【００１７】図１ｃを参照する。外側半導体層１６から
内側に絶縁膜２０が配置されるように、外側半導体層１
６を反転する。平坦化された表面２２を適当な温度およ
び圧力下で平坦化された表面３０と接触させ、絶縁膜２
０と２４とを共に接合する。
内側に絶縁膜２０が配置されるように、外側半導体層１
６を反転する。平坦化された表面２２を適当な温度およ
び圧力下で平坦化された表面３０と接触させ、絶縁膜２
０と２４とを共に接合する。
【００１８】図１ｄを参照する。第１絶縁膜２０と、第
２絶縁膜２４の接合組み合わせ体は、外側半導体層１６
を基板２４から分離する埋め込み絶縁膜３１を形成す
る。絶縁体部分２１ａおよび２１ｂに達するまで、外側
半導体層１６をエッチバックする化学的プロセスと機械
的プロセスとの組み合わせを用いて、矢印３３の示す方
向に表面１４に向かって外側半導体層１６の露出面３２
をエッチバックする。この容量内では、絶縁体部分２１
ａおよび２１ｂは外側半導体層１６の残りの部分の深さ
を制御するための深さマーカーとして働く。外側半導体
層をエッチバックした後に残る外側半導体層の部分を、
便宜的にトレンチ１２の形状と無関係なメサと称し、こ
れらメサを先に支持していた半導体材料を除いた後に露
出するメサの表面のことを作動表面と称する。これは後
の工程で半導体デバイスをこの表面の上に形成できるか
らである。
２絶縁膜２４の接合組み合わせ体は、外側半導体層１６
を基板２４から分離する埋め込み絶縁膜３１を形成す
る。絶縁体部分２１ａおよび２１ｂに達するまで、外側
半導体層１６をエッチバックする化学的プロセスと機械
的プロセスとの組み合わせを用いて、矢印３３の示す方
向に表面１４に向かって外側半導体層１６の露出面３２
をエッチバックする。この容量内では、絶縁体部分２１
ａおよび２１ｂは外側半導体層１６の残りの部分の深さ
を制御するための深さマーカーとして働く。外側半導体
層をエッチバックした後に残る外側半導体層の部分を、
便宜的にトレンチ１２の形状と無関係なメサと称し、こ
れらメサを先に支持していた半導体材料を除いた後に露
出するメサの表面のことを作動表面と称する。これは後
の工程で半導体デバイスをこの表面の上に形成できるか
らである。
【００１９】外側半導体層１６のエッチングは、従来の
プロセス例えば、１９９０年、電子デバイスについての
ＩＥＥＥ会報第ＥＤ−３７巻、第２０５２〜２０５１ペ
ージのＫ．テラダ、Ｔ．イシジマ、Ｔ．クボタおよび
Ｍ．サカオ共著論文「ラテラルエピタキシャルシリコン
層上にトランジスタを備えた新しいＤＲＡＭセル（ＴＯ
ＬＥセル）」に記載されたプロセスを含む従来プロセス
により実施できる。メサ１８ａ、１８ｂおよび１８ｃの
損傷部分は、例えば酸化技術を含む従来プロセスにより
除去できる。更に、メサ１８ａ、１８ｂおよび１８ｃ
は、例えば選択的薄膜化技術を含む従来プロセスによ
り、より均一にできる。
プロセス例えば、１９９０年、電子デバイスについての
ＩＥＥＥ会報第ＥＤ−３７巻、第２０５２〜２０５１ペ
ージのＫ．テラダ、Ｔ．イシジマ、Ｔ．クボタおよび
Ｍ．サカオ共著論文「ラテラルエピタキシャルシリコン
層上にトランジスタを備えた新しいＤＲＡＭセル（ＴＯ
ＬＥセル）」に記載されたプロセスを含む従来プロセス
により実施できる。メサ１８ａ、１８ｂおよび１８ｃの
損傷部分は、例えば酸化技術を含む従来プロセスにより
除去できる。更に、メサ１８ａ、１８ｂおよび１８ｃ
は、例えば選択的薄膜化技術を含む従来プロセスによ
り、より均一にできる。
【００２０】図１ｅは、ＳＯＩデバイスセグメント２０
の横断面の構造を示す。例えばＭＯＳトランジスタ、バ
イポーラトランジスタまたは充電コンデンサで構成でき
る個々の半導体部品３４が、公知のプロセスを用いてメ
サ１８ａ、１８ｂおよび１８ｃに製造される。メサ１８
ａ、１８ｂおよび１８ｃに個々の半導体部品３４を形成
するのに使用されるプロセスは、接合前に外側半導体層
１６に形成された位置合わせマークを使用できる。メサ
１８ｂ内に収納された個々の半導体部品３４は、導線３
５により集積化できる。メサ１８ａ、１８ｂおよび１８
ｃには任意の数の半導体部品を製造し、相互に接続でき
る。
の横断面の構造を示す。例えばＭＯＳトランジスタ、バ
イポーラトランジスタまたは充電コンデンサで構成でき
る個々の半導体部品３４が、公知のプロセスを用いてメ
サ１８ａ、１８ｂおよび１８ｃに製造される。メサ１８
ａ、１８ｂおよび１８ｃに個々の半導体部品３４を形成
するのに使用されるプロセスは、接合前に外側半導体層
１６に形成された位置合わせマークを使用できる。メサ
１８ｂ内に収納された個々の半導体部品３４は、導線３
５により集積化できる。メサ１８ａ、１８ｂおよび１８
ｃには任意の数の半導体部品を製造し、相互に接続でき
る。
【００２１】図２ａ〜２ｈは、本発明の原理に従ったＳ
ＯＩデバイスを製造するための処理工程を示す。一つの
ＳＯＩデバイスセグメントは参照番号４０で全体が表示
されている。
ＯＩデバイスを製造するための処理工程を示す。一つの
ＳＯＩデバイスセグメントは参照番号４０で全体が表示
されている。
【００２２】図２ａを参照する。従来のフォトリソグラ
フィおよびエッチング技術を用いて、外側半導体層１４
の表面４４内にトレンチ４２を形成する。外側半導体層
４６は、例えば単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ４２は表
面４４内にメサ４８ａ、４８ｂおよび４８ｃを構成す
る。トレンチ４２は、後の処理工程で使用するための位
置合わせマークを外側半導体層４６に構成することもで
きる。絶縁膜５０が絶縁体部分５２ａおよび５２ｂを形
成する絶縁材料でトレンチ４２を満たすよう、外側半導
体層４６から外側に絶縁膜５０を形成する。この絶縁膜
５０は、例えば、酸化物、窒化物または他の適当な誘電
材料の組み合わせから構成できる。この誘電材料は従来
の適当な処理技術、例えば窒化処理を用いて処理でき
る。次に、絶縁膜６０を矢印５４の方向に外側半導体層
４６に向かってエッチバックする。半導体層４６から外
側にＭＯＳデバイスのゲート絶縁膜５５を形成する。
フィおよびエッチング技術を用いて、外側半導体層１４
の表面４４内にトレンチ４２を形成する。外側半導体層
４６は、例えば単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ４２は表
面４４内にメサ４８ａ、４８ｂおよび４８ｃを構成す
る。トレンチ４２は、後の処理工程で使用するための位
置合わせマークを外側半導体層４６に構成することもで
きる。絶縁膜５０が絶縁体部分５２ａおよび５２ｂを形
成する絶縁材料でトレンチ４２を満たすよう、外側半導
体層４６から外側に絶縁膜５０を形成する。この絶縁膜
５０は、例えば、酸化物、窒化物または他の適当な誘電
材料の組み合わせから構成できる。この誘電材料は従来
の適当な処理技術、例えば窒化処理を用いて処理でき
る。次に、絶縁膜６０を矢印５４の方向に外側半導体層
４６に向かってエッチバックする。半導体層４６から外
側にＭＯＳデバイスのゲート絶縁膜５５を形成する。
【００２３】図２ｂを参照する。メサ４８ｂおよび４８
ａと反対の絶縁膜５０から外側に、バックゲート５８お
よび６０をそれぞれに形成する。バックゲート５８およ
び６０は、例えば金属、導電性になるようドープされた
多結晶シリコンまたは他の適当な導電性材料から構成で
きる。次に、絶縁膜５０およびバックゲート５８および
６０から外側に絶縁膜６２を形成する。この絶縁膜６２
は例えば酸化物、窒化物または他の適当な誘電材料また
は誘電材料の組み合わせから構成できる。次に、絶縁膜
６２を平坦化する。
ａと反対の絶縁膜５０から外側に、バックゲート５８お
よび６０をそれぞれに形成する。バックゲート５８およ
び６０は、例えば金属、導電性になるようドープされた
多結晶シリコンまたは他の適当な導電性材料から構成で
きる。次に、絶縁膜５０およびバックゲート５８および
６０から外側に絶縁膜６２を形成する。この絶縁膜６２
は例えば酸化物、窒化物または他の適当な誘電材料また
は誘電材料の組み合わせから構成できる。次に、絶縁膜
６２を平坦化する。
【００２４】図２ｃおよび２ｄを参照する。従来のフォ
トリソグラフィ技術およびエッチング技術を用いて、絶
縁膜６２および５２内に接続トレンチ６４をエッチング
する。埋め込み導線６６が接続トレンチ６４を満たすよ
うに、絶縁膜６２から外側に埋め込み導線６６を形成す
る。埋め込み導線６６は、例えば金属、導電性となるよ
うにドープされた多結晶シリコンまたは他の適当な導電
性材料から構成できる。
トリソグラフィ技術およびエッチング技術を用いて、絶
縁膜６２および５２内に接続トレンチ６４をエッチング
する。埋め込み導線６６が接続トレンチ６４を満たすよ
うに、絶縁膜６２から外側に埋め込み導線６６を形成す
る。埋め込み導線６６は、例えば金属、導電性となるよ
うにドープされた多結晶シリコンまたは他の適当な導電
性材料から構成できる。
【００２５】次に図２ｅを参照する。埋め込み導線６６
および絶縁膜６２から外側に絶縁膜６８を形成する。こ
の絶縁膜は、例えば酸化物、窒化物または他の適当な誘
電材料またはこれら誘電材料の組み合わせから構成でき
る。次に、矢印７０の方向に絶縁膜６８をエッチング
し、平坦化された表面７２を残す。絶縁膜５０、６２お
よび６８、埋め込み導線６６およびバックゲート５８お
よび６０の組み合わせを便宜的に絶縁膜７４と総称す
る。
および絶縁膜６２から外側に絶縁膜６８を形成する。こ
の絶縁膜は、例えば酸化物、窒化物または他の適当な誘
電材料またはこれら誘電材料の組み合わせから構成でき
る。次に、矢印７０の方向に絶縁膜６８をエッチング
し、平坦化された表面７２を残す。絶縁膜５０、６２お
よび６８、埋め込み導線６６およびバックゲート５８お
よび６０の組み合わせを便宜的に絶縁膜７４と総称す
る。
【００２６】図２ｆを参照する。絶縁膜７４が外側半導
体層４６から内側に位置するように、外側半導体層４６
を反転する。基板８０の表面７８から外側に絶縁膜７６
を形成する。基板８０は例えば単結晶シリコンまたは他
の適当な材料から構成できる。絶縁膜７６は、他の酸化
物、窒化物または他の適当な誘電材料またはこれら誘電
材料の組み合わせから構成できる。絶縁膜７６を平坦化
し、平坦化された表面８２を残す。次に適当な温度およ
び圧力で、平坦化された表面８２を平坦化された表面７
２に接触させ、絶縁膜７４と７６を共に接合する。
体層４６から内側に位置するように、外側半導体層４６
を反転する。基板８０の表面７８から外側に絶縁膜７６
を形成する。基板８０は例えば単結晶シリコンまたは他
の適当な材料から構成できる。絶縁膜７６は、他の酸化
物、窒化物または他の適当な誘電材料またはこれら誘電
材料の組み合わせから構成できる。絶縁膜７６を平坦化
し、平坦化された表面８２を残す。次に適当な温度およ
び圧力で、平坦化された表面８２を平坦化された表面７
２に接触させ、絶縁膜７４と７６を共に接合する。
【００２７】図２ｇを参照する。このように接合された
絶縁膜７４と７６との組み合わせは、外側半導体層４６
と基板８０とを分離する埋め込み絶縁膜８４を形成す
る。化学的プロセスと機械的プロセスとの適当な組み合
わせ、例えば図１ｄを参照して説明したようなプロセス
を用いてアイソレート体部分５２ａおよび５２ｂに達す
るまで、矢印８８の方向に表面４４に向かって外側半導
体層４６の露出面８６をエッチバックする。この程度で
はアイソレート体部分５２ａおよび５２ｂは外側半導体
層４６の残りの部分の深さを制御するための深さマーカ
ーとして作動する。外側半導体層４６をエッチバックし
た後に残っている外側半導体層４６の部分を、以前これ
らを支持していた半導体材料を除いた後でも、便宜的に
メサ４８ａ、４８ｂおよび４８ｃと一貫して称すること
にする。メサ４８ａ、４８ｂおよび４８ｃの損傷部分
は、例えば酸化技術を含む従来プロセスにより除去でき
る。更にメサ４８ａ、４８ｂおよび４８ｃは選択的な薄
膜化技術を含む従来のプロセスにより、より均一にでき
る。
絶縁膜７４と７６との組み合わせは、外側半導体層４６
と基板８０とを分離する埋め込み絶縁膜８４を形成す
る。化学的プロセスと機械的プロセスとの適当な組み合
わせ、例えば図１ｄを参照して説明したようなプロセス
を用いてアイソレート体部分５２ａおよび５２ｂに達す
るまで、矢印８８の方向に表面４４に向かって外側半導
体層４６の露出面８６をエッチバックする。この程度で
はアイソレート体部分５２ａおよび５２ｂは外側半導体
層４６の残りの部分の深さを制御するための深さマーカ
ーとして作動する。外側半導体層４６をエッチバックし
た後に残っている外側半導体層４６の部分を、以前これ
らを支持していた半導体材料を除いた後でも、便宜的に
メサ４８ａ、４８ｂおよび４８ｃと一貫して称すること
にする。メサ４８ａ、４８ｂおよび４８ｃの損傷部分
は、例えば酸化技術を含む従来プロセスにより除去でき
る。更にメサ４８ａ、４８ｂおよび４８ｃは選択的な薄
膜化技術を含む従来のプロセスにより、より均一にでき
る。
【００２８】図２ｈは、ＳＯＩデバイスセグメント４０
の横断面構造を示す。公知のプロセスを用いてメサ４８
ｂに第１半導体部品９０を製造する。この第１半導体部
品９０は、例えば第１ＭＯＳトランジスタを構成でき
る。公知のプロセスを用いてメサ４８Ｃに第２半導体部
品９２を製造する。この第２半導体部品９２は、例えば
第２ＭＯＳトランジスタを構成できる。外側半導体層４
６の表面４４にエッチングされた位置合わせマークを用
いて、第１および第２半導体部品９０および９２を埋め
込み導線６６およびバックゲート５８とを位置合わせす
るのに使用できる。
の横断面構造を示す。公知のプロセスを用いてメサ４８
ｂに第１半導体部品９０を製造する。この第１半導体部
品９０は、例えば第１ＭＯＳトランジスタを構成でき
る。公知のプロセスを用いてメサ４８Ｃに第２半導体部
品９２を製造する。この第２半導体部品９２は、例えば
第２ＭＯＳトランジスタを構成できる。外側半導体層４
６の表面４４にエッチングされた位置合わせマークを用
いて、第１および第２半導体部品９０および９２を埋め
込み導線６６およびバックゲート５８とを位置合わせす
るのに使用できる。
【００２９】図２ａ〜２ｈに埋め込み導線を形成するた
めの工程の特定シーケンスを示したが、このシーケンス
は何ら限定的なものではない。埋め込み導線の形成にあ
ったては、トレンチ深さマーカーの有効性を低下するこ
となく、ゲート形成を含む適当な集積回路技術およびシ
ーケンスを使用することができる。埋め込みゲートおよ
び埋め込み導線形成の所定レベルを深さトレンチマーカ
ーに一致できるので、これらをメサパターンの一つの位
置合わせ許容度内で形成できる。
めの工程の特定シーケンスを示したが、このシーケンス
は何ら限定的なものではない。埋め込み導線の形成にあ
ったては、トレンチ深さマーカーの有効性を低下するこ
となく、ゲート形成を含む適当な集積回路技術およびシ
ーケンスを使用することができる。埋め込みゲートおよ
び埋め込み導線形成の所定レベルを深さトレンチマーカ
ーに一致できるので、これらをメサパターンの一つの位
置合わせ許容度内で形成できる。
【００３０】図３ａ〜３ｆは本発明の要旨に係わるＳＯ
Ｉデバイスを製造するための処理工程を示す。ＳＯＩデ
バイスセグメントの全体を番号１００で示す。図３ａを
参照すると、従来のフォトリソグラフィ技術およびエッ
チング技術を用いて、外側半導体層１０６の表面１０４
内にトレンチ１０２をエッチングする。外側半導体層１
０６は、例えは単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ１０２は
後の処理工程で用いられる位置合わせマーカーを外側半
導体層１０６内に画定することもできる。外側半導体層
１０６およびトレンチ１０２の表面１０４をカバーする
ように、外側半導体層１０６から外側に酸化層１１０を
形成する。酸化層１１０から外側に第２の絶縁膜１１２
を形成する。この絶縁膜１１２は、例えば異なる値にド
ープされた酸化物、例えばフォスフォシリケートガラス
（ＰＳＧ）から構成できる。薄く成長された酸化物の層
と、厚く堆積されたＰＳＧ層の組み合わせは、核科学に
関するＩＥＥＥ会報、第ＮＳ−３２巻、１９８５年、第
３８６５〜３９７４ページのＫ．カザマ外による論文
「ＭＯＳ ＬＳＩデバイスのアイソレーションのための
放射線に対するエラー発生特性絶縁体」に、放射線に対
する優れたエラー発生特性を有することが示されてい
る。誘電体保全性を改善するために、二重誘電体を使用
することもできる。
Ｉデバイスを製造するための処理工程を示す。ＳＯＩデ
バイスセグメントの全体を番号１００で示す。図３ａを
参照すると、従来のフォトリソグラフィ技術およびエッ
チング技術を用いて、外側半導体層１０６の表面１０４
内にトレンチ１０２をエッチングする。外側半導体層１
０６は、例えは単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ１０２は
後の処理工程で用いられる位置合わせマーカーを外側半
導体層１０６内に画定することもできる。外側半導体層
１０６およびトレンチ１０２の表面１０４をカバーする
ように、外側半導体層１０６から外側に酸化層１１０を
形成する。酸化層１１０から外側に第２の絶縁膜１１２
を形成する。この絶縁膜１１２は、例えば異なる値にド
ープされた酸化物、例えばフォスフォシリケートガラス
（ＰＳＧ）から構成できる。薄く成長された酸化物の層
と、厚く堆積されたＰＳＧ層の組み合わせは、核科学に
関するＩＥＥＥ会報、第ＮＳ−３２巻、１９８５年、第
３８６５〜３９７４ページのＫ．カザマ外による論文
「ＭＯＳ ＬＳＩデバイスのアイソレーションのための
放射線に対するエラー発生特性絶縁体」に、放射線に対
する優れたエラー発生特性を有することが示されてい
る。誘電体保全性を改善するために、二重誘電体を使用
することもできる。
【００３１】図３ｂを参照する。第２絶縁膜１１２から
外側に、多結晶シリコン層１１４を形成する。この多結
晶シリコン称１１４を導電性となるようにドープする。
酸化層１１０に達するまで、公知のプロセスを用いて矢
印１１６の方向に多結晶シリコン層１１４をエッチング
する。また任意に第２絶縁層１１２をエッチングしない
でおくこともできる。
外側に、多結晶シリコン層１１４を形成する。この多結
晶シリコン称１１４を導電性となるようにドープする。
酸化層１１０に達するまで、公知のプロセスを用いて矢
印１１６の方向に多結晶シリコン層１１４をエッチング
する。また任意に第２絶縁層１１２をエッチングしない
でおくこともできる。
【００３２】図３ｃを参照する。多結晶シリコン層１１
４の残りの部分は、多結晶シリコン体部分１１８を構成
する。メサ１０８ａ、１０８ｂおよび１０８ｃはアイソ
レート体部分１２０ａおよび１２０ｂによって分離され
る。アイソレート体部分１２０ａおよび１２０ｂは、酸
化膜１１０、第２誘電体層１１２および多結晶シリコン
体部分１１８から成る。
４の残りの部分は、多結晶シリコン体部分１１８を構成
する。メサ１０８ａ、１０８ｂおよび１０８ｃはアイソ
レート体部分１２０ａおよび１２０ｂによって分離され
る。アイソレート体部分１２０ａおよび１２０ｂは、酸
化膜１１０、第２誘電体層１１２および多結晶シリコン
体部分１１８から成る。
【００３３】図３ｂを参照する。酸化膜１１０およびア
イソレート体部分１２０ａおよび１２０ｂから外側に第
３絶縁膜１２２を形成する。第３絶縁膜１２２から外側
に第４絶縁膜１２４を形成する。次に、第４絶縁膜１２
４を平坦化した表面１２６を残す。酸化膜１１０、アイ
ソレート体部分１２０ａおよび１２０ｂ、第３絶縁膜１
２２および第４絶縁膜１２４の組み合わせを便宜的に絶
縁膜１２８と総称する。
イソレート体部分１２０ａおよび１２０ｂから外側に第
３絶縁膜１２２を形成する。第３絶縁膜１２２から外側
に第４絶縁膜１２４を形成する。次に、第４絶縁膜１２
４を平坦化した表面１２６を残す。酸化膜１１０、アイ
ソレート体部分１２０ａおよび１２０ｂ、第３絶縁膜１
２２および第４絶縁膜１２４の組み合わせを便宜的に絶
縁膜１２８と総称する。
【００３４】図３２を参照する。絶縁膜１２８が外側半
導体層１０６から内側に位置するように、外側半導体層
１０６を反転する。基板１３２から外側に絶縁膜１３０
を形成する。基板１３２は例えば単結晶シリコンまたは
他の適当な材料から構成できる。絶縁膜１３０は、例え
ば酸化物、窒化物または他の適当な絶縁材料または絶縁
材料の組み合わせから構成できる。絶縁膜１３０を平坦
化した表面１３４を残す。平坦化した表面１２６と、平
坦化した表面１３４とを、適当な温度および圧力で接触
させ、絶縁膜１２８と１３０とを接合する。絶縁膜１２
８と１３０との接合された組み合わせは、外側半導体層
１０６と基板１３２とを分離する埋め込み絶縁膜１３６
を形成する。化学的プロセスと機械的プロセスとの適当
な組み合わせ、例えば図１ｄを参照して説明したような
プロセスを用いて絶縁体部分１２０ａおよび１２０ｂに
達するまで、矢印１４０の示す方向に絶縁膜１３６に向
かって外側半導体層１０６の露出面１３８をエッチバッ
クする。この程度では、アイソレート体部分１２０ａお
よび１２０ｂは外側半導体層１０６の残りの部分の深さ
を制御するための深さマーカーとして働く。図３ｆに示
した外側半導体層１０６の残った部分のことを、これら
部分を以前支持していた半導体材料を取り除いた後で
も、便宜的に一貫してメサ１０８ａ、１０８ｂおよび１
０８ｃと称することにする。メサ１０８ａ、１０８ｂお
よび１０８ｃの破壊された部分を、例えば酸化技術を含
む従来のプロセスによって取り除くことができる。更に
メサ１０８ａ、１０８ｂ、１０８ｃは、例えば選択的薄
膜化技術を含む従来のプロセスにより、より均一にでき
る。
導体層１０６から内側に位置するように、外側半導体層
１０６を反転する。基板１３２から外側に絶縁膜１３０
を形成する。基板１３２は例えば単結晶シリコンまたは
他の適当な材料から構成できる。絶縁膜１３０は、例え
ば酸化物、窒化物または他の適当な絶縁材料または絶縁
材料の組み合わせから構成できる。絶縁膜１３０を平坦
化した表面１３４を残す。平坦化した表面１２６と、平
坦化した表面１３４とを、適当な温度および圧力で接触
させ、絶縁膜１２８と１３０とを接合する。絶縁膜１２
８と１３０との接合された組み合わせは、外側半導体層
１０６と基板１３２とを分離する埋め込み絶縁膜１３６
を形成する。化学的プロセスと機械的プロセスとの適当
な組み合わせ、例えば図１ｄを参照して説明したような
プロセスを用いて絶縁体部分１２０ａおよび１２０ｂに
達するまで、矢印１４０の示す方向に絶縁膜１３６に向
かって外側半導体層１０６の露出面１３８をエッチバッ
クする。この程度では、アイソレート体部分１２０ａお
よび１２０ｂは外側半導体層１０６の残りの部分の深さ
を制御するための深さマーカーとして働く。図３ｆに示
した外側半導体層１０６の残った部分のことを、これら
部分を以前支持していた半導体材料を取り除いた後で
も、便宜的に一貫してメサ１０８ａ、１０８ｂおよび１
０８ｃと称することにする。メサ１０８ａ、１０８ｂお
よび１０８ｃの破壊された部分を、例えば酸化技術を含
む従来のプロセスによって取り除くことができる。更に
メサ１０８ａ、１０８ｂ、１０８ｃは、例えば選択的薄
膜化技術を含む従来のプロセスにより、より均一にでき
る。
【００３５】作動中、ＳＯＩデバイスセグメント１００
は、高放射線環境下でも有効である。アイソレート体部
分１２０ａおよび１２０ｂはメサ１０８ａ、１０８ｂお
よび１０８ｃ内、およびこれらの間の放射線で誘導され
る導通を防止する。
は、高放射線環境下でも有効である。アイソレート体部
分１２０ａおよび１２０ｂはメサ１０８ａ、１０８ｂお
よび１０８ｃ内、およびこれらの間の放射線で誘導され
る導通を防止する。
【００３６】図４ａ〜４ｄは本発明の要旨に係わるＳＯ
Ｉデバイスを製造するための処理工程を示す。ＳＯＩデ
バイスセグメントの全体を参照番号１５０で示す。図４
ａを参照すると、従来のフォトリソグラフィ技術および
エッチング技術を用いて、外側半導体層１５６の表面１
５４にトレンチ１５２をエッチングする。外側半導体層
１５６は例えば単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ１５２は
メサ１５８および１６０を画定する。これらトレンチ１
５２は、後の処理工程で使用される位置合わせマーカー
を外側半導体層１５６に画定することもできる。メサ１
６０は従来のフォトリソグラフィ技術および酸化技術を
用いてメサ１６０から外側に絶縁膜１６２を選択的に成
長することにより薄くされる。
Ｉデバイスを製造するための処理工程を示す。ＳＯＩデ
バイスセグメントの全体を参照番号１５０で示す。図４
ａを参照すると、従来のフォトリソグラフィ技術および
エッチング技術を用いて、外側半導体層１５６の表面１
５４にトレンチ１５２をエッチングする。外側半導体層
１５６は例えば単結晶シリコンまたは半導体の性質を有
する他の適当な材料から構成できる。トレンチ１５２は
メサ１５８および１６０を画定する。これらトレンチ１
５２は、後の処理工程で使用される位置合わせマーカー
を外側半導体層１５６に画定することもできる。メサ１
６０は従来のフォトリソグラフィ技術および酸化技術を
用いてメサ１６０から外側に絶縁膜１６２を選択的に成
長することにより薄くされる。
【００３７】図４ｂを参照する。絶縁膜１６４がアイソ
レート体部分１６６を形成する絶縁材料によりトレンチ
１５２を満たすように、外側半導体層１５６から外側に
絶縁膜１６４を形成する。この絶縁膜１６４は、例えば
酸化物、窒化物または適当な誘電材料または誘電材料の
組み合わせから構成できる。この誘電材料は適当な従来
の処理技術、例えば窒化技術により処理することもでき
る。次に絶縁膜１６４を平坦化し、平坦化した表面１６
８を残す。
レート体部分１６６を形成する絶縁材料によりトレンチ
１５２を満たすように、外側半導体層１５６から外側に
絶縁膜１６４を形成する。この絶縁膜１６４は、例えば
酸化物、窒化物または適当な誘電材料または誘電材料の
組み合わせから構成できる。この誘電材料は適当な従来
の処理技術、例えば窒化技術により処理することもでき
る。次に絶縁膜１６４を平坦化し、平坦化した表面１６
８を残す。
【００３８】次に図４ｃを参照する。外側半導体層１５
６から内側に絶縁膜１６４が位置するように、外側半導
体層１５６を反転する。基板１７２から外側に絶縁膜１
７０を形成する。基板１７２は、例えば単結晶シリコン
または他の適当な材料から構成できる。絶縁膜１７０
は、例えば酸化物、窒化物または他の適当な誘電材料ま
たはこれら誘電材料の組み合わせから構成できる。絶縁
膜１７０を平坦化し、平坦化した表面１７４を残す。平
坦化した表面１７４と平坦化した表面１６８を適当な温
度および圧力で接触させ、絶縁膜１７０と１６４とを接
合する。このように接合された絶縁膜１６４と１７０と
の組み合わせは、外側半導体層１５６と基板１７２とを
分離する埋め込み絶縁膜１７６を形成する。化学的プロ
セスと機械的プロセスとの適当な組み合わせ、例えば図
１ｄを参照して説明したようなプロセスを用い、絶縁体
部分１６６に達するまで、矢印１８０の示す方向に外側
半導体層１５６の露出面１７８をエッチバックする。こ
の程度では、アイソレート体部分１６６は外側半導体層
１５６の残りの部分の深さを制御する深さマーカーとし
て働く。外側半導体層１５６の残ったの部分のことを、
これら部分を支持している半導体材料を除いた後でも、
便宜的に一貫してメサ１５８および１６０と称すること
にする。メサ１５８および１６０の破壊された部分は、
例えば酸化技術を含む従来プロセスにより除くことがで
きる。更にこれらメサ１５８および１６０は、例えば選
択的薄膜化プロセスを含む従来プロセスにより、より均
一にできる。
６から内側に絶縁膜１６４が位置するように、外側半導
体層１５６を反転する。基板１７２から外側に絶縁膜１
７０を形成する。基板１７２は、例えば単結晶シリコン
または他の適当な材料から構成できる。絶縁膜１７０
は、例えば酸化物、窒化物または他の適当な誘電材料ま
たはこれら誘電材料の組み合わせから構成できる。絶縁
膜１７０を平坦化し、平坦化した表面１７４を残す。平
坦化した表面１７４と平坦化した表面１６８を適当な温
度および圧力で接触させ、絶縁膜１７０と１６４とを接
合する。このように接合された絶縁膜１６４と１７０と
の組み合わせは、外側半導体層１５６と基板１７２とを
分離する埋め込み絶縁膜１７６を形成する。化学的プロ
セスと機械的プロセスとの適当な組み合わせ、例えば図
１ｄを参照して説明したようなプロセスを用い、絶縁体
部分１６６に達するまで、矢印１８０の示す方向に外側
半導体層１５６の露出面１７８をエッチバックする。こ
の程度では、アイソレート体部分１６６は外側半導体層
１５６の残りの部分の深さを制御する深さマーカーとし
て働く。外側半導体層１５６の残ったの部分のことを、
これら部分を支持している半導体材料を除いた後でも、
便宜的に一貫してメサ１５８および１６０と称すること
にする。メサ１５８および１６０の破壊された部分は、
例えば酸化技術を含む従来プロセスにより除くことがで
きる。更にこれらメサ１５８および１６０は、例えば選
択的薄膜化プロセスを含む従来プロセスにより、より均
一にできる。
【００３９】図４ｄはＳＯＩデバイスセグメント１５０
の横断面構造を示す。メサ１６０には公知のプロセスを
使ってＭＯＳトランジスタ１８２を製造し、メサ１５８
に公知のプロセスに従ってバイポーラトランジスタ１８
４を製造する。メサ１５８および１６０には多数の半導
体部品を製造できると解すべきである。ＭＯＳトランジ
スタ１８２およびバイポーラトランジスタ１８４を形成
するのに使用されるプロセスのステップは、接合前に外
側半導体層１５６に形成された位置合わせマークを使用
できる。
の横断面構造を示す。メサ１６０には公知のプロセスを
使ってＭＯＳトランジスタ１８２を製造し、メサ１５８
に公知のプロセスに従ってバイポーラトランジスタ１８
４を製造する。メサ１５８および１６０には多数の半導
体部品を製造できると解すべきである。ＭＯＳトランジ
スタ１８２およびバイポーラトランジスタ１８４を形成
するのに使用されるプロセスのステップは、接合前に外
側半導体層１５６に形成された位置合わせマークを使用
できる。
【００４０】本発明の重要な技術的利点は、ＳＯＩデバ
イスセグメント１５０のメサ１５８および１６０は厚み
が異なり、表面がほぼ平坦状となり、単一の集積半導体
デバイス内にバイポーラおよびＭＯＳ技術を使用する製
造が可能となることである。メサ１５８は図２ａ〜２ｈ
を参照して説明した技術を用いてメサ１６０と相互に接
続できる。
イスセグメント１５０のメサ１５８および１６０は厚み
が異なり、表面がほぼ平坦状となり、単一の集積半導体
デバイス内にバイポーラおよびＭＯＳ技術を使用する製
造が可能となることである。メサ１５８は図２ａ〜２ｈ
を参照して説明した技術を用いてメサ１６０と相互に接
続できる。
【００４１】図５ａ〜５ｄは本発明の要旨に従ったＳＯ
Ｉデバイスを製造するための処理ステップを示す。ＳＯ
Ｉデバイスセグメントの全体は参照番号２００で示され
ている。図５ａを参照すると、従来のフォトリソグラフ
ィおよびエッチング技術を用いて、外側半導体層２０６
の表面２０４にトレンチ２０２をエッチングする。外側
半導体層２０６は、例えば単結晶シリコンまたは半導体
の性質を有する他の適当な材料から構成できる。トレン
チ２０２はメサ２０８および２１０を構成し、トレンチ
２０２は後の処理工程で使用できる位置合わせマークを
外側半導体層２０６に画定することもできる。メサ２１
０の領域は従来のフォトリソグラフィ技術および酸化技
術を使用することにより、メサ２１０上に絶縁膜２１２
を選択的に成長させることにより薄膜状にされる。
Ｉデバイスを製造するための処理ステップを示す。ＳＯ
Ｉデバイスセグメントの全体は参照番号２００で示され
ている。図５ａを参照すると、従来のフォトリソグラフ
ィおよびエッチング技術を用いて、外側半導体層２０６
の表面２０４にトレンチ２０２をエッチングする。外側
半導体層２０６は、例えば単結晶シリコンまたは半導体
の性質を有する他の適当な材料から構成できる。トレン
チ２０２はメサ２０８および２１０を構成し、トレンチ
２０２は後の処理工程で使用できる位置合わせマークを
外側半導体層２０６に画定することもできる。メサ２１
０の領域は従来のフォトリソグラフィ技術および酸化技
術を使用することにより、メサ２１０上に絶縁膜２１２
を選択的に成長させることにより薄膜状にされる。
【００４２】図５ｂを参照する。絶縁膜２１４が絶縁体
部分２１６ａ、２１６ｂおよび２１６ｃを形成する絶縁
材料によりトレンチ２０２を満たすよう、外側半導体層
２０６から外側に絶縁膜２１４を形成する。この絶縁膜
２１４は例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。誘電材
料は従来の適当な処理技術例えば窒化処理により処理で
きる。絶縁膜２１４は平坦化され、平坦化された表面２
１８を残す。
部分２１６ａ、２１６ｂおよび２１６ｃを形成する絶縁
材料によりトレンチ２０２を満たすよう、外側半導体層
２０６から外側に絶縁膜２１４を形成する。この絶縁膜
２１４は例えば酸化物、窒化物または他の適当な誘電材
料または誘電材料の組み合わせから構成できる。誘電材
料は従来の適当な処理技術例えば窒化処理により処理で
きる。絶縁膜２１４は平坦化され、平坦化された表面２
１８を残す。
【００４３】図５ｃを参照する。外側半導体層２０６か
ら内側に絶縁膜２１４が位置するように、外側半導体層
２０６を反転する。基板２２２から外側に絶縁膜２２０
を形成する。絶縁膜２２０を平坦化し、平坦化された表
面２２４を残す。平坦化された表面２２４と２１８を適
当な温度および圧力で接触し、絶縁膜２２０と２１４を
互いに接合する。こうして接合された絶縁膜２２０と２
１４との組み合わせは外側半導体層２０６と基板２２２
とを分離する埋め込み絶縁膜２２６を形成する。外側半
導体層２０６の露出面２３０は化学的プロセスおよび機
械的プロセスの適当な組み合わせ、例えば図１ｄを参照
して説明したプロセスを用いて、絶縁体部分２１６ａ、
２１６ｂおよび２１６ｃに達するまで、矢印２３０の示
す方向に埋め込み絶縁膜２２６に向かってエッチバック
する。この程度では、アイソレート体部分２１６ａ、２
１６ｂおよび２１６ｃは外側半導体層２０６の残った部
分の深さを制御する深さマーカーとして働く。外側半導
体層２０６の残った部分のことを、これら部分を支持し
ている半導体材料を取り除いた後でも、便宜的に一貫し
てメサ２０８および２１０と称することにする。メサ２
０８および２１０の破壊された部分は、例えば酸化技術
を含む従来プロセスにより除去できる。更にメサ２０８
および２１０は、例えば選択的薄膜化技術を含む従来プ
ロセスにより、より均一にできる。
ら内側に絶縁膜２１４が位置するように、外側半導体層
２０６を反転する。基板２２２から外側に絶縁膜２２０
を形成する。絶縁膜２２０を平坦化し、平坦化された表
面２２４を残す。平坦化された表面２２４と２１８を適
当な温度および圧力で接触し、絶縁膜２２０と２１４を
互いに接合する。こうして接合された絶縁膜２２０と２
１４との組み合わせは外側半導体層２０６と基板２２２
とを分離する埋め込み絶縁膜２２６を形成する。外側半
導体層２０６の露出面２３０は化学的プロセスおよび機
械的プロセスの適当な組み合わせ、例えば図１ｄを参照
して説明したプロセスを用いて、絶縁体部分２１６ａ、
２１６ｂおよび２１６ｃに達するまで、矢印２３０の示
す方向に埋め込み絶縁膜２２６に向かってエッチバック
する。この程度では、アイソレート体部分２１６ａ、２
１６ｂおよび２１６ｃは外側半導体層２０６の残った部
分の深さを制御する深さマーカーとして働く。外側半導
体層２０６の残った部分のことを、これら部分を支持し
ている半導体材料を取り除いた後でも、便宜的に一貫し
てメサ２０８および２１０と称することにする。メサ２
０８および２１０の破壊された部分は、例えば酸化技術
を含む従来プロセスにより除去できる。更にメサ２０８
および２１０は、例えば選択的薄膜化技術を含む従来プ
ロセスにより、より均一にできる。
【００４４】図５ｄはＳＯＩデバイスセグメント２００
の横断面構造を示す。メサ２１０には公知のプロセスを
使ってＭＯＳトランジスタ２３２を製造する。絶縁膜２
１２の直接反対側のメサ２１０から外側にゲート２３４
が位置するようにＭＯＳトランジスタ２３２を製造す
る。メサ２１０にＭＯＳトランジスタ２３２を形成する
のに使用できるプロセスの工程では、接合前に外側半導
体層２０６に形成された位置合わせマークを使用でき
る。
の横断面構造を示す。メサ２１０には公知のプロセスを
使ってＭＯＳトランジスタ２３２を製造する。絶縁膜２
１２の直接反対側のメサ２１０から外側にゲート２３４
が位置するようにＭＯＳトランジスタ２３２を製造す
る。メサ２１０にＭＯＳトランジスタ２３２を形成する
のに使用できるプロセスの工程では、接合前に外側半導
体層２０６に形成された位置合わせマークを使用でき
る。
【００４５】本発明の技術的な利点は、従来のＭＯＳデ
バイスのチャンネルよりも、より容易に細くできる細い
チャンネル２３１を有するＭＯＳデバイスを製造できる
ことである。本発明の別の技術的な利点は、深いソース
領域２３８および深いドレイン領域２４０を有するＭＯ
Ｓトランジスタ２３２を製造できることである。深いソ
ース領域２３６および深いドレイン領域２４０は、コン
ダクタンスを大きくし、導電性相互接続部と良好に接触
し易い領域となる。
バイスのチャンネルよりも、より容易に細くできる細い
チャンネル２３１を有するＭＯＳデバイスを製造できる
ことである。本発明の別の技術的な利点は、深いソース
領域２３８および深いドレイン領域２４０を有するＭＯ
Ｓトランジスタ２３２を製造できることである。深いソ
ース領域２３６および深いドレイン領域２４０は、コン
ダクタンスを大きくし、導電性相互接続部と良好に接触
し易い領域となる。
【００４６】図６ａ〜６ｄは本発明に係わるＳＯＩデバ
イスを製造するための処理工程を示す。ＳＯＩデバイス
セグメントの全体は参照番号２５０で示されている。図
６ａを参照すると、従来のフォトリソグラフィ技術およ
びエッチング技術を用いて、外側半導体層２５６の表面
２５４にトレンチ２５２をエッチングする。外側半導体
層２５６は、例えば単結晶シリコンまたは半導体の性質
を有する他の適当な材料から構成できる。トレンチ２５
２は表面２５４にメサ２５８および２６０を構成し、ト
レンチ２５２は後の処理工程で使用できる位置合わせマ
ークを外側半導体層２５６に画定することもできる。従
来のフォトリソグラフィ技術およびエッチング技術を用
いてメサ２６０にトレンチ２６２をエッチングする。ト
レンチ２６２から外側に絶縁膜２６４を形成する。
イスを製造するための処理工程を示す。ＳＯＩデバイス
セグメントの全体は参照番号２５０で示されている。図
６ａを参照すると、従来のフォトリソグラフィ技術およ
びエッチング技術を用いて、外側半導体層２５６の表面
２５４にトレンチ２５２をエッチングする。外側半導体
層２５６は、例えば単結晶シリコンまたは半導体の性質
を有する他の適当な材料から構成できる。トレンチ２５
２は表面２５４にメサ２５８および２６０を構成し、ト
レンチ２５２は後の処理工程で使用できる位置合わせマ
ークを外側半導体層２５６に画定することもできる。従
来のフォトリソグラフィ技術およびエッチング技術を用
いてメサ２６０にトレンチ２６２をエッチングする。ト
レンチ２６２から外側に絶縁膜２６４を形成する。
【００４７】図６ｂを参照する。従来のフォトリソグラ
フィ技術およびエッチング技術を用いて、絶縁膜２６４
から外側にバックゲート２６６を堆積する。バックゲー
ト２６６は例えば金属、導電性となるようドープされた
多結晶シリコンまたは他の適当な導電性材料から構成で
きる。
フィ技術およびエッチング技術を用いて、絶縁膜２６４
から外側にバックゲート２６６を堆積する。バックゲー
ト２６６は例えば金属、導電性となるようドープされた
多結晶シリコンまたは他の適当な導電性材料から構成で
きる。
【００４８】図６ｃを参照する。絶縁膜２６８は絶縁体
部分２７０ａ、２７０ｂおよび２７０ｃを形成する絶縁
材料によりトレンチ２５２を満たすよう、外側半導体層
２５６から外側に、絶縁膜２５８を形成する。絶縁膜２
６８を平坦化し、平坦化した表面２７２を残す。
部分２７０ａ、２７０ｂおよび２７０ｃを形成する絶縁
材料によりトレンチ２５２を満たすよう、外側半導体層
２５６から外側に、絶縁膜２５８を形成する。絶縁膜２
６８を平坦化し、平坦化した表面２７２を残す。
【００４９】図６ｄを参照する。外側半導体層２５６か
ら内側に絶縁膜２６８が位置するように、外側半導体層
２５６を反転する。基板２７６から外側に絶縁膜２７４
を形成する。基板２７６は例えば単結晶シリコンまたは
他の適当な材料から構成できる。次に絶縁膜２７４を平
坦化し、平坦化された表面２７８を残す。平坦化された
表面２７８と２７２を適当な温度および圧力で接触さ
せ、絶縁膜２７４と２６８とを互いに接合する。こうし
て接合された絶縁膜２６８と２７４との組み合わせは外
側半導体層２５６と基板２７６とを分離する埋め込み絶
縁膜２８０を形成する。化学的プロセスおよび機械的プ
ロセスの適当な組み合わせ、例えば図１ｄを参照して説
明したプロセスを用いて、絶縁体部分２７０ａ、２７０
ｂおよび２７０ｃに達するまで、矢印２８４の示す方向
に埋め込み絶縁膜２８０に向かって、露出面２８２をエ
ッチバックする。この程度では、絶縁体部分２７０ａ、
２７０ｂおよび２７０ｃは外側半導体層２５６の残った
部分の深さを制御する深さマーカーとして働く。外側半
導体層２５６の残った部分のことを、これら部分を支持
している半導体材料を取り除いた後でも、便宜的に一貫
してメサ２５８および２６０と祢することにする。メサ
２５８および２６０の破壊された部分は、例えば酸化技
術を含む従来プロセスにより除去できる。更にメサ２５
８および２６０は、例えば選択的薄膜化技術を含む従来
プロセスにより、より均一にできる。
ら内側に絶縁膜２６８が位置するように、外側半導体層
２５６を反転する。基板２７６から外側に絶縁膜２７４
を形成する。基板２７６は例えば単結晶シリコンまたは
他の適当な材料から構成できる。次に絶縁膜２７４を平
坦化し、平坦化された表面２７８を残す。平坦化された
表面２７８と２７２を適当な温度および圧力で接触さ
せ、絶縁膜２７４と２６８とを互いに接合する。こうし
て接合された絶縁膜２６８と２７４との組み合わせは外
側半導体層２５６と基板２７６とを分離する埋め込み絶
縁膜２８０を形成する。化学的プロセスおよび機械的プ
ロセスの適当な組み合わせ、例えば図１ｄを参照して説
明したプロセスを用いて、絶縁体部分２７０ａ、２７０
ｂおよび２７０ｃに達するまで、矢印２８４の示す方向
に埋め込み絶縁膜２８０に向かって、露出面２８２をエ
ッチバックする。この程度では、絶縁体部分２７０ａ、
２７０ｂおよび２７０ｃは外側半導体層２５６の残った
部分の深さを制御する深さマーカーとして働く。外側半
導体層２５６の残った部分のことを、これら部分を支持
している半導体材料を取り除いた後でも、便宜的に一貫
してメサ２５８および２６０と祢することにする。メサ
２５８および２６０の破壊された部分は、例えば酸化技
術を含む従来プロセスにより除去できる。更にメサ２５
８および２６０は、例えば選択的薄膜化技術を含む従来
プロセスにより、より均一にできる。
【００５０】図６ｅはＳＯＩデバイスセグメント２５０
の横断面構造を示す。バックゲート２６６の反対側のメ
サ２６０の外側からＭＯＳデバイス２８６のゲート２８
８が製造されるよう公知のプロセスに従ってメサ２６０
にＭＯＳトランジスタ２８６を製造する。ＭＯＳトラン
ジスタ２８６を形成するのに使用されるプロセスの工程
は、接合前に外側半導体層２５６に形成された位置合わ
せマークを使用できる。
の横断面構造を示す。バックゲート２６６の反対側のメ
サ２６０の外側からＭＯＳデバイス２８６のゲート２８
８が製造されるよう公知のプロセスに従ってメサ２６０
にＭＯＳトランジスタ２８６を製造する。ＭＯＳトラン
ジスタ２８６を形成するのに使用されるプロセスの工程
は、接合前に外側半導体層２５６に形成された位置合わ
せマークを使用できる。
【００５１】作動時にバックゲート２６６はＭＯＳトラ
ンジスタ２８６のチャンネル２９０の別の制御を可能と
する。図２を参照して説明したように、埋め込み相互接
続部はバックゲート２６６に結合し、チャンネル２９０
の空乏を制御できる。図６ｅに示すように、バックゲー
ト２６６はフローティングゲートを構成する。
ンジスタ２８６のチャンネル２９０の別の制御を可能と
する。図２を参照して説明したように、埋め込み相互接
続部はバックゲート２６６に結合し、チャンネル２９０
の空乏を制御できる。図６ｅに示すように、バックゲー
ト２６６はフローティングゲートを構成する。
【００５２】以上で本発明およびその利点を詳細に説明
したが、添付した特許請求の範囲のみにより提示される
発明の精神および範囲から逸脱することなく、種々の変
更、置換および変形が可能であると理解すべきである。
例えば、接合された基板は堆積されたポリシリコン層ま
たは機械的な安定性を与えるのに十分厚い誘電膜と置き
換えできる。上記のように、接合された基板の方法を用
いる場合、単結晶シリコン、誘電膜を有する単結晶シリ
コン、ポリシリコン、誘電膜を有するポリシリコンまた
はサファイアを含む種々の基板材料を使用できる。上記
の場合、誘電材料は種々の材料の多数の層を含むことが
できる。
したが、添付した特許請求の範囲のみにより提示される
発明の精神および範囲から逸脱することなく、種々の変
更、置換および変形が可能であると理解すべきである。
例えば、接合された基板は堆積されたポリシリコン層ま
たは機械的な安定性を与えるのに十分厚い誘電膜と置き
換えできる。上記のように、接合された基板の方法を用
いる場合、単結晶シリコン、誘電膜を有する単結晶シリ
コン、ポリシリコン、誘電膜を有するポリシリコンまた
はサファイアを含む種々の基板材料を使用できる。上記
の場合、誘電材料は種々の材料の多数の層を含むことが
できる。
【００５３】本技術は他の方法と組み合わせて使用でき
る。例えば、化学的プロセスおよび機械的プロセスの組
み合わせを含むエッチング前に機械的な研磨を行うこと
もできる。また、初期の深さストッパーとしてドーパン
トエッチングストッパーを用い、最終深さストッパーと
してトレンチマーカーを用いるように、トレンチマーカ
ーと組み合わせてドーパントエッチングストッパーを使
用できる。また、これとは異なり、トレンチマーカーを
初期深さストッパーとして用い、ドーパントエッチング
ストッパーを最終深さストッパーとして用いることもで
きる。最終的にトレンチマーカーとドーパントエッチン
グストッパーを同じ深さのマーカーを消すために組み合
わせて使用することもできる。以上の説明に関して更に
以下の項を開示する。
る。例えば、化学的プロセスおよび機械的プロセスの組
み合わせを含むエッチング前に機械的な研磨を行うこと
もできる。また、初期の深さストッパーとしてドーパン
トエッチングストッパーを用い、最終深さストッパーと
してトレンチマーカーを用いるように、トレンチマーカ
ーと組み合わせてドーパントエッチングストッパーを使
用できる。また、これとは異なり、トレンチマーカーを
初期深さストッパーとして用い、ドーパントエッチング
ストッパーを最終深さストッパーとして用いることもで
きる。最終的にトレンチマーカーとドーパントエッチン
グストッパーを同じ深さのマーカーを消すために組み合
わせて使用することもできる。以上の説明に関して更に
以下の項を開示する。
【００５４】（１）外側半導体層にトレンチを形成し、
外側半導体層から外側に絶縁膜を形成し、作動面を露出
するように外側半導体層の一部を除去することにより、
所定の厚みのメサを形成する諸工程を備え、作動面が露
出した後にメサはトレンチの所定深さにほぼ等しい厚み
を有するように、トレンチは所定深さを有するように形
成される電子デバイスを形成する方法。
外側半導体層から外側に絶縁膜を形成し、作動面を露出
するように外側半導体層の一部を除去することにより、
所定の厚みのメサを形成する諸工程を備え、作動面が露
出した後にメサはトレンチの所定深さにほぼ等しい厚み
を有するように、トレンチは所定深さを有するように形
成される電子デバイスを形成する方法。
【００５５】（２）基板を形成する工程を更に備えた第
１項記載の方法。
１項記載の方法。
【００５６】（３）基板を形成する工程は絶縁膜の一方
の表面を基板の一方の表面に接触させることにより、絶
縁膜と基板とを接合する工程を備えた第２項記載の方
法。
の表面を基板の一方の表面に接触させることにより、絶
縁膜と基板とを接合する工程を備えた第２項記載の方
法。
【００５７】（４）絶縁膜を形成する工程は外側半導体
層から外側に酸化膜を形成する工程を含む第１項記載の
方法。
層から外側に酸化膜を形成する工程を含む第１項記載の
方法。
【００５８】（５）酸化膜を形成する工程は酸化膜を窒
化する工程を含む第４項記載の方法。
化する工程を含む第４項記載の方法。
【００５９】（６）絶縁膜を形成する工程は多数の高さ
の絶縁膜を形成する工程を含む第１項記載の方法。
の絶縁膜を形成する工程を含む第１項記載の方法。
【００６０】（７）メサを形成する工程は化学的プロセ
スと機械的プロセスの組み合わせを用いることにより、
外側半導体層の露出面をエッチングすることにより外側
半導体層の一部を除去し、作動表面を露出させる工程を
含む第１項記載の方法。
スと機械的プロセスの組み合わせを用いることにより、
外側半導体層の露出面をエッチングすることにより外側
半導体層の一部を除去し、作動表面を露出させる工程を
含む第１項記載の方法。
【００６１】（８）メサを形成する工程の後に、作動表
面から損傷した半導体材料を除去する工程を更に含む第
１項記載の方法。
面から損傷した半導体材料を除去する工程を更に含む第
１項記載の方法。
【００６２】（９）メサがほぼ均一な表面を含むように
メサを形成する工程の後にメサの選択された部分を薄く
する工程を更に含む第１項記載の方法。
メサを形成する工程の後にメサの選択された部分を薄く
する工程を更に含む第１項記載の方法。
【００６３】（１０）外側半導体層から内側に配置さ
れ、絶縁膜を貫通し、メサ内に製造された半導体部品に
接続するよう作動できる埋め込み導線を形成するための
工程を更に含む第１項記載の方法。
れ、絶縁膜を貫通し、メサ内に製造された半導体部品に
接続するよう作動できる埋め込み導線を形成するための
工程を更に含む第１項記載の方法。
【００６４】（１１）外側半導体層内に複数のメサを構
成し、かつこれらを絶縁するようトレンチを形成し、外
側半導体層から外側に絶縁膜を形成し、絶縁膜表面と基
板表面とを接触させて絶縁膜と基板とを接合し、作動表
面を露出するよう外側半導体層の一部を除去する工程を
備え、作動表面を露出した後にメサがトレンチの所定深
さにほぼ等しい厚みを有するように、トレンチを所定深
さまでに形成するＳＯＩデバイスを形成する方法。
成し、かつこれらを絶縁するようトレンチを形成し、外
側半導体層から外側に絶縁膜を形成し、絶縁膜表面と基
板表面とを接触させて絶縁膜と基板とを接合し、作動表
面を露出するよう外側半導体層の一部を除去する工程を
備え、作動表面を露出した後にメサがトレンチの所定深
さにほぼ等しい厚みを有するように、トレンチを所定深
さまでに形成するＳＯＩデバイスを形成する方法。
【００６５】（１２）絶縁膜を形成する前記工程は、外
側半導体層から外側に酸化膜を形成し、酸化膜から外側
に第２の絶縁膜を形成する工程を備える第１１項記載の
方法。
側半導体層から外側に酸化膜を形成し、酸化膜から外側
に第２の絶縁膜を形成する工程を備える第１１項記載の
方法。
【００６６】（１３）前記絶縁膜を形成する工程は、第
２の絶縁膜から外側に多結晶シリコン体を形成し、酸化
膜、第２絶縁膜および多結晶シリコン体から外側に絶縁
膜を形成する工程を更に備えた第１２項記載の方法。
２の絶縁膜から外側に多結晶シリコン体を形成し、酸化
膜、第２絶縁膜および多結晶シリコン体から外側に絶縁
膜を形成する工程を更に備えた第１２項記載の方法。
【００６７】（１４）外側半導体層から内側に配置さ
れ、絶縁膜を貫通し、メサ内に製造された半導体部品に
接続するよう作動できる埋め込み導線を形成するための
工程を更に含む第１１項記載の方法。
れ、絶縁膜を貫通し、メサ内に製造された半導体部品に
接続するよう作動できる埋め込み導線を形成するための
工程を更に含む第１１項記載の方法。
【００６８】（１５）選択されたメサ内に製造された半
導体部品の薄くされたチャンネル領域として使用できる
よう、絶縁膜を形成する工程前に選択されたメサの少な
くとも一つの選択された領域を薄くすることにより、少
なくとも一つの薄くされたチャンネル領域を形成する工
程を更に含む第１１項記載の方法。
導体部品の薄くされたチャンネル領域として使用できる
よう、絶縁膜を形成する工程前に選択されたメサの少な
くとも一つの選択された領域を薄くすることにより、少
なくとも一つの薄くされたチャンネル領域を形成する工
程を更に含む第１１項記載の方法。
【００６９】（１６）少なくとも一つの薄くされたチャ
ンネル領域を形成する工程は、選択されたメサの少なく
とも一つの選択された領域を酸化する工程を含む第１５
項記載の方法。
ンネル領域を形成する工程は、選択されたメサの少なく
とも一つの選択された領域を酸化する工程を含む第１５
項記載の方法。
【００７０】（１７）選択された所定の薄くされたチャ
ンネル領域の作動に影響するよう作動できる選択された
メサの少なくとも一つの選択された薄いチャンネル領域
内にバックゲートを形成する工程を更に含む第１５項記
載の方法。
ンネル領域の作動に影響するよう作動できる選択された
メサの少なくとも一つの選択された薄いチャンネル領域
内にバックゲートを形成する工程を更に含む第１５項記
載の方法。
【００７１】（１８）外側半導体層から内側に配置さ
れ、絶縁膜を貫通し、少なくとも一つのバックゲートに
接続されるよう作動する少なくとも一つの埋め込み導線
を形成する工程を更に含む第１７項記載の方法。
れ、絶縁膜を貫通し、少なくとも一つのバックゲートに
接続されるよう作動する少なくとも一つの埋め込み導線
を形成する工程を更に含む第１７項記載の方法。
【００７２】（１９）外側半導体層内に複数のメサを構
成し、かつこれらを絶縁すると共に、位置合わせマーク
を構成するようトレンチを形成し、選択されたメサの選
択された領域を薄くすることにより、薄くされたチャン
ネル領域を形成し、外側半導体層から外側に酸化膜を形
成し、選択されたメサから外側に絶縁膜内に配置された
複数のバックゲートを形成し、複数のメサから外側に酸
化膜を貫通する複数の埋め込み導線を形成し、酸化膜を
平坦化し、基板を形成し、作動面を露出するように外側
半導体層の一部を除去し、作動面を露出した後にメサが
トレンチの所定深さにほぼ等しい厚さを有するようにト
レンチを所定の深さに形成し、異なる厚みを有するよう
形成された選択されたメサが作動面を露出した後に、共
通な平面上の作動面を有するように選択されたメサを薄
くし、複数のメサの作動面に個々の半導体部品を製造
し、選択された半導体部品および選択されたバックゲー
トを選択された埋め込み導線に結合する工程を備えたＳ
ＯＩデバイスを形成するための方法。
成し、かつこれらを絶縁すると共に、位置合わせマーク
を構成するようトレンチを形成し、選択されたメサの選
択された領域を薄くすることにより、薄くされたチャン
ネル領域を形成し、外側半導体層から外側に酸化膜を形
成し、選択されたメサから外側に絶縁膜内に配置された
複数のバックゲートを形成し、複数のメサから外側に酸
化膜を貫通する複数の埋め込み導線を形成し、酸化膜を
平坦化し、基板を形成し、作動面を露出するように外側
半導体層の一部を除去し、作動面を露出した後にメサが
トレンチの所定深さにほぼ等しい厚さを有するようにト
レンチを所定の深さに形成し、異なる厚みを有するよう
形成された選択されたメサが作動面を露出した後に、共
通な平面上の作動面を有するように選択されたメサを薄
くし、複数のメサの作動面に個々の半導体部品を製造
し、選択された半導体部品および選択されたバックゲー
トを選択された埋め込み導線に結合する工程を備えたＳ
ＯＩデバイスを形成するための方法。
【００７３】（２０）外側半導体層の所定領域を薄く
し、外側半導体層から外側に絶縁膜を形成し、作動表面
を露出するように外側半導体層の一部を除く工程を備え
た電子デバイスを形成するための方法。
し、外側半導体層から外側に絶縁膜を形成し、作動表面
を露出するように外側半導体層の一部を除く工程を備え
た電子デバイスを形成するための方法。
【００７４】（２１）所定領域を薄くする工程は、薄く
されたチャンネル領域を形成するように所定領域を薄く
する工程を含む第２０項記載の方法。
されたチャンネル領域を形成するように所定領域を薄く
する工程を含む第２０項記載の方法。
【００７５】（２２）基板と、露出した作動表面と、ソ
ース領域と、ドレイン領域と、酸化により薄くされたチ
ャンネル領域を有する外側半導体層と、前記外側半導体
層から外側に製造されたゲートと、前記基板と前記外側
半導体層とを分離する絶縁膜とを備えた絶縁体上半導体
（ＳＯＩ）トランジスタ。
ース領域と、ドレイン領域と、酸化により薄くされたチ
ャンネル領域を有する外側半導体層と、前記外側半導体
層から外側に製造されたゲートと、前記基板と前記外側
半導体層とを分離する絶縁膜とを備えた絶縁体上半導体
（ＳＯＩ）トランジスタ。
【００７６】（２３）前記チャンネル領域は前記外側半
導体層の前記作動表面と反対側の前記外側半導体層の面
から薄くされている第２２項記載のトランジスタ。
導体層の前記作動表面と反対側の前記外側半導体層の面
から薄くされている第２２項記載のトランジスタ。
【００７７】（２４）基板と、露出した作動表面を有す
る複数の半導体メサと、前記基板と前記複数の半導体メ
サとを分離する絶縁膜と、前記複数のメサから内側に配
置され、前記絶縁膜を貫通し、絶縁膜複数のメサの位置
合わせ許容度内で形成された埋め込み導線とを備えた絶
縁体上半導体（ＳＯＩ）デバイス。
る複数の半導体メサと、前記基板と前記複数の半導体メ
サとを分離する絶縁膜と、前記複数のメサから内側に配
置され、前記絶縁膜を貫通し、絶縁膜複数のメサの位置
合わせ許容度内で形成された埋め込み導線とを備えた絶
縁体上半導体（ＳＯＩ）デバイス。
【００７８】（２５）前記作動表面はほぼ均一な平面を
含み、更に前記複数のメサの一つから内側に配置された
少なくとも一つのバックゲートを更に含む第２４項記載
のデバイス。
含み、更に前記複数のメサの一つから内側に配置された
少なくとも一つのバックゲートを更に含む第２４項記載
のデバイス。
【００７９】（２６）外側半導体層（１６）から開始さ
れるＳＯＩデバイスを形成する方法が提供される。外側
半導体層（１６）に所定深さのトレンチ（１２）を形成
し、外側半導体層（１６）から外側に絶縁膜（２０）を
形成し、作動面が露出した後にメサ（１８ａ）がトレン
チ（１２）の所定深さにほぼ等しい厚みとなるように外
側半導体層（１６）の一部を除くことにより、作動表面
を露出させることにより所定厚みを有するメサ（１８
ａ）を形成する。
れるＳＯＩデバイスを形成する方法が提供される。外側
半導体層（１６）に所定深さのトレンチ（１２）を形成
し、外側半導体層（１６）から外側に絶縁膜（２０）を
形成し、作動面が露出した後にメサ（１８ａ）がトレン
チ（１２）の所定深さにほぼ等しい厚みとなるように外
側半導体層（１６）の一部を除くことにより、作動表面
を露出させることにより所定厚みを有するメサ（１８
ａ）を形成する。
【図面の簡単な説明】
【図１】ａは本発明に係わるボンドアンドエッチバック
ＳＯＩデバイスを製造するための一連の工程のうちの一
つを示す横断面図。ｂは本発明に係わるボンドアンドエ
ッチバックＳＯＩデバイスを製造するための一連の工程
のうちの一つを示す横断面図。ｃは本発明に係わるボン
ドアンドエッチバックＳＯＩデバイスを製造するための
一連の工程のうちの一つを示す横断面図。ｄは本発明に
係わるボンドアンドエッチバックＳＯＩデバイスを製造
するための一連の工程のうちの一つを示す横断面図。ｅ
は本発明に係わるボンドアンドエッチバックＳＯＩデバ
イスを製造するための一連の工程のうちの一つを示す横
断面図。
ＳＯＩデバイスを製造するための一連の工程のうちの一
つを示す横断面図。ｂは本発明に係わるボンドアンドエ
ッチバックＳＯＩデバイスを製造するための一連の工程
のうちの一つを示す横断面図。ｃは本発明に係わるボン
ドアンドエッチバックＳＯＩデバイスを製造するための
一連の工程のうちの一つを示す横断面図。ｄは本発明に
係わるボンドアンドエッチバックＳＯＩデバイスを製造
するための一連の工程のうちの一つを示す横断面図。ｅ
は本発明に係わるボンドアンドエッチバックＳＯＩデバ
イスを製造するための一連の工程のうちの一つを示す横
断面図。
【図２】ａは本発明に係わるＳＯＩデバイスを製造する
ための一連の工程のうちの一つを示す横断面図。ｂは本
発明に係わるＳＯＩデバイスを製造するための一連の工
程のうちの一つを示す横断面図。ｃは本発明に係わるＳ
ＯＩデバイスを製造するための一連の工程のうちの一つ
を示す横断面図。ｄは本発明に係わるＳＯＩデバイスを
製造するための一連の工程のうちの一つを示す横断面
図。ｅは本発明に係わるＳＯＩデバイスを製造するため
の一連の工程のうちの一つを示す横断面図。ｆは本発明
に係わるＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｇは本発明に係わるＳＯＩ
デバイスを製造するための一連の工程のうちの一つを示
す横断面図。ｈは本発明に係わるＳＯＩデバイスを製造
するための一連の工程のうちの一つを示す横断面図。
ための一連の工程のうちの一つを示す横断面図。ｂは本
発明に係わるＳＯＩデバイスを製造するための一連の工
程のうちの一つを示す横断面図。ｃは本発明に係わるＳ
ＯＩデバイスを製造するための一連の工程のうちの一つ
を示す横断面図。ｄは本発明に係わるＳＯＩデバイスを
製造するための一連の工程のうちの一つを示す横断面
図。ｅは本発明に係わるＳＯＩデバイスを製造するため
の一連の工程のうちの一つを示す横断面図。ｆは本発明
に係わるＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｇは本発明に係わるＳＯＩ
デバイスを製造するための一連の工程のうちの一つを示
す横断面図。ｈは本発明に係わるＳＯＩデバイスを製造
するための一連の工程のうちの一つを示す横断面図。
【図３】ａは本発明に係わる、個々のメサを分離するア
イソレート体部分を有するＳＯＩデバイスを製造するた
めの一連の工程のうちの一つを示す横断面図。ｂは本発
明に係わる、個々のメサを分離するアイソレート体部分
を有するＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｃは本発明に係わる、個々
のメサを分離するアイソレート体部分を有するＳＯＩデ
バイスを製造するための一連の工程のうちの一つを示す
横断面図。ｄは本発明に係わる、個々のメサを分離する
アイソレート体部分を有するＳＯＩデバイスを製造する
ための一連の工程のうちの一つを示す横断面図。ｅは本
発明に係わる、個々のメサを分離するアイソレート体部
分を有するＳＯＩデバイスを製造するための一連の工程
のうちの一つを示す横断面図。ｆは本発明に係わる、個
々のメサを分離するアイソレート体部分を有するＳＯＩ
デバイスを製造するための一連の工程のうちの一つを示
す横断面図。
イソレート体部分を有するＳＯＩデバイスを製造するた
めの一連の工程のうちの一つを示す横断面図。ｂは本発
明に係わる、個々のメサを分離するアイソレート体部分
を有するＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｃは本発明に係わる、個々
のメサを分離するアイソレート体部分を有するＳＯＩデ
バイスを製造するための一連の工程のうちの一つを示す
横断面図。ｄは本発明に係わる、個々のメサを分離する
アイソレート体部分を有するＳＯＩデバイスを製造する
ための一連の工程のうちの一つを示す横断面図。ｅは本
発明に係わる、個々のメサを分離するアイソレート体部
分を有するＳＯＩデバイスを製造するための一連の工程
のうちの一つを示す横断面図。ｆは本発明に係わる、個
々のメサを分離するアイソレート体部分を有するＳＯＩ
デバイスを製造するための一連の工程のうちの一つを示
す横断面図。
【図４】ａは本発明に係わる、メサの厚みが異なるＳＯ
Ｉデバイスを製造するための一連の工程のうちの一つを
示す横断面図。ｂは本発明に係わる、メサの厚みが異な
るＳＯＩデバイスを製造するための一連の工程のうちの
一つを示す横断面図。ｃは本発明に係わる、メサの厚み
が異なるＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｄは本発明に係わる、メサ
の厚みが異なるＳＯＩデバイスを製造するための一連の
工程のうちの一つを示す横断面図。
Ｉデバイスを製造するための一連の工程のうちの一つを
示す横断面図。ｂは本発明に係わる、メサの厚みが異な
るＳＯＩデバイスを製造するための一連の工程のうちの
一つを示す横断面図。ｃは本発明に係わる、メサの厚み
が異なるＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｄは本発明に係わる、メサ
の厚みが異なるＳＯＩデバイスを製造するための一連の
工程のうちの一つを示す横断面図。
【図５】ａは本発明に従って製造された狭い領域を有す
るメサを有するＳＯＩデバイスを製造するための一連の
工程のうちの一つを示す横断面図。ｂは本発明に従って
製造された狭い領域を有するメサを有するＳＯＩデバイ
スを製造するための一連の工程のうちの一つを示す横断
面図。ｃは本発明に従って製造された狭い領域を有する
メサを有するＳＯＩデバイスを製造するための一連の工
程のうちの一つを示す横断面図。ｄは本発明に従って製
造された狭い領域を有するメサを有するＳＯＩデバイス
を製造するための一連の工程のうちの一つを示す横断面
図。
るメサを有するＳＯＩデバイスを製造するための一連の
工程のうちの一つを示す横断面図。ｂは本発明に従って
製造された狭い領域を有するメサを有するＳＯＩデバイ
スを製造するための一連の工程のうちの一つを示す横断
面図。ｃは本発明に従って製造された狭い領域を有する
メサを有するＳＯＩデバイスを製造するための一連の工
程のうちの一つを示す横断面図。ｄは本発明に従って製
造された狭い領域を有するメサを有するＳＯＩデバイス
を製造するための一連の工程のうちの一つを示す横断面
図。
【図６】ａは本発明に従って製造された狭い領域を有す
るメサおよびバックゲートを有するＳＯＩデバイスを製
造するための一連の工程のうちの一つを示す横断面図。
ｂは本発明に従って製造された狭い領域を有するメサお
よびバックゲートを有するＳＯＩデバイスを製造するた
めの一連の工程のうちの一つを示す横断面図。ｃは本発
明に従って製造された狭い領域を有するメサおよびバッ
クゲートを有するＳＯＩデバイスを製造するための一連
の工程のうちの一つを示す横断面図。ｄは本発明に従っ
て製造された狭い領域を有するメサおよびバックゲート
を有するＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｅは本発明に従って製造さ
れた狭い領域を有するメサおよびバックゲートを有する
ＳＯＩデバイスを製造するための一連の工程のうちの一
つを示す横断面図。
るメサおよびバックゲートを有するＳＯＩデバイスを製
造するための一連の工程のうちの一つを示す横断面図。
ｂは本発明に従って製造された狭い領域を有するメサお
よびバックゲートを有するＳＯＩデバイスを製造するた
めの一連の工程のうちの一つを示す横断面図。ｃは本発
明に従って製造された狭い領域を有するメサおよびバッ
クゲートを有するＳＯＩデバイスを製造するための一連
の工程のうちの一つを示す横断面図。ｄは本発明に従っ
て製造された狭い領域を有するメサおよびバックゲート
を有するＳＯＩデバイスを製造するための一連の工程の
うちの一つを示す横断面図。ｅは本発明に従って製造さ
れた狭い領域を有するメサおよびバックゲートを有する
ＳＯＩデバイスを製造するための一連の工程のうちの一
つを示す横断面図。
【符号の説明】 １２ トレンチ １６ 外側半導体層 １８ａ メサ ２０ 絶縁膜
Claims (2)
- 【請求項１】外側半導体層にトレンチを形成し、外側半
導体層から外側に絶縁膜を形成し、作動面を露出するよ
うに外側半導体層の一部を除去することにより、所定の
厚みのメサを形成する諸工程を備え、作動面が露出した
後にメサはトレンチの所定深さにほぼ等しい厚みを有す
るように、トレンチは所定深さを有するように形成され
る電子デバイスを形成する方法。 - 【請求項２】基板と、 露出した作動表面と、ソース領域と、ドレイン領域と、
酸化により薄くされたチャンネル領域を有する外側半導
体層と、前記外側半導体層から外側に製造されたゲート
と、 前記基板と前記外側半導体層とを分離する絶縁膜とを備
えた絶縁体上半導体（ＳＯＩ）トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/000,753 US5436173A (en) | 1993-01-04 | 1993-01-04 | Method for forming a semiconductor on insulator device |
| US000753 | 1993-01-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077144A true JPH077144A (ja) | 1995-01-10 |
Family
ID=21692884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6021776A Pending JPH077144A (ja) | 1993-01-04 | 1994-01-04 | Ｓｏｉトランジスタおよびそれを形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5436173A (ja) |
| JP (1) | JPH077144A (ja) |
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-
1993
- 1993-01-04 US US08/000,753 patent/US5436173A/en not_active Expired - Lifetime
-
1994
- 1994-01-04 JP JP6021776A patent/JPH077144A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5436173A (en) | 1995-07-25 |
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