KR100473997B1 - 박막 트랜지스터 제조방법 - Google Patents

박막 트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 전계인가 금속유도 결정화를 이용한 폴리실리콘 박막 트랜지스터를 제조하는 방법에 관한 것으로, 액티브채널을 비정질 실리콘에서 결정질 실리콘으로 형성하기 위해 비정질실리콘의 상부에 형성하는 촉매금속을 증착방법이 아닌 도핑방법을 사용하여 일정한 두께로 형성할 수 있기 때문에, 개선된 결정화 특성을 가지는 결정질 실리콘으로 구성된 박막트랜지스터를 제작할 수 있다.

Description

박막 트랜지스터 제조방법{A method of fabricating the same}
본 발명은 액정 표시장치에 관한 것으로, 특히 액정표시장치의 스위칭 소자로 사용되는 다결정 실리콘으로 이루어지는 채널을 사용하는 스위칭 소자인 다결정 박막 트랜지스터의 제조방법에 관한 것이다.
일반적으로 다결정 실리콘박막을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon)을 소정의 방법 즉, 절연기판에 500Å 두께의 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다.상기 결정화 방법은 다음과 같이 크게 세 가지로 분류될 수 있다.
첫째, 레이저 열처리(laser annealing) 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 다결정 실리콘을 성장하는 방법이다.
둘째, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이다.
셋째, 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘 상에 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다.
첫번째 방법인 레이저 열처리는 현재 널리 연구되고 있는 다결정 실리콘 형성 방법으로 비정질 실리콘이 증착된 기판에 레이저 에너지를 공급하여 상기 비정질 실리콘을 용융상태로 만든후 냉각에 의해 다결정 실리콘을 형성하는 방법이다.
두번째 방법인 고상 결정화는 600℃ 이상의 고온을 견딜 수 있는 석영기판에 불순물의 확산을 방지하기 위해 소정의 두께로 완충층(buffer layer)을 형성하고, 상기 완충층 상에 비정질 실리콘을 증착한 후, 퍼니스에서 고온 장시간 열처리 하여 다결정 실리콘을 얻는 방법으로, 전술한 바와 같이 상기 고상 결정화는 고온에서 장시간 수행되므로 원하는 다결정 실리콘 상(phase)을 얻을 수 없으며, 그레인 성장 방향성이 불규칙하여 박막 트랜지스터로의 응용시 다결정 실리콘과 접속될 게이트 절연막이 불규칙하게 성장되어 소자의 항복전압이 낮아지는 문제점이 있고, 다결정 실리콘의 입경(grain)의 크기가 심하게 불균일하여 소자의 전기적 특성을 저하시킬뿐만 아니라, 고가의 석영기판을 사용해야 하는 문제점이 있다.
세번째 방법인 금속유도 결정화는 저가의 대면적 유리기판을 사용하여 다결정 실리콘을 형성할 수 있으나, 상기 다결정 실리콘 내부의 네트워크(network) 속에 금속의 잔류물이 존재할 가능성이 많기 때문에 막질의 신뢰성을 보장할 수 없으나, 상기 MIC 방법을 새로이 응용하여, 결정화된 다결정 실리콘을 박막 트랜지스터 및 액정표시장치의 스위칭 소자에 적용하려는 시도가 진행중이다.
상기 MIC방법을 좀더 개선한 결정화 방법은 고전압을 걸어주어, 고전압에 의해 금속에서 발생하는 주율열을 이용하여 비정질 실리콘을 결정실 실리콘으로 형성하는 전계-금속유도방법(FE-MIC)이 있다.
상기 전계유도 결정화 방법이란 비정질실리콘 상에 금속을 증착하고, 상기 금속에 직류 고전압을 인가하여 주율열을 발생하도록 함으로써 상기 비정질실리콘이 결정화되는데 촉매역활을 하도록 한다. 이때, 상기 금속을 촉매금속이라 한다.
도 1a 내지 도 1f는 종래의 다결정 실리콘 박막 트랜지스터를 제작하는 공정을 도시한 도면이다. (촉매금속을 이용한 MIC(MILC) 및 상기 FE-MIC방법 중 본 설명은 FE-MIC방법을 예를 들어 설명한다. 또한, 도 1a 내지 도 1f는 탑게이트 형식의 코플라나형 박막트랜지스터를 예를 들어 설명한다.)
먼저 도 1a에 도시된 도면은 기판(1) 상에 제 1 절연물질(2)과 비정질 실리콘(4)을 연속으로 증착하는 공정이다. 상기 제 1 절연막(2)은 추후 공정에서 생성될 수 있는 기판(1) 내부의 알칼리 물질의 용출을 방지하기 위함이다.
상기 비정질 실리콘(4)을 증착한 후, 연속으로 촉매금속(5)을 얇게 증착한다.
상기 촉매금속(5)은 대표적으로 니켈(Ni)을 예를 들 수 있다.
이후, 도 1b에서 도시한 바와 같이, 상기 촉매금속(5)에 고전압을 인가하여, 촉매금속 하부에 형성한 비정질 실리콘을 결정질 실리콘으로 형성한다.
다음으로, 도시하지는 않았지만, 상기 촉매금속을 제거하는 공정을 진행한다.
다음으로 도 1c에 도시한 바와 같이, 상기 결정질 실리콘 패턴하여 아일랜드(8)를 형성한다.
다음, 도 1d에 도시된 공정은 게이트 절연막 및 게이트 전극을 형성하는 단계로, 상기 아일랜드(8) 상부에 제 2 절연층으로 게이트 절연막(10) 및 게이트 전극(12)을 형성한다. 상기 아일랜드(8)는 두 개의 영역으로 구분될 수 있으며, 제 1 액티브 영역(14)은 순수 실리콘 영역이고, 제 2 액티브 영역(16, 17)은 불순물 영역이 그것이다. 상기 제 2 액티브 영역(16, 17)은 상기 제 1 액티브 영역(14)의 양 가장자리에 위치하고 있다.
그리고, 상기 게이트 절연막(10) 및 상기 게이트 전극(12)은 상기 제 1 액티브 영역(14) 상에 형성되게 되는 것이다.
상기 게이트 전극(12)과 게이트 절연막(10)은 마스크의 수를 절감하기 위해 동일 패턴으로 형성된다. 상기 게이트 전극(12) 형성 후에 상기 제 2 액티브 영역에 저항성 접촉층을 형성하기 위해 이온도핑을 한다. 이 때, 상기 게이트 전극(12)은 상기 제 1 액티브(14) 영역에 도펀트가 침투하는 것을 방지하는 이온 스타퍼(Ion-stopper)의 역할을 하게 된다. 상기 이온도핑 시 도펀트의 종류에 따라 상기 실리콘 아일랜드(8)의 전기적 특성이 바뀌게 되며, 상기 도펀트가 B2H6 등의 3족 원소가 도핑이 되면 P-형 반도체로, PH3 등의 5족 원소가 도핑이 되면 N-형 반도체로서 동작을 하게 된다. 상기 도펀트는 반도체 소자의 사용 용도에 따라 적절한 선택이 요구된다. 상기 이온 도핑 공정 후에 상기 도펀트를 활성화 하는 공정으로 진행된다.
도 1e는 상기 게이트 전극(12)과 제 2 액티브 영역(16, 17) 및 제 1 절연층(2)의 전면에 걸쳐 제 3 절연층인 층간 절연막(Inter layer insulator ; 18)을 증착하고 패터닝하는 단계로, 상기 제 2 액티브 영역(16, 17)에 각각 소스/드레인 콘택홀(16', 17')을 형성한다.
도 1f에 도시된 도면은 여러가지 공정을 복합적으로 나타내고 있다.
먼저, 도 1e에서 형성한 콘택홀(16', 17')을 통해 제 2 액티브 영역(16, 17)과 각각 접촉하는 소스 전극(20) 및 드레인 전극(22)을 형성한다.
이후, 상기 전극들(20, 22) 및 기판의 전면에 걸쳐 보호층(26)을 증착하고 패터닝하여 상기 드레인 전극(22) 상부 상기 보호층(26)에 콘택홀을 형성한다.
그리고, 투명 도전전극을 증착하고 패터닝하여 상기 드레인 전극(22) 상부 상기 보호층(26)에 형성된 콘택홀을 통해 상기 드레인 전극(22)과 전기적으로 접촉하는 화소전극(28)을 형성한다.
이와 같은 방법으로 폴리실리콘 박막트랜지스터를 제작할 수 있다.
그러나, 종래의 공정 중 상기 촉매금속을 증착하는 공정에서, 상기 기판 상에 증착되는 촉매금속의 두께는 상기 기판의 전면적에 대해 고르게 증착되지 않는다.
이와 같이, 촉매금속이 기판의 전면적에 대해 고르게 증착되지 않으면, 비정질 실리콘이 결정화 되지 않거나, 결정화하는 과정에서 일정한 결정화가 이루어지지 않으므로, 전기적 특성이 좋지 않은 액티브채널을 얻게되는 문제가 발생한다.
따라서, 이러한 문제를 해결하기 위한 본 발명은 상기 촉매금속을 상기 비정질 실리콘의 표면으로 도핑하는 방법을 사용하여, 상기 촉매금속이 상기 비정질 실리콘의 표면에 일정한 두께를 가지고 분포하도록 하여 이를 결정화 함으로써 전기적 특성이 개선된 결정질의 액티브층을 얻는 것을 목적으로 한다.
상술한 목적을 달성하기 위해 본 발명에서는 기판을 구비하는 단계와; 상기 기판 상의 소정의 위치에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 기판의 전면에 절연막을 형성하는 단계와; 상기 절연막 상에 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 적층하는 단계와; 상기 불순물 비정질 실리콘층의 표면에 촉매금속을 이온도핑하는 단계와; 상기 촉매 금속이 이온 도핑된 불순물 비정질 실리콘층과 그 하부의 순수 비정질 실리콘층을 소정의 수단으로 동시에 결정화하여, 순수 결정질 실리콘 및 불순물 결정질 실리콘으로 형성하는 단계와; 상기 불순물 결정질 실리콘 층 상부에 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극을 마스크로 상기 소스 및 드레인 전극 사이에 위치하는 불순물 다결정 실리콘을 식각하는 단계를 포함한다.
상기 절연막은 실리콘 질화막(SiNx), 실리콘 산화막(SiO2), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질인 것을 특징으로 한다.
상기 불순물 비정질 실리콘은 상기 순수 비정질 실리콘 증착시 PH3 가스를 첨가하여 형성하고, N-형 반도체인 것을 특징으로 한다.
상기 불순물 비정질 실리콘은 상기 순수 비정질 실리콘 증착시 B2H6 가스를 첨가하여 형성하고, P-형 반도체인 것을 특징으로 한다.
상기 촉매 금속은 니켈(Ni), 납(Pb), 코발트(Co)로 구성된 집단에서 선택된 물질인 것을 특징으로 한다.
상기 결정화된 순수 다결정 실리콘 및 불순물 다결정 실리콘을 상기 게이트 전극을 중심으로 아일랜드로 패터닝하는 단계를 더욱 포함한다.
상기 비정질 실리콘을 결정화하기 위한 방법으로 상기 촉매금속에 고전압을 인가하는 방법을 사용할 수 있다.
이하, 첨부된 도면과 실시예를 참조하여 본 발명을 상세히 설명한다.
-- 실시예 --
본 발명의 실시예는 종래의 MIC(MILC) 및 FE-MIC 방법을 사용하여 비정질 실리콘을 결정질 실리콘으로 형성하는 과정 중 사용되는 촉매금속의 증착률을 일정하게 제어하는 방법을 제안한다. (본 실시예에서는 상기 FE-MIC 방법을 예를 들어 설명한다.)
이하, 도 2a 내지 도 2e의 박막트랜지스터 제조공정을 통해 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따라 제작된 액정 표시장치의 제작 공정을 도시한 도면이다.
먼저, 기판(111)상의 소정의 위치에 게이트 전극(150)을 형성한 후, 절연막(152)과 순수 비정질 실리콘(154)및 불순물 비정질 실리콘(156)을 소정의 두께로 연속 증착한다. 상기 절연막(152)은 실리콘 질화막(SiNx), TEOS(Tetra Ethoxy Silane) 등이 사용될 수 있고, 바람직 하게는 실리콘 산화막(SiO2)이 사용된다.
또한, 상기 불순물 비정질 실리콘(156)은 상기 순수 비정질 실리콘(154) 증착후에, 상기 순수 비정질 실리콘 증착시에 3족 내지 5족의 원소를 포함하는 가스, 즉, PH3, 내지 B2H6 를 미량 첨가하여 형성한다.
이후, 상기 불순물 비정질 실리콘(156) 상부에 금속처리를 한다.
상기 비정질실리콘 상에 처리되는 금속은 촉매금속이라 하며, 고전압이 인가되면 열을 발생하여 그 하부의 불순물 비정질실리콘(156)과 순수 비정질실리콘(154)을 결정화하는 촉매역할을 한다.
이때, 본 발명의 제조공정에 따른 상기 금속은 니켈(Ni), 납(Co), 코발트(Co)등을 사용하며 스퍼터(sputter), 진공 증발 증착기(evaporater), 또는, 금속 용액(metal solution) 등을 이용한 증착 또는 도포가 아닌 상기 비정질 실리콘층에 상기 금속물질을 이온 도핑(ion doping)하는 방법을 사용한다.
종래와 같이, 상기 촉매금속을 증착 또는 도포방법을 사용하게 되면, 상기 비정질 실리콘 상에 금속이 너무 두텁게 형성될 수 있고, 이럴 경우 상기 증착된 금속의 표면을 에칭용액을 이용하여 식각하여 줄 필요가 있는 등 공정상 복잡하다.
또한, 상기 비정질 실리콘층에 금속물질이 일정하게 분포하는 것이 어렵다.
이렇게 되면, 상기 비정질실리콘을 결정화하는 공정에서 상기 금속물질에 의해 발생하는 열이 고르지 못하기 때문에 일정한 결정화 특성을 가지는 폴리실리콘을 제작할 수 없다.
즉, 증착 이나 도포의 방법은 금속의 농도와 두께를 조절하기가 어려운 방법이다.
반면에, 상기 금속을 이온 도핑하게 되면 농도조절과 도핑된 깊이의 조절이 가능하다.
도 2b는 상기 도 2a 공정에서 연속 증착된 상기 순수 비정질 실리콘(154)과 불순물 비정질 실리콘(156)을 결정화 하는 단계이다.
즉, 상기 비정질 실리콘층에 도핑된 금속층(157)에 직류 고전압(106)을 인가하게 되면, 상기 금속층(106)에 의해 발생하는 열에 의해 상기 비정질 실리콘층(도 2a의 154,156)의 결정화 시간 및 결정화에 필요한 온도를 낮출 수 있다.
따라서, 상기 FE-MIC 방법에 의해 상기 순수 비정질 실리콘(도 2a의154) 및 상기 불순물 비정질 실리콘(도 2a의 156)을 동시에 결정화하여, 순수 다결정 실리콘(154') 및 불순물 다결정 실리콘(156')을 형성한다.
도 2c는 상기 도 2b에서 형성한 다결정 실리콘(154'. 156')을 아일랜드(158)형태로 패터닝 하는 단계이다. 상기 아일랜드(158)는 상기 게이트 전극(150)을 덮는 형태로 구성된다.
도 2d는 상기 아일랜드(158)에 전극을 형성하는 단계로, 소스 및 드레인 전극(160, 162)을 형성한다. 상기 소스 및 드레인 전극(160, 162) 형성 후에, 소스 및 드레인 전극(160, 162)을 마스크로 하여, 상기 소스 전극(160)과 상기 드레인 전극(162) 사이(A)에 존재하는 불순물 다결정 실리콘(157)을 제거한다. 이는 상기 소스 전극(160)과 상기 드레인 전극(162) 사이에 흐르는 누설전류를 막기 위함이다. 상기와 같이 백 채널(back channel)부분 A를 식각하는 박막 트랜지스터의 구조를 흔히 백 채널 식각형 박막 트랜지스터(back channel etching TFT ; BCE TFT)라고 부른다.
상술한 도 2d 공정에서 역 스테거드형 다결정 실리콘 박막 트랜지스터는 완성되게 된다.
도 2e에 도시된 도면은 상기 박막 트랜지스터를 적용한 액정 표시장치를 나타내는 단면도이다. 상기 도 2d에서 형성된 박막 트랜지스터와 기판 상의 전면에 걸쳐 보호막(164)을 증착한후, 상기 드레인전극(162)의 일부가 노출되도록 콘택홀(165)을 형성한다. 그리고, 상기 콘택홀(165)을 통해 상기 드레인 전극(162)과 접촉하는 화소전극(168)을 형성한다.
상술한 방법에 의해 박막 트랜지스터 및 액정 표시장치를 제작할 경우에, 상기 순수 비정질 실리콘 및 불순물 비정질 실리콘을 동시에 결정화 할 수 있기 때문에 제작 공정이 간단한 장점이 있고, 상기 촉매금속을 증착 또는 도포가 아닌 이온도핑방법을 사용하기 때문에 농도와 깊이 조절이 가능하여 일정한 결정화 특성을 가지는 폴리실리콘의 형성이 가능하다.
본 발명의 실시예들에 따른 박막 트랜지스터 및 상기 박막 트랜지스터를 액정 표시장치에 적용할 경우 다음과 같은 특징이 있다.
첫째, 순수 비정질 실리콘 및 불순물 비정질 실리콘을 동시에 결정화 할 수 있으므로, 결정화 시간을 단축 할 수 있는 장점이 있다.
둘째, 다결정 실리콘으로의 결정화와 동시에 활성화가 이루어지기 때문에 공정시간이 단축되는 장점이 있다.
셋째, 비정질 실리콘 상에 구성되는 촉매금속을 이온도핑하는 방법을 사용하여, 상기 금속의 농도를 적당히 조절할 수 있으므로, 일정한 결정화 특성을 가지는 액정표시장치용 어레이기판을 제작할 수 있는 장점이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 다결정 실리콘 박막 트랜지스터의 제작공정을 순서에 따라 도시한 공정 단면도이고,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 다결정실리콘 박막트랜지스터의 제작공정을 순서에 따라 도시한 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
150 : 게이트전극 152 : 게이트절연막
154 : 비정질실리콘층 156 : 촉매금속이 도핑된 비정질 실리콘층.

Claims (7)

  1. 기판을 구비하는 단계와;
    상기 기판 상의 소정의 위치에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극이 형성된 기판의 전면에 절연막을 형성하는 단계와;
    상기 절연막 상에 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 적층하는 단계와;
    상기 불순물 비정질 실리콘층의 표면에 촉매금속을 이온도핑하는 단계와;
    상기 촉매 금속이 이온 도핑된 비정질 실리콘을 소정의 수단으로 동시에 결정화하여, 순수 결정질 실리콘 및 불순물 결정질 실리콘으로 형성하는 단계와;
    상기 불순물 결정질 실리콘 상부에 소스 및 드레인 전극을 형성하는 단계와;
    상기 소스 및 드레인 전극을 마스크로 상기 소스 및 드레인 전극 사이에 위치하는 불순물 다결정 실리콘을 식각하는 단계
    를 포함하는 박막 트랜지스터 제조방법.
  2. 청구항 1에 있어서,
    상기 절연막은 실리콘 질화막(SiNx), 실리콘 산화막(SiO2), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질인 박막 트랜지스터 제조방법.
  3. 청구항 1에 있어서,
    상기 불순물 비정질 실리콘은 상기 순수 비정질 실리콘 증착 시 PH3 가스를 첨가하여 형성하고, N-형 반도체인 박막 트랜지스터 제조방법.
  4. 청구항 1에 있어서,
    상기 불순물 비정질 실리콘은 상기 순수 비정질 실리콘 증착시 B2H6 가스를 첨가하여 형성하고, P-형 반도체인 박막 트랜지스터 제조방법.
  5. 청구항 1에 있어서,
    상기 촉매 금속은 니켈(Ni), 납(Pb), 코발트(Co)로 구성된 집단에서 선택된 물질인 박막 트랜지스터 제조방법.
  6. 청구항 1에 있어서,
    상기 비정질 실리콘을 결정화하기 위해 상기 촉매금속에 고전압을 인가하는 박막 트랜지스터 제조방법.
  7. 청구항 1에 있어서,
    상기 결정화된 순수 다결정 실리콘 및 불순물 다결정 실리콘을 상기 게이트 전극을 중심으로 아일랜드로 패터닝하는 단계를 더욱 포함하는 박막 트랜지스터 제조방법.
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