KR20030055404A - 박막 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 전계인가 금속유도 결정화(FE-MIC)를 이용한 다결정 실리콘(폴리실리콘)결정화 방법과, 이를 이용한 결정질 박막트랜지스터를 제조하는 방법에 관한 것이다.
본 발명은 비정질 실리콘을 결정화하기 위해, 상기 비정질 실리콘층에 촉매금속을 증착한 후, 전계의 세기를 단계적으로 인가하여 비정질 실리콘을 결정화한다.
이와 같이 하면, 결정화 초기에 비정질 실리콘층에 과도한 전류가 흐르는 것을 방지할 수 있으므로, 결정 결함이 없는 양질의 다결정 실리콘 박막을 얻을 수 있다.
Description
본 발명은 액정 표시장치에 관한 것으로, 특히 액정표시장치의 스윗칭 소자인 다결정 박막 트랜지스터의 제조방법에 관한 것이다.
일반적으로 다결정 실리콘박막을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon)을 소정의 방법 즉, 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 절연 기판에 500Å의 두께로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다. 결정화 방법은 다음과 같이 크게 세가지로 분류될 수 있다.
첫째, 레이저 열처리(laser annealing) 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 다결정 실리콘을 성장하는 방법이다.
둘째, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이다.
셋째, 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘 상에 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다.
첫번째 방법인 레이저 열처리는 현재 널리 연구되고 있는 다결정 실리콘 형성 방법으로 비정질 실리콘이 증착된 기판에 레이저 에너지를 공급하여 상기 비정질 실리콘을 용융상태로 만든후 냉각에 의해 다결정 실리콘을 형성하는 방법이다.
두번째 방법인 고상 결정화는 600℃ 이상의 고온을 견딜 수 있는 석영기판에 불순물의 확산을 방지하기 위해 소정의 두께로 완충층(buffer layer)을 형성하고, 상기 완충층 상에 비정질 실리콘을 증착한 후, 퍼니스에서 고온 장시간 열처리 하여 다결정 실리콘을 얻는 방법으로, 전술한 바와 같이 상기 고상 결정화는 고온에서 장시간 수행되므로 원하는 다결정 실리콘 상(phase)을 얻을 수 없으며, 그레인 성장 방향성이 불규칙하여 박막 트랜지스터로의 응용시 다결정 실리콘과 접속될 게이트 절연막이 불규칙하게 성장되어 소자의 항복전압이 낮아지는 문제점이 있고, 다결정 실리콘의 입경(grain)의 크기가 심하게 불균일하여 소자의 전기적 특성을 저하시킬뿐만 아니라, 고가의 석영기판을 사용해야 하는 문제점이 있다.
세번째 방법인 금속유도 결정화는 저가의 대면적 유리기판을 사용하여 다결정 실리콘을 형성할 수 있으나, 상기 다결정 실리콘 내부의 네트워크(network) 속에 금속의 잔류물이 존재할 가능성이 많기 때문에 막질의 신뢰성을 보장하기 힘들지만, 상기 MIC 방법을 새로이 응용하여, 결정화된 다결정 실리콘을 박막 트랜지스터 및 액정표시장치의 스위칭 소자에 적용하려는 시도가 진행중이다.
상기 MIC방법을 좀더 개선한 결정화 방법은 고전압을 걸어주어, 고전압에 의해 금속에서 발생하는 주율열을 이용하여 비정질 실리콘을 결정실 실리콘으로 형성하는 전계-금속유도 결정화 방법(FE-MIC)이 있다.
상기 전계유도 결정화 방법이란 비정질실리콘 상에 금속을 증착하고, 상기 금속에 직류 고전압을 인가하여 주율열을 발생하도록 함으로써 상기 비정질실리콘이 결정화되는데 촉매역활을 하도록 한다. 이때, 상기 금속을 촉매금속이라 한다.
이하, 첨부된 도면을 참조하여 상기 전계-금속유도 결정화방법을 이용한 비정질 실리콘의 결정화 공정을 설명한다.
도 1a 내지 도 1c는 비정질 실리콘을 결정화하는 공정을 순서대로 도시한 공정 단면도이다.
먼저 도 1a에 도시된 도면은 기판(1) 상에 절연물질(2)과 비정질 실리콘(4)을 연속으로 증착하는 공정이다.
상기 절연물질을 증착하여 형성한 제 1 절연막(2)은 버퍼층(buffer layer) 이라 하며, 추후 공정에서 생성될 수 있는 기판(1) 내부의 알칼리 물질의 용출을 방지하기 위한 목적으로 형성한다.
상기 비정질 실리콘(4)을 증착한 후, 연속으로 촉매금속(5)을 얇게 증착한다.
상기 촉매금속(5)은 대표적으로 니켈(Ni)을 예를 들 수 있다.
이후, 도 1b에서 도시한 바와 같이, 상기 촉매금속(5)이 형성된 기판에 양단에 전극(6)을 설치한 다음, 상기 기판(1)을 500℃∼550℃로 가열한다.
전술한 온도를 유지한 상태에서, 상기 기판(1)의 양측에 설치한 전극(6)에 고전압을 인가하여, 촉매금속(5) 하부에 형성한 비정질 실리콘이 결정화 되도록 한다.
다음으로, 도시하지는 않았지만, 상기 촉매금속을 제거하는 공정을 진행한다.
이와 같이 하면, 도 1c에 도시한 바와 같은 다결정 실리콘박막(8)을 얻을 수있다.
그러나, 종래의 결정화 방법은 초기에 20V/cm 이상의 고전압을 인가하기 때문에 과다한 전류로 인해 실리콘 결정층에 결함이 발생한다.
상세히 설명하면, 비정질 실리콘에 고전압을 인가하게 되면 초기에 고전류가 흐르기 때문에 결정화의 경향이 초기 전류의 순간적인 흐름을 따라 이루어지게 된다.
이러한 경향은 전체면적에서 결정화가 이루어지는 비율인 결정화 분율이 포화되어 더 이상 결정화가 진행되지 않는다.
따라서, 이러한 경우에는 고른 결정화를 얻기 힘들고, 결정화 상태가 좋지 않기 때문에 박막트랜지스터의 동작특성에도 문제가 발생한다.
본 발명은 전술한 바와 같은 문제를 해결하기 위한 목적으로 안출된 것으로, 전압을 단계적으로 인가하면서 결정화를 진행하여, 결함이 없는 다결정 실리콘 박막을 얻고자 한다.
도 1a 내지 도 1c는 종래 기술에 따른 비정질 실리콘의 결정화 공정을 도시한 공정 단면도이고,
도 2a 내지 도 2c는 본 발명에 따른 비정질 실리콘의 결정화 공정을 순서대로 도시한 공정 단면도이고,
도 3a 내지 도 3f는 본 발명에 따른 다결정 실리콘 박막트랜지스터의 제작 공정을 순서에 따라 도시한 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 102 : 버퍼층
104 : 비정질 실리콘 105 : 촉매금속
106 : 전극
전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 폴리실리콘 결정화 방법은 기판 상에 절연막인 버퍼층을 형성하는 단계와; 상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; 상기 비정질 실리콘의 표면에 촉매금속을 증착하는 단계와; 상기 촉매금속의 양측에 전극을 설치하는 단계와; 상기 전극에 단계적으로 전압을 인가하여 비정질 실리콘을 결정질 실리콘으로 결정화하는 단계를 포함한다.
상기 절연막은 질화 실리콘(SiNx), 산화 실리콘(SiO2), TEOS(Tetra Ethoxy Silane)로 구성한다.
상기 촉매금속으로는 니켈(Ni), 납(Pb), 코발트(Co)와 같은 금속을 사용한다.
상기 전압을 인가하는 단계중 1단계로 1V/cm∼10V/cm의 전압을 인가하고, 2단계로 10V/cm∼20V/cm의 전압을 인가하고, 3단계로 20V/cm∼25V/cm의 전압을 인가하여 비정질 실리콘을 결정화한다.
본 발명의 특징에 따른 박막트랜지스터 형성방법은 기판 상에 제 1 절연막인 버퍼층을 형성하는 단계와; 상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; 상기 비정질 실리콘의 표면에 촉매금속을 증착하는 단계와; 상기 촉매금속의 양측에 전극을 설치하는 단계와; 상기 전극에 단계적으로 전압을 인가하여 비정질 실리콘을 결정화 하는 단계와; 상기 촉매금속을 제거하한 후, 결정질 실리콘을 아일랜드 형상으로 패턴하여 액티브층을 형성하는 단계와; 상기 액티브층 상에 제 2 절연막인 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상부의 액티브층 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 기판에 불순물을 도핑하여 상기 액티브층의 양측에 오믹콘택층을 형성하는 단계와; 상기게이트 전극 상에 제 3 절연막인 층간 절연막을 형성하고 패턴하여, 상기 오믹콘택층을 노출하도록 상기 게이트 전극의 양측에 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와; 상기 제 1 콘택홀을 통해 노출된 오믹콘택층과 접촉하는 소스전극과, 상기 제 2 콘택홀을 통해 상기 오믹콘택층과 접촉하는 드레인 전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면과 실시예들을 참조하여 본 발명을 상세히 설명한다.
--실시예--
이하, 도 2a 내지 도 2c를 참조하여, 본 발명에 따른 비정질 실리콘의 결정화 방법을 설명한다.
먼저 도 2a에 도시된 도면은 기판(100) 상에 제 1 절연물질(102)과 비정질 실리콘(104)을 연속으로 증착하는 공정이다. 상기 제 1 절연막(102)은 추후 공정에서 생성될 수 있는 기판(100) 내부의 알칼리 물질의 용출을 방지하기 위한 버퍼층(buffer layer)이다.
상기 비정질 실리콘(104)을 증착한 후, 연속으로 촉매금속(105)을 얇게 증착(deposition)한다.
상기 촉매금속(105)은 대표적으로 니켈(Ni), 납(Pb), 코발트(Co)등을 예를 들 수 있다.
이후, 도 2b에서 도시한 바와 같이, 상기 촉매금속(105)이 형성된 기판의 양단에 전극(106)을 설치한 다음, 상기 기판을 500℃∼550℃로 가열한다.
전술한 온도를 유지한 상태에서, 상기 기판(100)의 양측에 설치한 전극(106)에 일 단계로 1V/cm∼10V/cm의 전압을 인가하여 일정시간 유지한다.
상기 전계를 유지하면서 점차적으로 10V/cm∼20V/cm로 전압을 올리고, 그 다음으로는 20V/cm∼25V/cm이상으로 전압을 올리면서 결정화를 진행한다.
이와 같이 하면, 초기 전계의 세기가 낮기 때문에 전류 패스(current path)가 발생하지 않아, 결정화가 고르게 분포하는 동시에 결정 결함이 발생하지 않게 된다.
즉, 결정화 박막에 결함발생을 최소화 할 수 있고, 결정화 분율(Crystallization fraction)을 최소화 할 수 있다.
다음으로, 상기 비정질 실리콘의 결정화가 완료되면, 상기 촉매금속을 제거한 후, 도 2c에 도시한 바와 같은 다결정 실리콘 박막층(107)을 얻을 수 있다.
이하, 도 3a 내지 도 3f를 참조하여, 전술한 결정화를 통한 액정표시장치용 박막트랜지스터의 제조방법을 설명한다.
먼저 도 3a에 도시된 도면은 기판(100) 상에 절연물질과 비정질 실리콘(104)을 연속으로 증착하는 공정이다. 상기 절연물질로 형성한 제 1 절연막(102)은 추후 공정에서 생성될 수 있는 기판(100) 내부의 알칼리 물질의 용출을 방지하기 위함이다.
상기 비정질 실리콘(104)을 증착한 후, 연속으로 촉매금속(105)을 얇게 증착한다.
상기 촉매금속(105)은 대표적으로 니켈(Ni)을 예를 들 수 있다.
이후, 도 3b에서 도시한 바와 같이, 상기 촉매금속(105)이 형성된 기판에 양단에 전극(106)을 설치한 다음, 상기 기판(100)을 500℃∼550℃로 가열한다.
전술한 온도를 유지한 상태에서, 상기 기판(100)의 양측에 설치한 전극(106)에 일 단계로 1V/cm∼10V/cm의 전압을 인가하여 일정시간 유지한다.
상기 전계를 유지하면서 점차적으로 10V/cm∼20V/cm로 전압을 올리고, 그 다음으로는 20V/cm∼25V/cm이상으로 전압을 올리면서 결정화를 진행한다.
다음으로, 결정화가 완료되면 도시하지는 않았지만, 상기 촉매금속을 제거하는 공정을 진행한다.
다음으로 도 3c에 도시한 바와 같이, 상기 다결정 실리콘 박막을 패턴하여 아일랜드(108)를 형성한다.
다음, 도 3d에 도시된 공정은 게이트 절연막 및 게이트 전극을 형성하는 단계로, 상기 아일랜드(108) 상부에 제 2 절연막으로 게이트 절연막(110) 및 게이트 전극(112)을 형성한다. 상기 아일랜드(108)는 두 개의 영역으로 구분될 수 있으며, 제 1 액티브 영역(114)은 순수 실리콘 영역이고, 제 2 액티브 영역(116, 117)은 불순물 영역이 그것이다. 상기 제 2 액티브 영역(116, 117)은 상기 제 1 액티브 영역(114)의 양 가장자리에 위치하고 있다.
그리고, 상기 게이트 절연막(112) 및 상기 게이트 전극(112)은 상기 제 1 액티브 영역(114) 상에 형성되게 되는 것이다.
이때, 상기 버퍼층과 제 2 절연막(112)은 질화 실리콘(SiNx), 산화 실리콘산화막(SiO2), TEOS(Tetra Ethoxy Silane)중 선택된 하나로 형성한다.
상기 게이트 전극(112)과 게이트 절연막(110)은 마스크의 수를 절감하기 위해 동일 패턴으로 형성된다. 상기 게이트 전극(112) 형성 후에 상기 제 2 액티브 영역에 저항성 접촉층을 형성하기 위해 이온도핑을 한다. 이 때, 상기 게이트 전극(112)은 상기 제 1 액티브(114) 영역에 도펀트가 침투하는 것을 방지하는 이온 스타퍼(Ion-stopper)의 역할을 하게 된다. 상기 이온도핑 시 도펀트의 종류에 따라 상기 실리콘 아일랜드(108)의 전기적 특성이 바뀌게 되며, 상기 도펀트가 B2H6등의 3족 원소가 도핑이 되면 P-형 반도체로, PH3등의 5족 원소가 도핑이 되면 N-형 반도체로서 동작을 하게 된다. 상기 도펀트는 반도체 소자의 사용 용도에 따라 적절한 선택이 요구된다. 상기 이온 도핑 공정 후에 상기 도펀트를 활성화 하는 공정으로 진행된다.
도 3e는 상기 게이트 전극(112)과 제 2 액티브 영역(116, 117) 및 제 2 절연층(110)의 전면에 걸쳐 제 3 절연층인 층간 절연막(Inter layer insulator ; 118)을 증착하고 패터닝하는 단계로, 상기 제 2 액티브 영역(116, 117)에 각각 제 1 콘택홀과 제 2 콘택홀(116', 117')을 형성한다.
도 3f에 도시된 도면은 여러가지 공정을 복합적으로 나타내고 있다.
먼저, 도 3e에서 형성한 콘택홀(116', 117')을 통해 제 2 액티브 영역(116, 117)과 각각 접촉하여 소스 전극(120) 및 드레인 전극(122)을 형성한다.
전술한 바와 같은 공정을 통해 박막트랜지스터가 완성된다.
이후, 상기 전극들(120, 122) 및 기판의 전면에 걸쳐 보호층(126)을 증착하고 패터닝하여 상기 드레인 전극(122) 상부 상기 보호층(126)에 콘택홀을 형성한다.
그리고, 투명 도전전극을 증착하고 패터닝하여 상기 드레인 전극(122) 상부 상기 보호층(126)에 형성된 콘택홀을 통해 상기 드레인 전극(122)과 전기적으로 접촉하는 화소전극(128)을 형성한다.
이와 같은 방법으로 본 발명에 따른 폴리실리콘 박막트랜지스터를 포함한 액정표시장치용 어레이기판을 제작할 수 있다.
따라서, 본 발명에 따른 다결정 실리콘 박막트랜지스터 제조방법은 비정질 실리콘층에 촉매금속을 증착한 후, 전계의 세기를 단계적으로 인가하여 비정질 실리콘을 결정화하기 때문에, 결정화 초기에 비정질 실리콘층에 과도한 전류가 흐르는 것을 방지할 수 있으므로, 결정 결함이 없는 양질의 다결정 실리콘 박막을 얻을 수 있기 때문에 동작특성이 개선된 다결정 실리콘 박막트랜지스터를 제작할 수 있는 효과가 있다.
Claims (9)
- 기판 상에 절연막인 버퍼층을 형성하는 단계와;상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와;상기 비정질 실리콘의 표면에 촉매금속을 증착하는 단계와;상기 촉매금속의 양측에 전극을 설치하는 단계와;상기 전극에 단계적으로 전압을 인가하여 비정질 실리콘을 결정화하는 단계를 포함한 폴리실리콘 결정화 방법.
- 제 1 항에 있어서,상기 버퍼층은 질화 실리콘(SiNx), 산화 실리콘(SiO2), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질인 폴리실리콘 결정화 방법.
- 제 1 항에 있어서,상기 촉매 금속은 니켈(Ni), 납(Pb), 코발트(Co)로 구성된 집단에서 선택된 물질인 폴리실리콘 결정화 방법.
- 제 1 항에 있어서,상기 전압을 인가하는 단계중 1단계로 1V/cm∼10V/cm의 전압을 인가하고, 2단계로 10V/cm∼20V/cm의 전압을 인가하고, 3단계로 20V/cm의 전압을 인가하는 폴리 실리콘 결정화 방법.
- 기판 상에 제 1 절연막인 버퍼층을 형성하는 단계와;상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와;상기 비정질 실리콘의 표면에 촉매금속을 증착하는 단계와;상기 촉매금속의 양측에 전극을 설치하는 단계와;상기 전극에 단계적으로 전압을 인가하여 비정질 실리콘을 결정화하는 단계와;상기 촉매금속을 제거하한 후, 결정질 실리콘을 아일랜드 형상으로 패턴하여 액티브층을 형성하는 단계와;상기 액티브층 상에 제 2 절연막인 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상부의 액티브층 상에 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성된 기판에 불순물을 도핑하여 상기 액티브층의 양측에 오믹콘택층을 형성하는 단계와;상기 게이트 전극 상에 제 3 절연막인 층간 절연막을 형성하고 패턴하여, 상기 오믹콘택층을 노출하도록 상기 게이트 전극의 양측에 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와;상기 제 1 콘택홀을 통해 노출된 오믹콘택층과 접촉하는 소스전극과, 상기 제 2 콘택홀을 통해 상기 오믹콘택층과 접촉하는 드레인 전극을 형성하는 단계를 포함한 박막트랜지스터 제조방법.
- 제 5 항에 있어서,상기 제 1 및 제 2 절연막은 질화 실리콘(SiNx), 산화 실리콘 산화막(SiO2), TEOS(Tetra Ethoxy Silane)으로 구성된 집단에서 선택된 물질인 박막 트랜지스터 제조방법.
- 제 5 항에 있어서,상기 불순물은 N-형 또는 P-형 반도체인 박막 트랜지스터 제조방법.
- 제 5 항에 있어서,상기 촉매 금속은 니켈(Ni), 납(Pb), 코발트(Co)로 구성된 집단에서 선택된물질인 박막 트랜지스터 제조방법.
- 제 5 항에 있어서,상기 전압을 인가하는 단계중 1단계로 1V/cm∼10V/cm의 전압을 인가하고, 2단계로 10V/cm∼20V/cm의 전압을 인가하고, 3단계로 20V/cm ∼25V/cm의 전압을 인가하는 박막트랜지스터 제조방법.
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|---|---|---|---|---|
| JPH10223530A (ja) * | 1997-02-07 | 1998-08-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR20000031709A (ko) * | 1998-11-09 | 2000-06-05 | 구본준 | 실리콘 박막을 결정화하는 방법과 이를 이용한 박막트랜지스터제조방법 |
| KR20000074449A (ko) * | 1999-05-21 | 2000-12-15 | 구본준 | 박막 트랜지스터 및 그 제조방법 |
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- 2001-12-26 KR KR1020010084922A patent/KR20030055404A/ko active Search and Examination
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