CN105067993B - 一种用于片上***soc芯片的可拆分测试方法 - Google Patents
一种用于片上***soc芯片的可拆分测试方法 Download PDFInfo
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Abstract
本发明公开了一种用于片上***SOC芯片的测试方法和***，包括：为整个SOC芯片输入一路测试复位信号和一路捕获使能信号。为每个需要进行测试的一个或多个测试部分分别输入一路测试时钟信号和一路或多路测试数据输入信号，并在每个需要进行测试的一个或多个测试部分分别接收一路或多路测试数据输出信号，其中，测试数据输入信号与测试数据输出信号一一相对；测试部分是预先拆分SOC芯片得到的。通过本发明的方案，能够使得同一款SOC芯片在不同的应用领域下，进行针对性的部分测试，有效的缩短了测试时间及测试成本。
Description
技术领域
本发明涉及多接口、多应用的SOC(System On Chip)芯片测试技术，尤其涉及一种用于***芯片SOC的可拆分测试方法。
背景技术
随着集成电路领域芯片规模的增大及工艺的提升，在芯片制造过程中可能产生的物理缺陷越来越需要关注。为了缩短芯片的测试时间及测试成本，可测性设计(Design ForTest，DFT)应运而生。可测性设计是对一个给定的电路设计进行修改，提高电路的可控制性和可观测性，即通过外部端口向电路中输入设定值，即可在电路的每个节点建立一个可预知的信号值。
传统的DFT测试，可以有效的测试整个SOC芯片的数字电路部分，但是每次只能针对全芯片进行测试。对于多接口、多应用的SOC芯片，每次对全部芯片进行测试，包括不需要的功能模式，增加了测试时间及测试成本。
发明内容
为了解决上述问题，本发明提出了一种用于片上***SOC芯片的可拆分测试方法，能够使得同一款SOC芯片在不同的应用领域下，进行针对性的部分测试，有效的缩短了测试时间及测试成本。
为了达到上述目的，本发明提出了一种用于片上***SOC芯片的测试方法，该方法包括：
为整个SOC芯片输入一路测试复位信号和一路捕获使能信号。
为每个需要进行测试的一个或多个测试部分分别输入一路测试时钟信号；每个测试时钟根据功能的不同，分别控制一块数字逻辑电路；多个测试时钟所控制的数字逻辑电路的总和覆盖整个SOC芯片上的需要进行测试的全部测试部分的全部数字逻辑电路。
为每个需要进行测试的一个或多个测试部分分别输入一路或多路测试数据输入信号，并在每个需要进行测试的一个或多个测试部分分别接收一路或多路测试数据输出信号。
其中，测试数据输入信号与测试数据输出信号一一相对；测试部分是预先拆分SOC芯片得到的。
优选地，测试部分是预先拆分所述SOC芯片得到的包括：针对不同的应用领域，将整个SOC芯片拆分成多个不同的测试部分，并令每个需要进行测试的一个或多个测试部分中具有针对所述应用领域的一个或多个功能时钟。
每个需要进行测试的测试部分的测试时钟信号的输入对应该测试部分中的一个或多个功能时钟。
优选地，该方法还包括：
多路测试数据输入信号和多路测试数据输出信号通过测试复位信号、捕获使能信号及测试时钟信号的控制，形成多条测试扫描链；通过向各路测试数据输入端输入指定的数据以及对各路测试数据输出端输出的数据的预测，判断每一条测试扫描链上的电路是否存在物理缺陷。
优选地，每一条测试扫描链包括该测试扫描链所在的测试部分中的全部数字逻辑电路中的一个或多个时序逻辑电路和一个或多个组合逻辑电路，全部测试扫描链覆盖整个SOC芯片上需要进行测试的所有测试部分的全部数字逻辑电路。
优选地，SOC芯片具有用于输入一路测试复位信号、一路捕获使能信号、一路或多路测试时钟信号和一路或多路测试数据输入信号，以及接收一路或多路测试数据输出信号的多个预留的输入端口和输出端口。
本发明还提出一种用于片上***SOC芯片的测试***，该***包括：第一输入模块、第二输入模块、第三输入模块和接收模块。
第一输入模块，用于为整个SOC芯片输入一路测试复位信号和一路捕获使能信号。
第二输入模块，用于为每个需要进行测试的一个或多个测试部分分别输入一路测试时钟信号；每个测试时钟根据功能的不同，分别控制一块数字逻辑电路；多个测试时钟所控制的数字逻辑电路的总和覆盖整个SOC芯片上的需要进行测试的全部测试部分的全部数字逻辑电路。
第三输入模块，为每个需要进行测试的一个或多个测试部分分别输入一路或多路测试数据输入信号。
接收模块，用于在每个需要进行测试的一个或多个测试部分分别接收一路或多路测试数据输出信号。
其中，测试数据输入信号与测试数据输出信号一一相对；测试部分是预先拆分SOC芯片得到的。
优选地，测试部分是预先拆分SOC芯片得到的是指：针对不同的应用领域，将整个SOC芯片拆分成多个不同的测试部分，并令每个需要进行测试的一个或多个测试部分中具有针对应用领域的一个或多个功能时钟。
每个需要进行测试的测试部分的测试时钟信号的输入对应该测试部分中的一个或多个功能时钟。
优选地，该***还包括：测试扫描链构建模块和判断模块。
测试扫描链构建模块，用于使多路测试数据输入信号和多路测试数据输出信号通过测试复位信号、捕获使能信号及测试时钟信号的控制，形成多条测试扫描链。
判断模块，用于通过向各路测试数据输入端输入指定的数据以及对各路测试数据输出端输出的数据的预测，判断每一条测试扫描链上的电路是否存在物理缺陷。
优选地，每一条测试扫描链包括该测试扫描链所在的测试部分中的全部数字逻辑电路中的一个或多个时序逻辑电路和一个或多个组合逻辑电路，全部测试扫描链覆盖整个SOC芯片上需要进行测试的所有测试部分的全部数字逻辑电路。
优选地，SOC芯片具有用于输入一路测试复位信号、一路捕获使能信号、一路或多路测试时钟信号和一路或多路测试数据输入信号，以及接收一路或多路测试数据输出信号的多个预留的输入端口和输出端口。
与现有技术相比，本发明包括：为整个SOC芯片输入一路测试复位信号和一路捕获使能信号。为每个需要进行测试的一个或多个测试部分分别输入一路测试时钟信号；每个测试时钟根据功能的不同，分别控制一块数字逻辑电路；多个测试时钟所控制的数字逻辑电路的总和覆盖整个SOC芯片上的需要进行测试的全部测试部分的全部数字逻辑电路。为每个需要进行测试的一个或多个测试部分分别输入一路或多路测试数据输入信号，并在每个需要进行测试的一个或多个测试部分分别接收一路或多路测试数据输出信号，其中，测试数据输入信号与测试数据输出信号一一相对；测试部分是预先拆分SOC芯片得到的。通过本发明的方案，能够使得同一款SOC芯片在不同的应用领域下，进行针对性的部分测试，有效的缩短了测试时间及测试成本。
附图说明
下面对本发明实施例中的附图进行说明，实施例中的附图是用于对本发明的进一步理解，与说明书一起用于解释本发明，并不构成对本发明保护范围的限制。
图1为传统的具有可测性设计DFT测试功能的片上***SOC芯片的测试结构图；
图2为传统的SOC芯片测试中形成的扫描链结构示意图；
图3为本发明的用于SOC芯片的测试方法流程图；
图4为本发明的具有DFT测试功能的SOC芯片的测试结构图；
图5为本发明的用于片上***SOC芯片的测试***组成框图。
具体实施方式
为了便于本领域技术人员的理解，下面结合附图对本发明作进一步的描述，并不能用来限制本发明的保护范围。
随着集成电路领域芯片规模的增大及工艺的提升，在芯片制造过程中可能产生的物理缺陷越来越需要关注。传统的可测性设计DFT测试，是在原有的电路设计中增加一路测试复位信号、一路捕获使能信号、一路测试时钟信号、一路或多路测试数据输入信号及一路或多路测试数据输出信号，其中测试输入信号与测试输出信号一一相对，通过测试复位信号、测试使能信号及测试时钟信号的控制，形成一条或多条测试扫描链。通过向各个测试输入端输入指定的数据及对各个测试输出端输出的数据的预测，可以判断每一条扫描链上的电路是否有物理缺陷。总体结构如图1所示。其中每一条扫描链由一个或多个时序逻辑电路与一个或多个组合逻辑电路组成，原则上所有扫描链可以覆盖全部SOC芯片的全部数字电路部分。如图2所示为每一条扫描链的具体结构图，从图中可以看出，每一条扫描链上的所有寄存器共享同一个测试复位信号、捕获使能信号及测试时钟信号。每一条扫描上包括多个寄存器、多个组合逻辑电路及一个结尾寄存器。每一个寄存器的前一级均加入一个数据选择器，此数据选择器负责选择输入到寄存器触发端的数据。当捕获使能无效时，普通寄存器的触发端的数据由测试数据输入端输入，伴随着测试时钟从扫描链起始端输入的测试数据，经过多个带数据选择器的普通寄存器，经过一系列组合逻辑电路，最后传递到结尾寄存器。此时捕获使能有效，结尾寄存器前的数据选择器选择功能模式数据输入，在下一个测试时钟周期，得到有效的测试数据输出。如果此输出数据与预判值相等，则可认为在此条扫描链上所有的寄存器及组合逻辑均不存在物理缺陷。
传统的DFT测试，可以有效的测试整个SOC芯片的数字电路部分，但是每次只能针对全芯片进行测试。对于多接口、多应用的SOC芯片，每次对全部芯片进行测试，包括不需要的功能模式，增加了测试时间及测试成本。针对以上问题，本发明提出了一种适用于不同封装形式的DFT设计方案，实现了同一款SOC芯片在不同的应用领域下，进行针对性的部分测试，有效的缩短了测试时间及测试成本。
具体地，本发明提出了一种用于片上***SOC芯片的测试方法，如图3所示，该方法包括以下步骤：
在本发明实施例中，测试部分是预先拆分所述SOC芯片得到的。因此，进行测试之前，需要针对不同的应用领域，将整个SOC芯片拆分成多个不同的测试部分，仅在需要进行测试的一个或多个测试部分上进行测试，如图4所示。
优选地，测试部分是预先拆分所述SOC芯片得到的包括：针对不同的应用领域，将整个SOC芯片拆分成多个不同的测试部分，并令每个需要进行测试的一个或多个测试部分中具有针对所述应用领域的一个或多个功能时钟。
每个需要进行测试的测试部分的测试时钟信号的输入对应该测试部分中的一个或多个功能时钟。
下面将介绍本发明的用于片上***SOC芯片的测试方法的详细步骤。
S101、为整个SOC芯片输入一路测试复位信号和一路捕获使能信号。
S102、为每个需要进行测试的一个或多个测试部分分别输入一路测试时钟信号；每个测试时钟根据功能的不同，分别控制一块数字逻辑电路；多个测试时钟所控制的数字逻辑电路的总和覆盖整个SOC芯片上的需要进行测试的全部测试部分的全部数字逻辑电路。
从图1与图4的比较可以看出，图4中增加了多个测试时钟，每一个测试时钟根据需求的不同，分别控制一块逻辑电路。
本发明的设计需要增加额外的开销即一个或多个测试时钟的输入端，但是在多应用的SOC芯片设计上，通常在芯片上会预留一系列输入的端口以作为备用，而增加的测试时钟输入，根据设计的不同以及设计技巧的不同，通常只增加5个以下的测试时钟。因此，本设计在硬件的额外开销上可忽略不计。
S103、为每个需要进行测试的一个或多个测试部分分别输入一路或多路测试数据输入信号，并在每个需要进行测试的一个或多个测试部分分别接收一路或多路测试数据输出信号，其中测试数据输入信号与测试数据输出信号一一相对。
优选地，该方法还包括：
多路测试数据输入信号和多路测试数据输出信号通过测试复位信号、捕获使能信号及测试时钟信号的控制，形成多条测试扫描链；通过向各路测试数据输入端输入指定的数据以及对各路测试数据输出端输出的数据的预测，判断每一条测试扫描链上的电路是否存在物理缺陷。
优选地，每一条测试扫描链包括该测试扫描链所在的测试部分中的全部数字逻辑电路中的一个或多个时序逻辑电路和一个或多个组合逻辑电路，全部测试扫描链覆盖整个SOC芯片上需要进行测试的所有测试部分的全部数字逻辑电路。
本发明中最终形成的测试扫描链与传统的测试方法中所形成的测试扫描链是基本相同的，如图2所示。所不同的是，本发明的测试扫描链仅覆盖需要测试的测试部分的数字逻辑电路，而传统的测试方法中，测试扫描连覆盖整个SOC芯片上的全部数字电路。
优选地，本发明所涉及的SOC芯片具有用于输入一路测试复位信号、一路捕获使能信号、一路或多路测试时钟信号和一路或多路测试数据输入信号，以及接收一路或多路测试数据输出信号的多个预留的输入端口和输出端口。
本发明还提出一种用于片上***SOC芯片的测试***01，如图5所示，该***包括：第一输入模块02、第二输入模块03、第三输入模块04和接收模块05。
在本发明实施例中，测试部分是预先拆分所述SOC芯片得到的。因此，进行测试之前，需要针对不同的应用领域，将整个SOC芯片拆分成多个不同的测试部分，使该测试仅在需要进行测试的一个或多个测试部分上进行。
优选地，测试部分是预先拆分SOC芯片得到的是指：针对不同的应用领域，将整个SOC芯片拆分成多个不同的测试部分，并令每个需要进行测试的一个或多个测试部分中具有针对应用领域的一个或多个功能时钟。
每个需要进行测试的测试部分的测试时钟信号的输入对应该测试部分中的一个或多个功能时钟。
第一输入模块02，用于为整个SOC芯片输入一路测试复位信号和一路捕获使能信号。
第二输入模块03，用于为每个需要进行测试的一个或多个测试部分分别输入一路测试时钟信号；每个测试时钟根据功能的不同，分别控制一块数字逻辑电路；多个测试时钟所控制的数字逻辑电路的总和覆盖整个SOC芯片上的需要进行测试的全部测试部分的全部数字逻辑电路。
第三输入模块04，为每个需要进行测试的一个或多个测试部分分别输入一路或多路测试数据输入信号。
接收模块05，用于在每个需要进行测试的一个或多个测试部分分别接收一路或多路测试数据输出信号。
其中测试数据输入信号与测试数据输出信号一一相对。
优选地，该***还包括：测试扫描链构建模块06和判断模块07。
测试扫描链构建模块06，用于使多路测试数据输入信号和多路测试数据输出信号通过测试复位信号、捕获使能信号及测试时钟信号的控制，形成多条测试扫描链。
判断模块07，用于通过向各路测试数据输入端输入指定的数据以及对各路测试数据输出端输出的数据的预测，判断每一条测试扫描链上的电路是否存在物理缺陷。
优选地，每一条测试扫描链包括该测试扫描链所在的测试部分中的全部数字逻辑电路中的一个或多个时序逻辑电路和一个或多个组合逻辑电路，全部测试扫描链覆盖整个SOC芯片上需要进行测试的所有测试部分的全部数字逻辑电路。
优选地，SOC芯片具有用于输入一路测试复位信号、一路捕获使能信号、一路或多路测试时钟信号和一路或多路测试数据输入信号，以及接收一路或多路测试数据输出信号的多个预留的输入端口和输出端口。
综上所述，本发明针对多接口、多应用的SOC芯片，每次必须对全部芯片进行测试，包括不需要的功能模式，增加了测试时间及测试成本的问题，提出了一种适用于不同封装形式的DFT设计方案，实现了同一款SOC芯片在不同的应用领域下，进行针对性的部分测试，有效的缩短了测试时间及测试成本。
需要说明的是，以上所述的实施例仅是为了便于本领域的技术人员理解而已，并不用于限制本发明的保护范围，在不脱离本发明的发明构思的前提下，本领域技术人员对本发明所做出的任何显而易见的替换和改进等均在本发明的保护范围之内。
Claims (10)
1.一种用于片上***SOC芯片的测试方法，其特征在于，所述方法包括：
为整个所述SOC芯片输入一路测试复位信号和一路捕获使能信号；
为每个需要进行测试的一个或多个测试部分分别输入一路测试时钟信号；每个测试时钟根据功能的不同，分别控制一块数字逻辑电路；多个所述测试时钟所控制的数字逻辑电路的总和覆盖整个所述SOC芯片上的需要进行测试的全部所述测试部分的全部数字逻辑电路；
为每个需要进行测试的一个或多个所述测试部分分别输入一路或多路测试数据输入信号，并在每个需要进行测试的一个或多个所述测试部分分别接收一路或多路测试数据输出信号；
其中，所述测试数据输入信号与所述测试数据输出信号一一相对；所述测试部分是预先拆分所述SOC芯片得到的。
2.如权利要求1所述的测试方法，其特征在于，所述测试部分是预先拆分所述SOC芯片得到的包括：针对不同的应用领域，将整个所述SOC芯片拆分成多个不同的测试部分，并令每个需要进行测试的一个或多个所述测试部分中具有针对所述应用领域的一个或多个功能时钟；
每个需要进行测试的所述测试部分的所述测试时钟信号的输入对应该测试部分中的所述一个或多个功能时钟。
3.如权利要求1所述的测试方法，其特征在于，所述方法还包括：
所述多路测试数据输入信号和所述多路测试数据输出信号通过所述测试复位信号、所述捕获使能信号及所述测试时钟信号的控制，形成多条测试扫描链；通过向各路测试数据输入端输入指定的数据以及对各路测试数据输出端输出的数据的预测，判断每一条测试扫描链上的电路是否存在物理缺陷。
4.如权利要求3所述的测试方法，其特征在于，每一条所述测试扫描链包括该测试扫描链所在的测试部分中的全部所述数字逻辑电路中的一个或多个时序逻辑电路和一个或多个组合逻辑电路，全部所述测试扫描链覆盖整个所述SOC芯片上需要进行测试的所有所述测试部分的全部数字逻辑电路。
5.如权利要求1所述的测试方法，其特征在于，所述SOC芯片具有用于输入一路测试复位信号、一路捕获使能信号、一路或多路测试时钟信号和一路或多路测试数据输入信号，以及接收一路或多路测试数据输出信号的多个预留的输入端口和输出端口。
6.一种用于片上***SOC芯片的测试***，其特征在于，所述***包括：第一输入模块、第二输入模块、第三输入模块和接收模块；
所述第一输入模块，用于为整个所述SOC芯片输入一路测试复位信号和一路捕获使能信号；
所述第二输入模块，用于为每个需要进行测试的一个或多个测试部分分别输入一路测试时钟信号；每个测试时钟根据功能的不同，分别控制一块数字逻辑电路；多个所述测试时钟所控制的数字逻辑电路的总和覆盖整个所述SOC芯片上的需要进行测试的全部所述测试部分的全部数字逻辑电路；
所述第三输入模块，为每个需要进行测试的一个或多个所述测试部分分别输入一路或多路测试数据输入信号；
所述接收模块，用于在每个需要进行测试的一个或多个所述测试部分分别接收一路或多路测试数据输出信号；
其中，所述测试数据输入信号与所述测试数据输出信号一一相对；所述测试部分是预先拆分所述SOC芯片得到的。
7.如权利要求6所述的测试***，其特征在于，所述测试部分是预先拆分所述SOC芯片得到的是指：针对不同的应用领域，将整个所述SOC芯片拆分成多个不同的测试部分，并令每个需要进行测试的一个或多个所述测试部分中具有针对所述应用领域的一个或多个功能时钟；
每个需要进行测试的所述测试部分的所述测试时钟信号的输入对应该测试部分中的所述一个或多个功能时钟。
8.如权利要求6所述的测试***，其特征在于，所述***还包括：测试扫描链构建模块和判断模块；
所述测试扫描链构建模块，用于使所述多路测试数据输入信号和所述多路测试数据输出信号通过所述测试复位信号、所述捕获使能信号及所述测试时钟信号的控制，形成多条测试扫描链；
所述判断模块，用于通过向各路测试数据输入端输入指定的数据以及对各路测试数据输出端输出的数据的预测，判断每一条测试扫描链上的电路是否存在物理缺陷。
9.如权利要求8所述的测试***，其特征在于，每一条所述测试扫描链包括该测试扫描链所在的测试部分中的全部所述数字逻辑电路中的一个或多个时序逻辑电路和一个或多个组合逻辑电路，全部所述测试扫描链覆盖整个所述SOC芯片上需要进行测试的所有所述测试部分的全部数字逻辑电路。
10.如权利要求6所述的测试***，其特征在于，所述SOC芯片具有用于输入一路测试复位信号、一路捕获使能信号、一路或多路测试时钟信号和一路或多路测试数据输入信号，以及接收一路或多路测试数据输出信号的多个预留的输入端口和输出端口。
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