KR20010108796A - 내장된 코아 회로부를 테스트하기 위한 쉬프트 레지스터체인 회로부를 구비한 시스템-온 칩 - Google Patents

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Abstract

본 발명은 별도의 바운더리 스캔을 설계할 필요가 없으며, 코어 설계 당시 생성된 테스트 벡터를 그대로 사용하여 내장된 코어에 대한 테스트를 수행할 수 있는 쉬프트 레지스터 체인 회로부를 구비한 시스템-온 칩을 제공하기 위한 것으로, 이를 위해 본 발명은 별도의 바운더리 스캔 없이, 내장된 코어 회로부의 설계 당시 생성된 테스트 벡터를 그대로 사용하여 상기 내장된 코어 회로부에 대한 테스트를 수행하기 위한 시스템-온 칩에 있어서, 상기 내장된 코어 회로부의 다수의 입력핀에 각각 연결되는 다수의 입력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 쉬프트 동작을 제어하는 쉬프트 인에이블 신호, 쉬프트된 데이터를 병렬로 상기 내장된 코어 회로부로 보내도록 제어하는 입력 제어 신호 및 클럭 신호에 응답하여 체인으로 연결된 최초의 입력 쉬프트 레지스터로 입력되는 상기 테스트 벡터를 그다음에 연결된 상기 입력 쉬프트 레지스터로 쉬프트시키고, 상기 내장된 코어 회로부로 입력되는 노말 데이터 또는 상기 테스트 벡터를 상기 내장된 코어 회로부로 출력하는 입력 쉬프트 레지스터 체인 회로부; 및 상기 내장된 코어 회로부의 다수의 출력핀에 각각 연결되는 다수의 출력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 상기 쉬프트 인에이블 신호 및 상기 클럭 신호에 응답하여 상기 내장된 코어 회로부를 거쳐 상기 테스트 벡터에 응답된 테스트 결과 데이터를 그다음에 연결된 상기 출력 쉬프트 레지스터로 쉬프트시키는 출력 쉬프트 레지스터 체인 회로부를 포함하여, 체인으로 연결된 마지막의 출력 쉬프트 레지스터로부터 상기 테스트 벡터에 대한 결과를 확인할 수 있는 결과 데이터를 최종 출력하고, 출력된 결과 데이터와 상기 테스트 벡터의 원하는 결과값을 서로 비교하여 상기 내장된 코어 회로부에 대한 테스트 동작을 수행한다.

Description

내장된 코아 회로부를 테스트하기 위한 쉬프트 레지스터 체인 회로부를 구비한 시스템-온 칩{SYSTEM-ON-CHIP HAVING SHIFT REGISTER CHAIN FOR TEST EMBEDDED CORE}
본 발명은 시스템-온-칩(System-On-Chip, 이하 SOC라 함)에 관한 것으로, 특히 SOC 내부에 내장된 코아 회로부를 테스트할 수 있는 간단한 구조의 쉬프트 레지스터 체인에 관한 것이다.
최근에 설계되고 있는 대부분의 칩들은 SOC로 설계되는 데, 일반적으로 SOC라 함은 기존에 설계되어 검증이 끝난 코어를 ROM이나 RAM처럼 하나의 매크로 셀(macro cell)로 칩 내부에 내장하여 사용하고, 다른 추가의 로직들을 첨가하여 하나의 칩을 시스템화하여 설계한 것을 일컫는다.
도 1은 SOC를 개념적으로 설명하기 위해 도시한 간단한 블록도로서, 앞서 언급한 바와 같이 1개의 내장된 코어(10)와, 추가 로직(12 내지 16)들로 이루어진다.
도 1에 도시된 바와 같이 구성되는 SOC(100)에서 내장된 코어(10)는 코어 설계 당시에 테스트가 완료되었다할 지라도 SOC 레벨(100)에서 다시 테스트하여야한다.
이를 위해, 종래에는 SOC의 최상위 레벨에서 내장된 코어를 테스트하기 위한 테스트 벡터(test vector)를 새로 생성하고, 생성된 테스트 벡터로 내장된 코어를 테스트하였다. 즉, 내장된 코어의 설계 시 테스트를 위해 사용된 테스트 벡터가 내장된 코어의 입력 및 출력에 관련된 것이기 때문에 SOC 상에서의 테스트를 위해서는 SOC의 최상위 레벨의 입력 및 출력에 관련된 새로운 테스트 벡터를 생성하여 내장된 코어에 대한 테스트를 수행하였다. 그러나, 이러한 종래의 방식은 내장된 코어의 모든 펑션(Function)을 테스트하기에는 적당하지 않으며, 새로운 테스트 벡터를 생성해야하는 번거로움이 있었다.
따라서, 이러한 문제를 해결하기 위해 내장된 코어의 바운더리에 별도의 바운더리 스캔(boundary scan)(IEEE std. 1149. 1)을 별도로 설계하고, 기존에 생성되어 있는 테스트 벡터를 바운더리 스캔 셀을 통해 내장된 코어로 입력하여, 바운더리 스캔 셀을 통해 출력 데이터를 확인하는 테스트 방식이 제안되었다.
도 2는 내장된 코어의 테스트를 위해 별도의 바운더리 스캔을 삽입한 SOC의 내부 블록도로서, 내장된 코어(10)의 바운더리에 바운더리 스캔(18)을 설계하여 바운더리 스캔 셀을 통해 테스트 벡터를 입력하고, 그 출력을 다시 바운더리 스캔 셀을 통해 확인함으로써 내장된 코어(10)에 대한 테스트를 수행한다. 여기서, 바운더리 스캔(18)에 대한 설명은 널리 공지된 기술인 관계로 생략한다.
그러나, 도 2에 도시된 바와 같이, 별도의 바운더리 스캔을 통해 내장된 코어를 테스트하는 경우에는 새롭게 테스트 벡터를 생성하지 않아도 되는 장점은 있지만, 상당히 복잡한 구조의 바운더리 스캔을 별도로 설계해야하는오버헤드(overhead)와 바운더리 스캔에 대한 검증 문제 및 바운더리 스캔으로 인한 전체 SOC 구현 면적의 증가와 같은 또다른 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 별도의 바운더리 스캔을 설계할 필요가 없으며, 코어 설계 당시 생성된 테스트 벡터를 그대로 사용하여 내장된 코어에 대한 테스트를 수행할 수 있는 쉬프트 레지스터 체인 회로부를 구비한 시스템-온 칩을 제공하는데 그 목적이 있다.
도 1은 SOC를 개념적으로 설명하기 위해 도시한 간단한 블록도.
도 2는 내장된 코어의 테스트를 위해 별도의 바운더리 스캔을 삽입한 SOC의 내부 블록도.
도 3은 본 발명의 일실시예에 따른 SOC를 간략히 도시한 블록도.
도 4는 내장된 코어의 테스트를 위한 쉬프트 레지스터 체인 회로부를 구비한 본 발명의 SOC를 다른 추가 로직들은 생략하고 상세 도시한 도면.
도 5는 본 발명의 일실시예에 따른 ISR의 내부 회로도.
도 6은 본 발명의 일실시예에 따른 OSR의 내부 회로도.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 SOC의 블록도.
도 9는 상기 도 8에서와 같이 3개의 내장된 코어 회로부를 포함하는 SOC를 위한 상기 코어 선택 카운터의 내부 회로도.
* 도면의 주요 부분에 대한 설명
500 : SOC 200, 630, 640, 650 : 내장된 코어 회로부
20 내지 29 : 입력 쉬프트 레지스터 510 : 입력 쉬프트 레지스터 체인
30 내지 36 : 출력 쉬프트 레지스터 520 : 출력 쉬프트 레지스터 체인
660 : 코어 선택 카운터
상기 목적을 달성하기 위한 본 발명은, 별도의 바운더리 스캔 없이, 내장된 코어 회로부의 설계 당시 생성된 테스트 벡터를 그대로 사용하여 상기 내장된 코어 회로부에 대한 테스트를 수행하기 위한 시스템-온 칩에 있어서, 상기 내장된 코어 회로부의 다수의 입력핀에 각각 연결되는 다수의 입력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 쉬프트 동작을 제어하는 쉬프트 인에이블 신호, 쉬프트된 데이터를 병렬로 상기 내장된 코어 회로부로 보내도록 제어하는 입력 제어 신호 및 클럭 신호에 응답하여 체인으로 연결된 최초의 입력 쉬프트 레지스터로 입력되는 상기 테스트 벡터를 그다음에 연결된 상기 입력 쉬프트 레지스터로 쉬프트시키고, 상기 내장된 코어 회로부로 입력되는 노말 데이터 또는 상기 테스트 벡터를 상기 내장된 코어 회로부로 출력하는 입력 쉬프트 레지스터 체인 회로부; 및상기 내장된 코어 회로부의 다수의 출력핀에 각각 연결되는 다수의 출력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 상기 쉬프트 인에이블 신호 및 상기 클럭 신호에 응답하여 상기 내장된 코어 회로부를 거쳐 상기 테스트 벡터에 응답된 테스트 결과 데이터를 그다음에 연결된 상기 출력 쉬프트 레지스터로 쉬프트시키는 출력 쉬프트 레지스터 체인 회로부를 포함하여, 체인으로 연결된 마지막의 출력 쉬프트 레지스터로부터 상기 테스트 벡터에 대한 결과를 확인할 수 있는 결과 데이터를 최종 출력하고, 출력된 결과 데이터와 상기 테스트 벡터의 원하는 결과값을 서로 비교하여 상기 내장된 코어 회로부에 대한 테스트 동작을 수행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 SOC를 간략히 도시한 블록도이고, 도 4는 내장된 코어의 테스트를 위한 쉬프트 레지스터 체인 회로부를 구비한 본 발명의 SOC를 SOC의 다른 추가 로직들은 생략하고 상세 도시한 도면이다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 SOC(500)는 내장된 코어 회로부(200)와, 상기 내장된 코어 회로부(200)의 입력핀 각각에 연결되는 입력 쉬프트 레지스터(Input Shift Register, 이하 ISR이라 함)(도 4의 20 내지 29)를 데이터의 쉬프트가 가능한 체인 방식으로 연결한 입력 쉬프트 레지스터 체인(ISR 체인)(510) 및 상기 내장된 코어 회로부(200)의 출력핀 각각에 연결되는 출력 쉬프트레지스터(Output Shift Register, 이하 OSR이라 함)(도 4의 30 내지 36)를 데이터의 쉬프트가 가능한 체인 방식으로 연결한 출력 쉬프트 레지스터 체인(OSR 체인)(520)을 포함한다.
구체적으로, ISR 체인(510)은 쉬프트 동작을 제어하는 쉬프트 인에이블 신호(shift_enable), 쉬프트된 데이터를 병렬로 내장된 코어 회로부(200)로 보내도록 제어하는 입력 제어 신호(input_control) 및 클럭 신호에 응답하여 내장된 코어 회로부(200)를 테스트하기 위하여 체인의 최초 ISR(22)로 입력되는 테스트 벡터(Test_data)를 다음에 연결된 ISR로 쉬프트시키고, 내장된 코어 회로부(200)로 입력되는 노말 데이터(Nor_indata) 또는 테스트 벡터(Test_data)를 내장된 코어 회로부(200)로 출력하는 다수의 ISR(20 내지 29)로 이루어지고, OSR 체인(520)은 쉬프트 동작을 제어하는 쉬프트 인에이블 신호(shift_enable) 및 클럭 신호에 응답하여 내장된 코어 회로부(200)를 거쳐 나온 테스트 결과 데이터(Res_data)를 다음에 연결된 OSR로 쉬프트시키는 다수의 OSR(30 내지 36)로 이루어진다. 이때, 체인의 마지막 OSR(36)는 테스트 벡터(Test_data)에 대한 결과를 확인할 수 있는 결과 데이터(output_data)를 최종 출력하고, 각각의 OSR은 노말 결과 데이터(Nor_outdata)를 외부로 출력한다.
도 5 및 도 6을 참조하여, ISR 및 OSR의 내부 구조에 대해 살펴본다.
도 5는 본 발명에 따른 ISR의 내부 회로도로서, ISR 체인의 최초 ISR(300) 및 그 다음에 연결된 ISR(310)의 내부 회로를 일실시예로 도시하였다.
도 5에 도시된 바와 같이, ISR은 쉬프트 인에이블 신호(shift_enable)에 응답하여 노말 데이터(Nor_indata) 또는 테스트 벡터(Test_data)를 선택적으로 출력하는 멀티플렉서(MUX)(301)와, 클럭 신호(CLK)에 응답하여 멀티플렉서(301)로부터 출력되는 데이터를 다음에 연결된 ISR의 테스트 벡터로 쉬프트 출력하는 플립플롭(f/f)(302)과, 입력 제어 신호(input_control)에 응답하여 노말 데이터(Nor_indata) 또는 플립플롭(f/f)(302)의 출력 신호를 내장된 코어 회로부(200)로 출력하는 멀티플렉서(MUX)(303)로 이루어진다.
도 6은 본 발명에 따른 OSR의 내부 회로도로서, OSR 체인의 마지막 OSR(400) 및 그 전에 연결된 OSR(410)의 내부 회로를 일실시예로 도시하였다.
도 6에 도시된 바와 같이, OSR은 쉬프트 인에이블 신호(shift_enable)에 응답하여 노말 결과 데이터(Nor_outdata) 또는 내장된 코어 회로부(200)를 거쳐 나온 테스트 결과 데이터(Res_data)를 선택적으로 출력하는 멀티플렉서(MUX)(401)와, 클럭 신호(CLK)에 응답하여 멀티플렉서(401)로부터 출력되는 데이터를 다음에 연결된 OSR의 테스트 결과 데이터로 쉬프트 출력하는 플립플롭(f/f)(402)으로 이루어진다.
도 3 내지 도 6을 참조하여, 본 발명의 동작을 보다 상세히 설명한다.
먼저, 입력 제어 신호(input_control)에 의해 내장된 코어 회로부(200)의 테스트 모드 또는 노말 모드가 제어되는 데, 입력 제어 신호(input_control)가 "1"이면 ISR 체인(510)이 테스트 벡터(Test_data)를 입력받아 내장된 코어 회로부(200)를 테스트하는 테스트 모드이고, "0"이면 내장된 코어 회로부(200)가 노말한 동작을 수행하는 노말 모드로 동작하게 된다.
일단, 내장된 코어 회로부(200)의 설계 시에 생성하였던 기존의 테스트 벡터를 시리얼(serial)로 ISR 체인(510)의 최초 ISR에 인가한다. 그리고, 쉬프트 인에이블 신호(shift_enable)를 엑티브시켜 매 클럭(CLK)마다 테스트 벡터(test_data)를 체인 방식으로 연결된 ISR을 통해 쉬프트시킨다. 이때, 쉬프트 인에이블 신호(shift_enable)는 테스트 벡터(test_data)가 내장된 코어 회로부(200)의 입력핀 수만큼 쉬프트될 수 있도록 엑티브 상태를 유지한다. 따라서, 입력핀 수만큼의 클럭 사이클 후에 체인으로 연결된 모든 ISR의 플립플롭에 테스트 벡터(test_data)가 인가되고, 이때 입력 제어 신호(input_control)를 엑티브시키게 되면 테스트 벡터(test_data)가 내장된 코어 회로부(200)로 병렬 입력된다.
그리고, 내장된 코어 회로부(200)로 병렬 입력된 테스트 벡터(test_data)가 회로 내부를 거쳐 테스트 결과 데이터(Res_data)로 나오게 되며, OSR 체인(520)에서 쉬프트 인에이블 신호(shift_enable)에 응답하여 계속 쉬프트되다가 체인의 마지막 OSR로부터 결과 데이터(output_data)가 출력된다.
최종적으로, 이 결과 데이터(output_data)를 입력된 테스트 벡터(test_data)의 기대된 결과 데이터와 시리얼하게 비교하여 내장된 코어 회로부(200)에 대한 테스트를 수행하면 된다.
한편, 앞서 본 발명의 일실시예로 설명한 SOC는 1개의 내장된 코어 회로부를 구비한 경우이고, 내장된 코어 회로부를 2개 이상 구비한 SOC에 대해서는 도 7 내지 도 9를 참조하여 설명한다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 SOC의 블록도로서, 도면을 참조하면 SOC는 3개의 내장된 코어 회로부를 구비한다.
먼저, 도 7을 참조하면, 3개의 내장된 코어 회로부를 구비한 SOC는 3개의 내장된 코어 회로부(630, 640, 650) 각각에 대한 ISR 체인(610) 및 OSR 체인(620)을 구성하고, 각각의 ISR 체인 및 OSR 체인을 제어하기 위한 신호(input_control 0, 1, 2)(shift_enable 0, 1, 2)(test_data 0, 1, 2)에 응답하여 앞서 설명한 바와 같이 테스트 동작을 수행한다. 그러나, 이러한 경우 각각의 내장된 코어 회로부에 대한 테스트를 위해 핀 수가 추가로 늘어나게 되는 문제가 있다.
반면, 도 8은 상기 도 7과 달리 별도의 코어 선택 카운터(660)를 구비하여, 핀 수의 증가없이 내장된 코어 회로부가 1개일 경우와 동일하게 테스트를 수행한다. 구체적으로, 코어 선택 카운터(660)는 코어 선택신호(core_select)의 토글링(toggling)에 응답하여 3개의 내장된 코어 회로부 중 하나를 선택한다. 즉, 최초에는 제1 내장된 코어 회로부(630)를 선택하고, 제1 내장된 코어 회로부(630)의 테스트가 끝난 후 코어 선택신호(core_select)를 토글링시켜 그 다음 제2 내장된 코어 회로부(640)를 선택하여 테스트하고, 그 후 다시 코어 선택신호(core_select)를 토글링시켜 제3 내장된 코어 회로부(650)를 선택하여 테스트할 수 있도록 한다.
도 9는 상기 도 8에서와 같이 3개의 내장된 코어 회로부를 포함하는 SOC를 위한 상기 코어 선택 카운터의 내부 회로도이다.
도 9를 참조하면, 코어 선택 카운터는 코어 선택신호(core_select)에 응답하여 토글링 시 값의 카운팅 동작이 이루어지는 2비트 카운터(700), 상기 2비트 카운터(700)로부터 출력되는 카운트 결과 신호(core_select_0, core_select_1,core_select_2)를 각각 입력받아 입력 제어 신호(input_control)와 논리곱하는 논리곱 게이트(702, 704, 706) 및 상기 2비트 카운터(700)로부터 출력되는 카운트 결과 신호(core_select_0, core_select_1, core_select_2)를 각각 입력받아 쉬프트 인에이블 신호(shift_enable)와 논리곱하는 논리곱 게이트(708, 710, 712)로 이루어진다. 여기서, 2비트 카운터(700)는 상기 도 8의 SOC가 3개의 내장된 코어 회로부를 포함한 경우에 대한 일예이고, 내장된 코어 회로부의 수에 따라 카운터의 크기를 변화시켜 구성할 수 있다.
구체적으로, 코어 선택신호(core_select)에 응답하여 카운트 동작을 수행한 2비트 카운터(700)의 카운터 값이 "00"이면 카운트 결과 신호(core_select_0)가 인에이블되어 제1 내장된 코어 회로부(630)를 테스트하기 위한 입력 제어 신호(input_control_0) 및 쉬프트 인에이블 신호(shift_enable_0)를 인에이블시킨 값을 출력하고, 카운터 값이 "01"이면 카운트 결과 신호(core_select_1)가 인에이블되어 제2 내장된 코어 회로부(640)를 테스트하기 위한 입력 제어 신호(input_control_1) 및 쉬프트 인에이블 신호(shift_enable_1)를 인에이블시킨 값을 출력하고, 카운터 값이 "10"이면 카운트 결과 신호(core_select_2)가 인에이블되어 제3 내장된 코어 회로부(650)를 테스트하기 위한 입력 제어 신호(input_control_2) 및 쉬프트 인에이블 신호(shift_enable_2)를 인에이블시킨 값을 출력한다.
이와 같이 상기 코어 선택 카운터(660)로부터 출력되는 입력 제어 신호 및 쉬프트 인에이블 신호에 응답하여 제1 내지 제3 내장된 코어 회로부 각각에 구비된ISR 체인(610) 및 OSR 체인(620)이 동작함으로써 내장된 3개의 코어 회로부에 대한 테스트 동작을 완전히 수행하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은 내장된 코어 회로부의 입 및 출력핀 각각에 간단한 로직 구조의 쉬프트 레지스터 체인 회로부를 구비함으로써 별도의 바운더리 스캔을 설계해야 하는 오버헤드가 없으며, 코어 설계 당시 생성된 테스트 벡터를 그대로 사용하여 내장된 코어 회로부에 대한 테스트를 수행할 수 있는 탁월한 효과가 있다.

Claims (8)

  1. 별도의 바운더리 스캔 없이, 내장된 코어 회로부의 설계 당시 생성된 테스트 벡터를 그대로 사용하여 상기 내장된 코어 회로부에 대한 테스트를 수행하기 위한 시스템-온 칩에 있어서,
    상기 내장된 코어 회로부의 다수의 입력핀에 각각 연결되는 다수의 입력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 쉬프트 동작을 제어하는 쉬프트 인에이블 신호, 쉬프트된 데이터를 병렬로 상기 내장된 코어 회로부로 보내도록 제어하는 입력 제어 신호 및 클럭 신호에 응답하여 체인으로 연결된 최초의 입력 쉬프트 레지스터로 입력되는 상기 테스트 벡터를 그다음에 연결된 상기 입력 쉬프트 레지스터로 쉬프트시키고, 상기 내장된 코어 회로부로 입력되는 노말 데이터 또는 상기 테스트 벡터를 상기 내장된 코어 회로부로 출력하는 입력 쉬프트 레지스터 체인 회로부; 및
    상기 내장된 코어 회로부의 다수의 출력핀에 각각 연결되는 다수의 출력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 상기 쉬프트 인에이블 신호 및 상기 클럭 신호에 응답하여 상기 내장된 코어 회로부를 거쳐 상기 테스트 벡터에 응답된 테스트 결과 데이터를 그다음에 연결된 상기 출력 쉬프트 레지스터로 쉬프트시키는 출력 쉬프트 레지스터 체인 회로부를 포함하여,
    체인으로 연결된 마지막의 출력 쉬프트 레지스터로부터 상기 테스트 벡터에 대한 결과를 확인할 수 있는 결과 데이터를 최종 출력하고, 출력된 결과 데이터와상기 테스트 벡터의 원하는 결과값을 서로 비교하여 상기 내장된 코어 회로부에 대한 테스트 동작을 수행하는 것을 특징으로 하는 시스템-온 칩.
  2. 제 1 항에 있어서, 상기 다수의 입력 쉬프트 레지스터는 각각,
    상기 쉬프트 인에이블 신호에 응답하여 상기 노말 데이터 또는 상기 테스트 벡터를 선택적으로 출력하는 제1 선택 수단;
    상기 클럭 신호에 응답하여 상기 제1 선택 수단으로부터 출력되는 데이터를 다음에 연결된 상기 입력 쉬프트 레지스터의 테스트 벡터로 쉬프트 출력하는 플립플롭; 및
    상기 입력 제어 신호에 응답하여 상기 노말 데이터 또는 상기 플립플롭의 출력 신호를 상기 내장된 코어 회로부로 출력하는 제2 선택 수단
    을 포함하여 이루어지는 것을 특징으로 하는 시스템-온 칩.
  3. 제 1 항에 있어서, 상기 다수의 출력 쉬프트 레지스터는 각각,
    상기 쉬프트 인에이블 신호에 응답하여 상기 내장된 코어 회로부로부터 출력되는 노말 결과 데이터 또는 상기 테스트 결과 데이터를 선택적으로 출력하는 선택 수단;
    상기 클럭 신호에 응답하여 상기 선택 수단으로부터 출력되는 데이터를 다음에 연결된 상기 출력 쉬프트 레지스터의 테스트 결과 데이터로 쉬프트 출력하는 플립플롭
    을 포함하여 이루어지는 것을 특징으로 하는 시스템-온 칩.
  4. 다수의 내장된 코어 회로부를 별도의 바운더리 스캔 없이 상기 내장된 코어 회로부의 설계 당시 각각 생성된 테스트 벡터를 그대로 사용하여 상기 다수의 내장된 코어 회로부에 대한 테스트를 수행하기 위한 시스템-온 칩에 있어서,
    상기 내장된 코어 회로부 각각의 입력핀에 연결되는 다수의 입력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 쉬프트 동작을 제어하는 쉬프트 인에이블 신호, 쉬프트된 데이터를 병렬로 상기 내장된 코어 회로부로 보내도록 제어하는 입력 제어 신호 및 클럭 신호에 응답하여 체인으로 연결된 최초의 입력 쉬프트 레지스터로 입력되는 상기 테스트 벡터를 그다음에 연결된 상기 입력 쉬프트 레지스터로 쉬프트시키고, 상기 내장된 코어 회로부로 입력되는 노말 데이터 또는 상기 테스트 벡터를 상기 내장된 코어 회로부로 출력하는 다수의 입력 쉬프트 레지스터 체인 회로부;
    상기 내장된 코어 회로부 각각의 출력핀에 연결되는 다수의 출력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 상기 쉬프트 인에이블 신호 및 상기 클럭 신호에 응답하여 상기 내장된 코어 회로부를 거쳐 상기 테스트 벡터에 응답된 테스트 결과 데이터를 그다음에 연결된 상기 출력 쉬프트 레지스터로 쉬프트시키는 다수의 출력 쉬프트 레지스터 체인 회로부; 및
    상기 다수의 내장된 코어 회로부 중 하나를 선택하여 테스트하기 위해 코어 선택 신호에 응답하여 상기 입력 제어 신호 및 상기 쉬프트 인에이블 신호를 인에이블시키는 코어 선택 회로부를 포함하여,
    상기 코어 선택 회로부로부터 출력되는 인에이블된 상기 입력 제어 신호 및 상기 쉬프트 인에이블 신호에 응답하여 그에 응답된 상기 내장된 코어 회로부에 대한 테스트 동작을 수행하고, 상기 내장된 코어 회로부의 출력 쉬프트 레지스터 체인 회로부에 연결된 마지막 출력 쉬프트 레지스터로부터 상기 테스트 벡터에 대한 결과를 확인할 수 있는 결과 데이터를 최종 출력하고, 출력된 결과 데이터와 상기 테스트 벡터의 원하는 결과값을 서로 비교하여 선택된 상기 내장된 코어 회로부에 대한 테스트 동작을 수행하는 것을 특징으로 하는 시스템-온 칩.
  5. 제 4 항에 있어서, 상기 다수의 입력 쉬프트 레지스터는 각각,
    상기 쉬프트 인에이블 신호에 응답하여 상기 노말 데이터 또는 상기 테스트 벡터를 선택적으로 출력하는 제1 선택 수단;
    상기 클럭 신호에 응답하여 상기 제1 선택 수단으로부터 출력되는 데이터를 다음에 연결된 상기 입력 쉬프트 레지스터의 테스트 벡터로 쉬프트 출력하는 플립플롭; 및
    상기 입력 제어 신호에 응답하여 상기 노말 데이터 또는 상기 플립플롭의 출력 신호를 상기 내장된 코어 회로부로 출력하는 제2 선택 수단
    을 포함하여 이루어지는 것을 특징으로 하는 시스템-온 칩.
  6. 제 4 항에 있어서, 상기 다수의 출력 쉬프트 레지스터는 각각,
    상기 쉬프트 인에이블 신호에 응답하여 상기 내장된 코어 회로부로부터 출력되는 노말 결과 데이터 또는 상기 테스트 결과 데이터를 선택적으로 출력하는 선택 수단;
    상기 클럭 신호에 응답하여 상기 선택 수단으로부터 출력되는 데이터를 다음에 연결된 상기 출력 쉬프트 레지스터의 테스트 결과 데이터로 쉬프트 출력하는 플립플롭
    을 포함하여 이루어지는 것을 특징으로 하는 시스템-온 칩.
  7. 제 4 항에 있어서, 상기 코어 선택 회로부는,
    상기 코어 선택신호에 응답하여 상기 코어 선택 신호의 토글링 시 카운팅 동작을 수행하는 카운팅 수단;
    상기 카운팅 수단으로부터 출력되는 다수 비트의 카운트 결과 신호를 입력받아 상기 입력 제어 신호와 각각 논리곱하는 다수의 제1 논리곱 수단; 및
    상기 카운팅 수단으로부터 출력되는 다수 비트의 카운트 결과 신호를 입력받아 상기 쉬프트 인에이블 신호와 각각 논리곱하는 다수의 제2 논리곱 수단
    을 포함하여 이루어지는 것을 특징으로 하는 시스템-온 칩.
  8. 제 7 항에 있어서, 상기 카운팅 수단은,
    상기 시스템-온 칩에 구비된 상기 다수의 내장된 코어 회로부의 수에 따라 카운팅 비트의 크기가 결정되는 것을 특징으로 하는 시스템-온 칩.
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* Cited by examiner, † Cited by third party
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KR100448706B1 (ko) * 2002-07-23 2004-09-13 삼성전자주식회사 단일 칩 시스템 및 이 시스템의 테스트/디버그 방법
KR100515863B1 (ko) * 2001-09-28 2005-09-21 가부시끼가이샤 도시바 반도체 집적 회로
KR100694315B1 (ko) * 2005-02-28 2007-03-14 한양대학교 산학협력단 다중 시스템 클럭 및 이종 코어를 포함하는 시스템 온 칩용연결선 지연 고장 테스트 제어기

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